CN1964054A - 闪存器件及其制造方法 - Google Patents

Abstract

一种闪存器件包括：按预定距离彼此间隔开地形成于半导体衬底上的区域处的沟槽；掩埋到沟槽中的掩埋浮栅；在掩埋浮栅之间形成的多个隔离结构；以及在掩埋浮栅上形成的电介质膜和控制栅。

Description

闪存器件及其制造方法

技术领域

本发明涉及一种制造闪存器件的方法，更具体地涉及一种可将邻近的浮栅之间的干扰现象最小化的闪存器件及其制造方法。

背景技术

最近，在闪存器件的制造中，随着集成度的提高，在其中形成单位源区和单位场区的空间不断减小。由于包括浮栅和控制栅的电介质膜形成在窄的有源空间中，栅间距离变窄并且干扰现象变得更成问题。

图1是一般的闪存器件的横截面视图并图示了其中应用自对准浅沟槽隔离(STI)的闪存器件的制造方法。

参考图1，隧道氧化物膜11和第一多晶硅膜12依次地形成在半导体衬底10之上。通过采用隔离掩模的蚀刻工艺将第一多晶硅膜12和隧道氧化物层11选择性地蚀刻。使用第一多晶硅膜12作为掩模来蚀刻半导体衬底10，因而形成沟槽。

例如高密度等离子体(HDP)氧化物膜的绝缘膜被形成于在整个结构上的第一多晶硅膜12和沟槽之上，使得沟槽得以填充。绝缘膜通过化学机械抛光(CMP)来抛光以暴露第一多晶硅膜12的顶表面，由此在沟槽内形成隔离结构13。

第二多晶硅膜14形成在隔离结构13和第一多晶硅膜12之上。使用掩模来蚀刻第二多晶硅膜14以形成具有第一多晶硅膜12和第二多晶硅膜14的浮栅。电介质膜15和导电膜16被依次形成在浮栅和隔离结构13之上、然后使用掩模图案化，在隔离结构13之上形成控制栅。

然而，随着半导体器件持续变得更为集成，隔离结构的宽度制造得更小。因而，在邻近的第一多晶硅膜之间的距离也减小，导致干扰现象。

此外，半导体衬底的阈值电压(Vt)由于在浮栅之间的干扰现象而变化。由于干扰现象在控制栅的方向中增加，器件特性不可避免地降低。干扰显现降低快闪单元的编程速度并且导致质量降低。

发明内容

本发明的实施例提供了一种闪存器件及其制造方法，其中：掩埋的浮栅形成在用于形成隔离结构的沟槽部分处，并且通过隔离结构来隔离，由此避免在浮栅之间的干扰，并且由于沟槽的侧壁变为闪存器件的沟道，沟道长度与相关技术相比变得更长并减小单元泄漏，可最小化阈值电压(Vt)且可减少扰乱效应。

根据本发明的一个实施例的一种闪存器件包括：按预定距离相互隔开地形成于半导体衬底上的沟槽；掩埋到沟槽中的掩埋浮栅；在掩埋浮栅之间形成的多个隔离结构；以及在掩埋浮栅上形成的控制栅和电介质膜。

根据本发明的一个实施例，一种制造闪存器件的方法包括：在半导体衬底上执行高浓度离子注入；在半导体衬底之上形成第一氧化物膜、第一多晶硅膜和硬掩模膜，并蚀刻半导体衬底的预定区域和堆叠膜以形成多个第一沟槽；在第一沟槽的侧壁上形成第二氧化物膜；形成第二多晶硅膜掩埋第一沟槽；氧化第二多晶硅膜的顶表面的一部分以形成第三氧化物膜，由此形成电介质膜；剥离硬掩模膜；形成导电膜和图案化该导电膜以形成控制栅；使用控制栅作为掩模蚀刻所暴露的第二多晶硅膜，由此形成第二沟槽；以及形成绝缘膜以掩埋第二沟槽，由此形成隔离结构。

根据本发明的另一实施例，一种制造闪存器件的方法包括：在半导体衬底上执行高浓度离子注入；在半导体衬底上形成第一氧化物膜，并蚀刻半导体衬底的预定区域和第一氧化物膜以形成多个第一沟槽；在第一沟槽的侧壁上形成第二氧化物膜；形成第一多晶硅膜以掩埋第一沟槽；氧化第一多晶硅膜的顶表面的一部分以形成第三氧化物膜，由此形成电介质膜；在整个结构上形成导电膜，并图案化该导电膜形成控制栅；使用控制栅作为掩模来蚀刻所暴露的第一多晶硅膜，由此形成第二沟槽；以及形成绝缘膜以掩埋第二沟槽，由此形成隔离结构。

附图说明

图1是图示在相关技术中制造闪存器件的方法的横截面图；

图2A至2E是图示根据本发明第一实施例应用自对准STI的闪存器件的布局图；

图3A至3F是分别对应于图2A至2E的布局图的闪存器件的横截面图；

图4A至4D是图示根据本发明第二实施例应用一般STI的闪存器件的布局图；以及

图5A至5E是分别对应于图4A至4D的布局图的闪存器件的横截面图。

具体实施方式

现在将参考附图结合某些实施例来详细描述本发明。

图2A至2E是图示根据本发明第一实施例应用自对准STI的闪存器件的布局图。图3A至3F是分别对应于图2A至图2E的布局图的闪存器件的横截面图。

图3A是沿图2A中的线A-A所得的闪存器件的横截面图。参考图2A和3A，执行高浓度离子注入工艺以在半导体衬底100上形成结部件J。第一氧化物膜102较厚地形成于半导体衬底100上。由于高浓度的离子被注入到半导体衬底100中，可使用低的热工艺较厚地形成第一氧化物膜102。第一氧化物膜102可形成至约300至约500的厚度。

在第一氧化物膜102上依次形成第一多晶硅膜104和硬掩模膜106。使用采用隔离掩模的光刻和蚀刻工艺来选择性地蚀刻硬掩模膜106、第一多晶硅膜104、第一氧化物膜102和半导体衬底100，由此形成多个第一沟槽108。使用氮化物膜来形成硬掩模膜106，而使用掺杂多晶硅膜来形成第一多晶硅膜104。

图3B是沿图2B中的线A-A所得的闪存器件的横截面图。参考图2B和3B，在第一沟槽108的侧壁上执行用于控制阈值电压(Vt)的离子注入工艺。结部件J形成于第一沟槽108的两侧，而且电子可沿第一沟槽108的侧壁移动，使得第一沟槽108的侧壁成为器件的沟道区。

因此，沟道长度可制造得比相关技术的沟道长度更长。在短沟道长度的情形中，单元泄漏增加。为了防止此问题，注入了更大量的阳离子。然而，此方法增加了扰乱效应并降低产品特性。

然而在本发明中，沟道长度很长。因此，通过只注入少量阳离子可防止单元泄漏。因而可以最小化单元阈值电压(Vt)。这还意味着随着沟道浓度增加而变得更坏的NAND闪存的扰乱效应得到改善。因此，可改善产品特性。

然后执行氧化工艺以在第一沟槽108内形成侧壁氧化物膜110。侧壁氧化物膜110可形成至约70至约100的厚度。当侧壁氧化物膜110形成时，第一多晶硅膜104的一部分被氧化。

图3C是沿图2C中的线A-A所得的闪存器件的横截面图。参考图2C和3C，第二多晶硅膜112形成于整个结构上使得第一沟槽108被掩埋。对第二多晶硅膜112进行抛光直到氮化物膜106的顶表面被暴露为止，将每个第二多晶硅膜112隔离。

可使用CMP来执行抛光工艺。通过这样做，在第一沟槽108之中掩埋的第二多晶硅膜112用作浮栅，并且侧壁氧化物膜110用作隧道氧化物膜。

其后，在第二多晶硅膜112的顶表面上执行氧化工艺，由此形成第二氧化物膜114。尽管第二多晶硅膜112被氧化，第一多晶硅膜104的一部分被氧化，使得在第一多晶硅膜104的侧壁处的氧化物膜的厚度变得更厚。

第二氧化物膜114可在第一多晶硅膜104上形成至约300至约500的厚度。由氧化工艺所形成的第二氧化物膜114用作在闪存器件的浮栅与在随后工艺中形成的控制栅之间的电介质膜。

图3D是沿图2D中的线A-A所得的闪存器件的横截面图。参考图2D和3D，氮化物膜106被剥离。用于控制栅的导电膜沉积在整个结构上、然后图案化以将控制栅116形成为与浮栅交叉的线形。可使用多晶硅、多晶硅和硅化钨的堆叠结构、导电金属膜等来形成用于控制栅的导电膜。

在用于控制栅的导电膜形成之前，氮化物膜和氧化物膜可进一步形成由氧化物膜/氮化物膜/氧化物膜组成的电介质膜。

此后，剥离氮化物膜106以便为随后的工艺做准备。然后执行毯式回蚀工艺以剥离第二氧化物膜114的斜面。这使得能够确保在第二氧化物膜114的侧壁角落之间的距离。第二氧化物膜114可形成为约150至约200的高度。

图3E是沿图2E中的线B-B所得的闪存器件的横截面图。图3E图示了在其中形成隔离结构118的区域。

参考图2E和3E，在图3D的工艺后在控制栅116之间暴露的第二氧化物膜114和第二多晶硅膜112被剥离以形成第二沟槽(未示出)。利用绝缘膜对第二沟槽的内部进行空隙填充，以形成隔离结构118。可使用HDP氧化物膜将绝缘膜填充到第二沟槽中。隔离结构118可形成为与控制栅116高度相同的高度。

图3F是沿图2E中的线C-C所得的闪存器件的横截面图。

如图3F所示，在本实施例中，用于浮栅的第一多晶硅膜112和侧壁氧化物膜110沉积在第一沟槽108中以形成浮栅。在控制栅116之间暴露的第一多晶硅膜112被剥离以形成第二沟槽。利用绝缘膜填充第二沟槽的内部以形成隔离结构118，由此完成闪存器件。

因而，电子移动经过在第一沟槽108中形成的侧壁氧化物膜110以便存储信息。移动经过侧壁的电子的数量决定了单元的阈值电压。使用如上所述加以控制的阈值电压，控制沿侧壁氧化物膜110的界面流动的电子的数量；然后这样可确定信息是否已被存储到单元中。此外，可避免在浮栅之间的干扰现象。

图4A至4D是图示根据本发明第二实施例应用一般STI的闪存器件的布局图。图5A至5E是分别对应于图4A至4D的布局图的闪存器件的横截面图。

图5A是沿图4A中的线D-D所得的闪存器件的横截面图。

参考图4A和5A，执行高浓度离子注入工艺以在半导体衬底200上形成结部件J。在半导体衬底200上较厚地形成第一氧化物膜202。由于高浓度离子被注入到半导体衬底200之中，即使使用低热工艺也可较厚地形成第一氧化物膜202。第一氧化物膜202可形成为约300至约500的厚度。

通过使用隔离掩模的光刻和蚀刻工艺选择性地蚀刻第一氧化物膜202和半导体衬底200，形成多个第一沟槽208。

图5B是沿图4B中的线D-D所得的闪存器件的横截面图。

参考图4B和5B，在第一沟槽208的侧壁上执行用于控制阈值电压(Vt)的离子注入工艺。由于结部件J形成于第一沟槽208的两侧，电子沿第一沟槽208的侧壁移动。因而，第一沟槽208的侧壁变为器件的沟道区，并且沟道长度与相关技术相比可制造得更长。

然而，在短沟道长度的情形中，单元泄漏增加。为防止此问题，注入更大量的阳离子。然而，此方法增加扰乱效应并降低产品特性。在本发明中，沟道长度很长。因而，可通过只注入少量的阳离子来防止单元泄漏。因此可以最小化单元阈值电压(Vt)。此外，这还意味着随沟道浓度增加而变得更坏的NAND闪存的扰乱效应得到改善。因此产品特性可得到改善。

然后执行氧化工艺以在第一沟槽208内部形成侧壁氧化物膜210。侧壁氧化物膜210可形成为约70至约100的厚度。当侧壁氧化物膜210形成时，第一多晶硅膜104被部分地氧化。

多晶硅膜212形成于整个结构上使得第一沟槽208被掩埋。多晶硅膜212被抛光，直到第一氧化物膜202的顶表面被暴露为止，由此将每个第二多晶硅膜112隔离。

可使用CMP执行抛光工艺。通过这样做，在第一沟槽208内掩埋的第二多晶硅膜212用作浮栅，并且侧壁氧化物膜210用作隧道氧化物膜。

图5C是沿图4C中的线D-D所得的闪存器件的横截面图。

参考图4C和5C，执行氧化工艺以部分地氧化第二多晶硅膜212的顶表面，形成第二氧化物膜214。可将第二氧化物膜214形成为从第一氧化物膜202的顶表面约300至约500的厚度。

通过氧化工艺较厚地形成的第二氧化物膜214用作为要在后面工艺中形成的控制栅与浮栅之间的电介质膜。此后，用于控制栅的导电膜沉积在整个结构上并且然后图案化以将控制栅216形成为与浮栅交叉的线形。可使用任何多晶硅、多晶硅和硅化钨的堆叠结构、导电金属膜等形成用于控制栅的导电膜。

此外，在形成用于控制栅的导电膜之前，氮化物膜和氧化物膜可进一步形成为由氧化物膜/氮化物膜/氧化物膜组成的电介质膜。

图5D是沿图4D中的线E-E所得的闪存器件的横截面视图而且图示了在其中形成隔离结构218的区域。

参考图4D和5D，在图5C的工艺之后在控制栅216之间暴露的第二氧化物膜214和第二多晶硅膜212被剥离以形成第二沟槽。利用绝缘膜来填充第二沟槽的内部以形成隔离结构218。填充到第二沟槽中的绝缘膜可使用HDP氧化物膜来形成。隔离结构218可形成为与控制栅216的高度相同的高度。

图5E是沿图4D中的线F-F所得的闪存器件的横截面图。

如图5E所示，在本实施例中，用于浮栅的第一多晶硅膜212和侧壁氧化物膜210被沉积在第一沟槽208内以形成浮栅。在控制栅216之间暴露的第二氧化物膜214被剥离以形成第二沟槽。利用绝缘膜填充第二沟槽的内部以形成隔离结构218，由此完成闪存器件。

因此，电子移动经过在第一沟槽208内形成的侧壁氧化物膜210以便存储信息。移动经过侧壁的电子的数量决定了单元的阈值电压。使用如上所述加以控制的阈值电压对沿侧壁氧化物膜210的界面流动的电子的数量进行控制；然后这样可确定信息是否被保存到单元中。此外，可避免在浮栅之间的干扰。

如上所述，根据本发明，所掩埋的浮栅部分地形成于用于形成隔离结构的沟槽内、然后在隔离结构中分离。因此可以避免在浮栅之间的干扰。

此外，利用具有良好阶梯覆盖的多晶硅膜对沟槽进行空隙填充。因而可以提高空隙填充的能力。

另外，由于其中形成有掩埋浮栅的沟槽的侧壁可用作器件的沟道，可制成长的沟道长度。因此，在用于控制阈值电压(Vt)的离子注入工艺中可通过只注入小量的阳离子来防止单元泄漏。因此可以最小化单元阈值电压(Vt)并且改善扰乱效应。

虽然结合当前实施例描述了本发明，但应该理解本发明不局限于所公开的实施例，而是旨在覆盖在所附权利要求的精神和范围内包括的各种修改和等同设置。

主要标号列表：

10 半导体衬底

11 隧道氧化物膜

12 第一多晶硅膜

13 隔离结构

14 第二多晶硅膜

15 电介质膜

16 导电膜

100 半导体衬底

102 第一氧化物膜

104 第一多晶硅膜

106 硬掩模膜

108 第一沟槽

110 侧壁氧化物膜

112 第二多晶硅膜

114 第二氧化物膜

116 控制栅

118 隔离结构

200 半导体衬底

202 第一氧化物膜

208 第一沟槽

210 侧壁氧化物膜

212 第二多晶硅膜

214 第二氧化物膜

216 控制栅

218 隔离结构

J 结部件

Claims (21)

1.一种闪存器件，包括：

第一和第二沟槽，形成在半导体衬底中，彼此间隔开；

第一和第二浮栅，分别形成在所述第一和第二沟槽中；

至少一个隔离结构，形成在所述第一与第二掩埋浮栅之间；

第一和第二电介质膜，分别设置在所述第一和第二浮栅之上；以及

第一和第二控制栅，分别形成在所述第一和第二电介质膜之上。

2.如权利要求1中所述的闪存器件，还包括在所述第一和第二沟槽的侧壁上形成的氧化物膜。

3.如权利要求1中所述的闪存器件，其中所述隔离结构具有与所述第一和第二控制栅的上表面相同的高度。

4.如权利要求1中所述的闪存器件，其中所述第一和第二电介质膜中的每个包括氧化物膜/氮化物膜/氧化物膜的堆叠。

5.一种制造闪存器件的方法，所述方法包括：

在半导体衬底上执行高浓度离子注入工艺；

在所述半导体衬底之上形成第一氧化物膜、第一多晶硅膜和硬掩模膜以形成堆叠结构；

蚀刻所述半导体衬底以形成第一和第二沟槽；

在所述第一和第二沟槽的侧壁上形成第二氧化物膜；

形成第二多晶硅膜以填充所述第一和第二沟槽；

氧化所述第二多晶硅膜的顶表面的一部分以形成第三氧化物膜，由此形成电介质膜；

形成导电膜以形成第一和第二控制栅；以及

使用所述第一和第二控制栅作为掩模来蚀刻所暴露的第二多晶硅膜以在所述第一与第二沟槽之间形成第三沟槽；以及

利用绝缘膜填充所述第三沟槽以形成隔离结构。

6.如权利要求5中所述的方法，其中所述硬掩模膜包括氮化物。

7.如权利要求5中所述的方法，还包括在所述第三氧化物膜之上沉积氮化物膜和氧化物膜。

8.如权利要求5中所述的方法，其中所述第一氧化物膜形成为约300至约500的厚度。

9.如权利要求5中所述的方法，其中所述第一和第二沟槽的侧壁用作沟道。

10.如权利要求5中所述的方法，其中所述第二氧化物膜形成为约70至约100的厚度。

11.如权利要求5中所述的方法，其中当所述第二氧化物膜形成时，所述第一多晶硅膜的一部分被氧化。

12.如权利要求5中所述的方法，其中所述第三氧化物膜形成为约300至约500的厚度。

13.如权利要求5中所述的方法，其中毯式蚀刻所述第三氧化物膜使得所述第三氧化物膜形成为约150至约200的厚度。

14.如权利要求5中所述的方法，其中所述隔离结构形成为齐平于所述第一和第二控制栅的上表面。

15.一种制造闪存器件的方法，所述方法包括：

在半导体衬底上执行高浓度离子注入工艺；

蚀刻所述衬底的预定区域以形成第一沟槽，第一沟槽具有在第一与第二上部区域之间限定的开口，所述第一和第二上部区域是来自所述执行步骤的掺杂区域；

在所述第一沟槽内形成第一多晶硅膜以填充所述沟槽形成掩埋浮栅；

氧化所述第一多晶硅膜的上部部分以形成氧化物膜；

在氧化物膜之上形成导电膜并图案化所述导电膜以形成控制栅，所述控制栅暴露所述第一多晶硅膜的一部分；

蚀刻所述第一多晶硅膜的所述暴露部分以形成第二沟槽；以及

利用绝缘膜填充所述第二沟槽以形成隔离结构。

16.如权利要求15中所述的方法，还包括在所述氧化物膜之上沉积氮化物膜和氧化物膜以形成ONO堆叠。

17.如权利要求15中所述的方法，还包括在蚀刻所述预定区域以形成所述第一沟槽之前，在所述衬底上形成厚度为约300至约500的氧化物层。

18.如权利要求15中所述的方法，其中所述第一沟槽的所述侧壁用作沟道。

19.如权利要求15中所述的方法，其中所述第一沟槽利用具有约70至约100厚度的氧化物膜来涂敷。

20.如权利要求15中所述的方法，其中所述氧化物膜形成至约300至约500的厚度。

21.如权利要求15中所述的方法，其中所述隔离结构形成为齐平于所述控制栅的上表面。

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