KR20000027619A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 질화막 스페이서를 식각마스크로 사용하여 트렌치를 형성하고, 전체표면 상부에 산화막을 형성한 다음, 상기 질화막 스페이서가 노출되도록 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 실시한 후, 상기 질화막 스페이서를 제거하여 활성영역으로 예정되는 부분의 반도체기판을 노출시킴으로써 상기 질화막의 두께에 따라 트랜지스터의 선폭을 조절하여 원하는 크기의 선폭을 갖는 트랜지스터를 형성하여 단채널효과(short channel effect)의 관찰을 가능하게 하는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 질화막 스페이서를 이용하여 사진공정으로 정의할 수 있는 크기의 선폭보다 작은 선폭을 갖는 트랜지스터를 형성함으로써 단채널효과를 관찰할 수 있는 트랜지스터를 형성하는 방법에 관한 기술이다.
최근 반도체장치의 고집적화 추세는 미세패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
종래기술에 따른 감광막 패턴의 제조공정은, 소정의 하부구조가 형성되어 표면이 굴곡진 패턴을 형성하고자 하는 반도체기판 상에 감광제 및 수지(resin) 등이 용제인 솔벤트에 일정 비율로 용해되어 있는 감광액을 도포하여 감광막을 형성한 후, 투명기판 상에 상기 감광막에서 패턴으로 예정되어 있는 부분에 대응되는 위치에 광차단막 패턴이 형성되어 있는 노광 마스크를 사용하여 빛을 선택적으로 조사하여 패턴으로 예정된 부분을 중합시킨다.
그 다음, 상기 노광 공정을 진행한 웨이퍼를 열처리 장치에서 80 ∼ 120 ℃의 온도로 60 ∼ 120초간 소프트 베이크 열처리 공정을 실시한 후, TMAH(tetra methyl ammonium hydroxides)를 주원료로 하는 약알카리성 현상액을 사용하여 상기 감광막의 노광/비노광 영역들을 선택적으로 제거하고, 상기 웨이퍼를 탈이온수로 세척한 후, 건조시켜 감광막 패턴을 형성한다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정변수(k)에 비례하고, 노광장치의 렌즈구경(numerical aperture : NA)에 반비례한다.
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚ 인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이다.
따라서, 0.5㎛ 이하의 미세패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet, DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer : CEL) 방법 또는 위상반전 마스크를 사용하기도 한다. 그러나, 장비의 광원을 미세 파장으로 바꾸는 데에도 한계가 있으며, 상기 CEL 방법은 공정이 복잡하고 수율이 떨어진다.
또한 종래 기술의 다른 실시예로서, 단층 레지스트 방법보다는 두개의 감광막 사이에 중간층을 개재시킨 TLR 방법은 공정 변수가 작아 단층 감광막 방법에 비해 약 30% 정도 분해능이 향상된 미세패턴 형성이 가능하나, 256M나 1G DRAM 이상의 고집적 반도체소자에서 필요한 0.2 ∼ 0.25㎛ 정도의 패턴 형성이 어려워 소자의 고집적화에 한계가 있다.
더욱이, 0.2㎛ 보다 작은 크기를 갖는 고애스펙트비(high aspect ratio)를 갖는 감광막 패턴은 구부러지거나, 부러지거나, 기판위에서 떨어져 나가는 감광막 패턴의 무너짐(resist pattern collapse)현상이 발생되기 때문에 원하는 크기를 갖는 패턴을 형성하기 어려운 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 반도체기판 상부에 소자분리영역으로 예정되는 부분을 보호하는 산화막과 다결정실리콘층의 적층구조 측벽에 질화막 스페이서를 형성한 다음, 상기 적층구조를 제거하고, 상기 질화막 스페이서를 식각마스크로 상기 반도체기판을 식각하여 트렌치를 형성한 후, 상기 트렌치를 매립하는 절연막을 형성하고, 상기 절연막을 CMP하여 소자분리영역을 형성한 후, 상기 질화막 스페이서를 제거함으로써 단채널효과의 관찰이 가능한 선폭이 작은 트랜지스터를 형성하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
◈ 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 13 : 제1산화막
15 : 다결정실리콘층 17 : 제2산화막
19a : 질화막 19b : 질화막 스페이서
21 : 트렌치 23 : 제3산화막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 제1산화막과 다결정실리콘층의 적층구조를 형성하는 공정과,
상기 다결정실리콘층 상부에 소자분리영역으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 적층구조를 식각하고, 상기 감광막 패턴을 제거하는 공정과,
전체표면 상부를 열산화시켜 열산화막을 형성하는 공정과,
상기 열산화막 상부에 질화막을 형성한 다음, 전면식각하여 상기 적층구조의 측벽에 질화막 스페이서를 형성하는 공정과,
상기 적층구조와 열산화막을 습식식각하여 제거한 다음, 상기 질화막 스페이서를 식각마스크로 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,
전체표면 상부에 상기 트렌치를 매립하는 제2산화막을 형성하는 공정과,
상기 질화막 스페이서를 식각방지막으로 사용하여 제2산화막을 화학적 기계적 연마하는 공정과,
상기 질화막 스페이서를 습식식각공정으로 제거하여 상기 반도체기판을 노출시키는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 1a 내지 도 1g 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)을 50 ∼ 150Å 두께 산화시켜 제1산화막(13)을 형성한 다음, 상기 제1산화막(13) 상부에 1500 ∼ 2500Å의 다결정실리콘층(15)을 형성한다. (도 1a참조)
다음, 상기 다결정실리콘층(15) 상부에 감광막(도시않됨)을 도포하고, 상기 반도체기판(11)의 활성영역을 형성하기 위한 노광 및 현상공정을 실시하여 감광막 패턴을 형성한다. 이때, 상기 감광막 패턴의 선폭 ⓐ 는 사진(photo)장비로 형성할 수 있는 최소의 길이이고, 상기 감광막은 네가티브 또는 포지티브 감광막을 사용한다.
그 다음, 상기 감광막 패턴을 식각마스크로 상기 다결정실리콘층(15) 및 제1산화막(13)을 식각하여 상기 반도체기판(11)을 노출시킨다. (도 1b참조)
다음, 상기 노출된 반도체기판(11) 및 다결정실리콘층(15)을 열산화시켜 제2산화막(17)을 형성한 후, 상기 제2산화막(17) 상부에 질화막(19a)을 형성한다. 상기 열산화공정으로 상기 다결정실리콘층(15) 식각공정시 손상된 반도체기판(11)을 보상한다. (도 1c참조)
그 다음, 상기 질화막(19a)을 전면식각하되 과도식각하여 상기 제2산화막(17)도 제거되도록함으로써 상기 반도체기판(11)을 노출시키는 동시에 질화막 스페이서(19b)를 형성한다. 이때, 상기 질화막 스페이서(19b)의 선폭은 상기 질화막(19a)의 증착두께에 비례한다.
그 후, 상기 다결정실리콘층(15) 패턴을 습식식각방법으로 제거한다. (도 1d참조)
다음, 상기 제1산화막(13)을 제거하고, 상기 질화막 스페이서(19b)를 식각마스크로 사용하여 상기 노출된 반도체기판(11)을 식각하여 트렌치(21)를 형성한다. (도 1e참조)
그 다음, 전체표면 상부에 제3산화막(23)을 증착하여 상기 트렌치(21)를 매립한 후, 상기 제3산화막(23)은 질화막 스페이서(19b)를 식각방지막으로 사용하여 CMP 공정을 실시한다. (도 1f참조)
그 후, 상기 질화막 스페이서(19b) 및 제2산화막(17)을 습식식각방법으로 제거함으로써 원하는 크기의 선폭만큼의 반도체기판(11)을 노출시킨다. (도 1g참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 질화막 스페이서를 식각마스크로 사용하여 트렌치를 형성하고, 전체표면 상부에 산화막을 형성한 다음, 상기 질화막 스페이서가 노출되도록 CMP)공정을 실시한 후, 상기 질화막 스페이서를 제거하여 활성영역으로 예정되는 부분의 반도체기판을 노출시킴으로써 상기 질화막의 두께에 따라 트랜지스터의 선폭을 조절하여 원하는 크기의 선폭을 갖는 트랜지스터를 형성하여 단채널효과의 관찰을 가능하게 하는 이점이 있다.

Claims (2)

  1. 반도체기판 상부에 제1산화막과 다결정실리콘층의 적층구조를 형성하는 공정과,
    상기 다결정실리콘층 상부에 소자분리영역으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 사용하여 상기 적층구조를 식각하고, 상기 감광막 패턴을 제거하는 공정과,
    전체표면 상부를 열산화시켜 열산화막을 형성하는 공정과,
    상기 열산화막 상부에 질화막을 형성한 다음, 전면식각하여 상기 적층구조의 측벽에 질화막 스페이서를 형성하는 공정과,
    상기 적층구조와 열산화막을 습식식각하여 제거한 다음, 상기 질화막 스페이서를 식각마스크로 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,
    전체표면 상부에 상기 트렌치를 매립하는 제2산화막을 형성하는 공정과,
    상기 질화막 스페이서를 식각방지막으로 사용하여 제2산화막을 화학적 기계적 연마하는 공정과,
    상기 질화막 스페이서를 습식식각공정으로 제거하여 상기 반도체기판을 노출시키는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 감광막 패턴의 선폭은 사진공정으로 정의할 수 있는 최소 길이인 것을 특징으로 하는 반도체소자의 제조방법.
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