TWI344692B - Non-volatile memory device - Google Patents

Description

1344692 九、發明說明： [發明所屬之技術領域] 本發明係關於記憶體裝置及製造該記憶體裝置之方 法本％明對於非揮發性記憶體裝置具有特殊之可應用性。 [先前技術] 對於逐漸提升關於非揮發性記憶體裝置之高密度和性 能之需求，因此需要有小的設計結構特徵（design features)、同度可靠性和增加其產能。然而，欲減小設計 結構特徵，受到習知製造方法限制之挑戰。例如，減小設 計結構特徵，很難滿足記憶體裝置本身所期望之保存資料 之需求，例如需要保存資料1 〇年。 [發明内容] 根據實施本發明，乃提供了-種使用韓結構（fin

Str=ture)所形成之非揮發性記憶體裝置。可在趙結構上形 成氧化物氮化物-氧化物（ΟΝΟ)各層，並在該等ON。層上 形成夕曰曰矽層。於〇Ν〇層中之氮化物層可作用為非揮發 性記憶體裝置之浮置閘極（fating gate electrode)。多晶石夕 層可作用為控制問極’並可藉由該等0N0層之上氧化物 層而與浮置閘極分離。 二：將提出部分之本發明之額外優點和其他特徵之說 月°亥等邛刀之过明對於熟悉此項技術者而言於查閱下列 况月後將i：仔很清楚，或可從實施本發財習得本發明。 如所附申-月專利把圍中詳細指出之，可實現並獲得本發明 之各優點及特徵結構。 92633 5 1344692 ? 依照本發明，藉由記憶體裝置而部分達成上述和其他 各之優點’該記憶體裝置包括基板、絕緣層、鰭結構、許多 ’之電介質層和控制閘極。絕緣層形成於基板上，而鰭結構 形成於絕緣層上。電介質層形成於鰭結構上，並作用為電 荷儲存電介質’且控制閘極形成於電介質層上。 依照本發明之另一態樣，乃提供一種製造非揮發性記 、隐體裝置之方法。該方法包括’於絕緣層上形成鰭，其中 泫鰭作用為該非揮發性記憶體裝置之基板和位元線。本方 •法亦包括’在該鰭上形成許多之電介質層，該電介質層作 Γ、用為電荷儲存電介質。該方法復包括，形成源極和汲：區 域，在該電介質層上沉積閘極材料，並圖案化（patterning) 和蝕刻該閘極材料以形成控制閘極。 依照本發明之另―態樣，乃提供—種非揮發性記憶體 列’該非揮發性記憶體陣列包括基板、絕緣層、許多之 =鰭、許多之電介質層和許多之閘極。絕緣層形成於基 情導電錯形成於絕緣層上。該導電縛作用為用於記 電：質二位兀線。電介質層形成於鰭上，和閘極形成於 HJs) 問極作用為用於記憶體陣列之字元線（word 田：：，本發明之其他優點和特徵結構對 施例提：；：：：^將變得很清楚。所顯示和說明之實 ’、考慮施行本發明之最佳模式。本發 圖…*對。種明顯的態樣得予以修飾。因此，各 圖式本質上為範例性質，而非用來限制。 各 92633 6 1344692 [貫施方式] 以下爹,¾所附圖式詳細說明本發明。於不同之圖中相 同之參考號碼可谶別為相同或相似之元件。同時，下列之 詳細說明並不限制本發明。而是，本發明之範圍將由所附 之申請專利範圍及其均等物所定義。 ^根據本發明而實施’提供了譬如電子可拭除可程式唯 :»己KEEPROM)裝置之非揮發性記憶體裝置，以及製 =此等裂置之方法。記憶體裝置可包括具有各電介質層和 」成在紅之控制閘極層之鰭場效電晶體⑽阳)結構。 -層或多層之電介質層可作用為記憶體裝置之浮置閘極。 苐1圖顯不依肊本發明之實施例形成半導體裝置1〇〇 2剖面圖。參照第！圖’半導體裝置_ ^覆石夕結構⑽晴on咖〜_，該結構包括= =里置之氧化層一xideIa_ 夕層130。埋置之氧化層120和石夕層⑽ 了用I知之方式形成於基板u〇上。 ::施之範例中，埋置之氧化層120可包括譬 乳：，和可具有厚度範圍從大約50埃(幻至大 二包括單晶或多晶發，具有厚度範㈣ 中二 00埃。可使用砂層130形成韓結構，下文 中將作更詳細之說明。 下文 根據本發明之另一替代實施，基板m和芦130可勺 括=半導體材料’譬如緒，或半導體材料:二 如録切。埋置之氧化層⑶亦可包括其他的電介質材料=。 92633 7 丄344692 ί 可選擇性地將電介質層’譬如I化石夕層或氧化石夕層（圖 f令未顯示）’形成於矽層130上，而於後續之蝕刻 胃° ’作用為保護罩。 1 ^ 可沉積光阻材料並圖案化以形成光阻遮罩140以為後 、”’'之製耘所用’如第！圖中所示。可以任何習知之方法沉 積和圖案化光阻材料。 ' | 、然後可蝕刻半導體裝置100。於所例示之實施例中， ^ 可用為知之方法蝕刻矽層130，而蝕刻終止於埋置之氡化 :·層120 ’如第2A圖中所示。參照第2A圖，位於光阻遮罩 /40下方之石夕層13〇之部分未被姓刻，由此而形成了由矽 :成之鰭210。於所例示之實施例中，鰭21〇之寬度範圍 k大.力1〇〇埃至大約3〇〇〇埃。鰭21〇可作用為半導體裝置 100之基板和位元線，如下列之更詳細說明。 於形成錯210期間’位元線取用（pickup)或源極和汲極 區域亦可形成於鄰接鰭210之個別之末端。舉例而言，可 春圖案化矽層130並蝕刻以形成位元線取用或源極和汲極區 域。第2B圖顯示依照本發明之實施範例半導體裝置ι〇〇 之上視圖，包括形成鄰接於埋置之氧化層12〇上之鰭21〇 之源極區域220和汲極區域230 〇為了簡化圖式内容，於 弟2β圖中並未顯示埋置之乳化層和光阻遮罩。 然後可去除光阻遮罩ho。然後可在籍2i〇上沉積許 多之薄膜。於例示之實施例中，可在鰭210上形成氧化物_ 氮化物·氧化物（ΟΝΟ)薄膜。舉例而言，如第3圖中所示， 可在鰭210上形成氧化物層3 1(μ第3圖為沿著第2Β圖中 92633 8 1344692 剖線AA所剖視之圖式。於例示之實施中，可沉積或熱生 長氧化物層3 1 0從大約15埃至大約150埃厚度範圍。接 丨 著’可如第3圖中所示在氧化物層310上形成氮化物層 .士 320。於例示之實施例中，可沉積氮化物層32〇至從大約. 1〇埃至大約180埃厚度範圍。然後可如第3圖中所示在氮 化物層320上形成另一氧化物層330。於例示之實施例中， 可沉積或熱生長氧化物層330從大約15埃至大約2〇〇埃厚 度範圍。各層310至330形成ΟΝΟ電荷儲存電介質用於· 後續之形成記憶體裝置。詳言之，氮化物層可作用為. 記憶體裝置之浮置閘極。 然後，如第4圖中所示，可用習知方法而在半導體丨〇〇 , 上形成矽層410。矽層410可使用為閘極材料，用於後續. 形成控制閘極電極。於例示之實施例中，矽層41〇可包括 使用習知化學氣相沉積（CVD)方法而沉積多晶矽，至大約 300埃至大約4〇〇〇埃厚度範圍。或可取而代之可使用嬖 如鍺、或矽和鍺之組合之其他半導體材料，或者各種金屬， 作為閘極材料。 g 然後可圖案化和蝕刻矽層“Ο，以形成半導體裝置1〇〇 之控制閘極。舉例而言，第5圖顯示依照本發明形成控制 =極電極後半導體裝置1〇〇之上視圖。參照第5圖，已圖 木匕#勉刻石夕層41 〇开> 成位於鰭21 〇各側之控制閘極電極 510和520。第5圖中未顯示〇N〇層31〇至33〇，但是這 些層如位於控制閘極電極5 10和520與鰭210之間。 然後可摻雜源極/汲極區域220和23〇。舉例而言，n 92633 9 1344692 多型和P型雜質可植入於源極/沒極區域220和230中。例 t如，譬如磷之η型摻雜物可以大約1x1〇m原子/平方公分 (atoms/cnr)至大約5xl〇i5原子/平方公分之劑量植入，而植 '入能量大約0.5KeV至大約100KeV。或者，譬如蝴之ρ '型摻雜物可用相似之劑量和植入能量植入。可根據特定的 目的裝置需求，而選擇特定的植入劑量和能量。熟悉此項 /支藝者或一般技術人員能夠根據電路規格而最佳化源極/ —汲極植入製程。於替代之實施例中，可於形成半導體裝置 # 100之較早步驟，譬如形成0N0層31〇至33〇之前，摻雜 一源極/汲極區域220和230。此外，在根據特定之電珞規格 於源極/汲極離子植入以控制源極/汲極接面位置之前，形 成選擇性地使用之側壁間隔件（side wau spacer)。然後可施 行活化退火（activation annealing)以活化源極/汲極區域 220 和 230 。 第5圖中顯示所得半導體裝置1〇〇具有矽化物-氧化物 參-氮化物-氧化物·矽化物（SONOS)結構。也就是說，半導體 裝置100可包括具有ΟΝΟ電介質層310至330之石夕韓 21〇 ’和形成於其上之矽控制閘極510/520。鰭210作用為 記憶體裝置之基板電極’而ΟΝΟ層310至330可作用為 電荷儲存結構。 芊導體裳置i GG可操作為譬如EEPROM之非揮發性|己 憶體裝置。可藉由施加例如大約3至20伏特之偏壓至控制 閘極5 10或520，而完成程式化（pr0grarnming)。例如，若 施加偏壓至控制閘極510 ’則電子可從鰭基板21〇穿隧入 92633 1344692 ΟΝΟ層310至330(亦即，電荷儲存電極）。若施加偏壓至 控制閘極520 ’亦可發生類似之製程。可藉由施加例如大 i 約-3至-20伏特之偏壓至控制閘極51〇或52〇，而完成栻除。名 因此’依照本發明’形成使用FinFET結構之非揮發 . 性記憶體裝置。此種記憶體裝置之優點為，半導體裝置丨〇〇 具有形成於鰭210之各側邊之控制閘極5 1 〇和520之雙問 極結構。各控制閘極510和520可用來程式化記憶體裝置。 此外，該FinFET結構使得所獲得之記憶體裝置1〇〇較之. S知的§己憶體裝置能達成更高之電路密度。本發明亦能夠、 容易整合入習知的半導體製程。 胃 第5圖中顯示之半導體裝置ι〇〇之構造可用來形成 ， SONOS型非揮發性記憶體陣列。舉例而言，第5圖中之半 導體裝置100包括記憶胞（memory ceU)，可用來儲存單位 元之資訊。依照例示之實施例中，可使用與第5圖中所示 之記憶胞相似之許多記憶胞，以形成記憶體陣列。舉例而 言，第6圖顯示依照本發明之實施例形成之範例記憶體陣 列600。參照第6圖，記憶體陣列6〇〇包括許多以預定距| 離分離之矽鰭610。可用與上述討論關於鰭21〇相同之方 式’形成石夕·讀610。各鳍61〇可表示為位元線（pitHne)，而 鰭610可於橫方向分離預定之距離，譬如5〇〇埃。 然後可用與上述第3圖中關於〇N〇層31〇至33〇相 似之方式而在鰭610上形成〇N〇膜62〇。〇N〇膜62〇可 形成於雜610上預定之部分，如第6圖中所示。然後可與 石夕層410(第4圖中）相同之方式而沉積、圖案化和姓刻矽 92633 1344692 層’以在各ΟΝΟ層620上形成控制閘極63〇，如第6圖令 所示。可如第6圖中所示在各〇Ν〇㈣上形成控制閘 極630’❿各控制閘才亟63〇可表示記憶體陣歹4 _之字元 然後位元線解碼器64〇和字元線解碼器65〇可分別耦 接至位元線6丨〇和字元線6 3 〇。然後使用位元線和字元線 严碼器640和650來促進程式化記憶體陣列_之各特定 圯憶胞，或讀出儲存於各特定記憶胞中之資料。於此方式， >可使用FinFET結構來形成高密度非揮發性記憶體陣列。 (其他的實施列） 於本發明之其他實施例中，可形成具有多鰭之記憶體 裝置，如第7A圖中所示。參照第7A圖，半導體裝置 可包括絕緣層上載矽結構，具有形成於基板（圖中未顯示） 上之埋置之氧化層710,和形成於埋置之氧化層71〇上之 矽鰭730。可藉由使用與上述關於第i和2A圖之鰭2ι〇

相似之方式而選擇性地#刻碎層，形成石夕鰭73 〇 Ο 其次可沉積譬如氟化氧化物之低電介係數（1〇W_K)材 料740,以填滿矽鰭730之間之空間，如第7B圖中所示。 或者’可使用其他的低K材料。可使用鰭730之上表面來 平齊低K材料740 ’如第7B圖中所示。或者，低κ材料 74ϋ減少電容耦合並有效地隔離彼此鰭73〇。 於另一實施例中，可由絕緣層上覆矽結構形成具有含 小間距之鰭之FinFET記憶體裝置。舉例而言，參照第8 圖’半導體裝置800可包括形成於基板（圖中未顯示）上之 92633 12 1344692 氧化物層81G ’而該基板具㈣層⑽形成於其上。可沉 積譬如II切或氧切之㈣並Μ㈣化，以形成硬遮 罩㈣’如第8Α圖令所示。其次，可沉積譬如_、训、 或某些其他材料之間隔件材料並予以㈣，以於硬遮罩 830之側面上形成間隔件840,如第8B圖中所示。然後可 使用、。構830# 840作為遮罩來银刻石夕層82()，形成石夕結 850，如第8C®中所示。可使用石夕‘韓850作為記憶體陣列 之位兀線。所具之優點是’形成之@鰭850之間具有小空 間然後去除間隔件840和硬遮罩830。 於另一實施例中，可修整多晶石夕賴形成記憶體裝置之 丁形閘極。舉例而言，參照第从圖，半導體裝置包 括形成於基板（圖中未顯示）上之埋置之氧化層㈣，而該基 板具有石夕賴920形成於其上。可於石夕錯92〇形成電介質罩 930 ’如第9A圖中所示。然後可修整多晶石夕韓92〇形成丁 ^極如第9B圖中所示。然後韓92〇可用作為記憶體 ::洋置間極電極。舉例而言，電介質層94〇可形成於 之側面’接著形成多晶石夕結構950,如第9C圖中所 不。電介質層940可作用為内部閘極電介質，@多晶矽結 構950可作用為半導體裝置9⑻之控制問極。 於又另-實施例中，FinFET記憶财置可用關於第】

至5圖所述相似之方式丑彡士、 M 万式形成。舉例而言，半導體裝置1〇〇〇 成於鰭刪上之控制閘極⑼G和1G20,具有源極 域购和1050形成鄰接於韓1〇3〇之端末。0N0 “貝（圖中未顯示）可用與上述關於帛3圖之〇Ν〇薄膜 92633 13 十 344692 ,310至330相似方式形成於趟1030上。於_電介質上 L形成氧化膜期間，可使用氮化物圍繞環境。舉例而言，氧 化膜於含有N2〇或NO圍繞環境中可熱生長於轄刪上。 j化膜可形成ΟΝΟ内部開極電介質之下層。於〇n〇電介 質中上氧化膜亦可形成於含氮環境中。源極/沒極區域浦 和觀亦可於含I圍繞環境中退火。所具有之優點是於 ，含氮環境中執行這些操作改進了移動率(m〇biHty)。

於再另-實施例中，半導體裝置副可包括形成於基 板（圖中未顯示）上之埋置之氧化層⑽，在該基板上形成 有石夕鰭U20,如第11A圖中所示。電介質層ιΐ3〇可形成 鄰接於矽鰭"20，而遮罩114〇可形成於部分之電介質層 1130上，如第11A圖中所示。遮罩ιΐ4〇可覆蓋半導體裝 置1100之非接觸區域。然後飯刻未由遮罩114〇所覆蓋之 電介質層1130之部分而形成鄰接鰭112〇之接觸區域 1150 ’如帛11B圖中所示。然後可去除遮罩114〇，而將接 觸區域1150填滿導電材料以提供與鰭112〇之接觸。於此 方法\可使用遮罩來界^半導體裝置u⑼之接觸區域。 於前面說明中，為了提供對本發明之完全瞭解，而提 出了許多特定的詳細内容，譬如特定的材料、結構、化學 物、製程等。然而’並不須依靠此處提出之該特定詳細說 明’即可實施本發明。於其他的例子中，為了不致於益須 的模糊了本發明之焦點’因此熟知的製程結構 予 細的說明。 平 置之電介質層和導體 依照本發明之用於製造半導體裝 92633 1344692 層能藉由習知的沉積技術來沉積。例如，可使用金屬化技 術’譬如各種類型之化學氣相沉積（CVD)技術，包括低壓 CVD(LPCVD)和加強型 CVD(ECVD)。 本發明可應用於製造FinFET半導體裝置，而尤其是 在具有設計特徵結構1 〇〇nm和低於此值之FinFET裝置。 本發明可應用於形成任何各種型式之半導體裝置，而因 此’為了避免模糊了本發明之焦點，未提出其詳細的說明。 於實施本發明時，可使用習知的光學微影術和蝕刻技術， 而因此，此等技術之詳細内容，未再提出詳細說明。此外， 雖然已說明了第5圖之形成半導體裝置之一系列之製程， 但疋應瞭解到根據本發明於施行其他製程步驟中之次序可 予以變更。 的組合和環境中， 内，能夠作修正。 於本揭示說明中僅顯示和說明了本發明之較佳實施例 矛〆數其變化例子。應瞭解到本發明能夠使用於各種其他 並且在說明書中表達了發明概念之範圍 此外’沒有任何使用於本申請案說明當中之开此、& ^

[圖式簡單說明]

其中各圖中具有相同指定參考號碼 92633 之範例 Φ 第1圖顯示可依照本發明之實施例用來形成鰭 各層之橫剖面圖。 第2Α圖顯示依照本發明之實施範例形成賴之剖面圖。 “，第2Β圖顯示依照本發明之實施範例，第2a圖之錄沿 著形成鄰接戎鰭之源極和汲極區域之上視圖。 第3圖顯不依照本發明之實施範例形成第2A圖之鰭 、上各電介質層之橫剖面圖。 .第4圖顯示依照本發明之實施範例形成第3圖之裝置 上控制閘極材料之橫剖面圖。 第5圖顯示依照本發明之實施範例形成非揮發性記憶 體裝置例子之上視圖。 第6圖顯示依照本發明之實施範例形成例示之非揮發 性s己憶體陣列之透視圖。 第7A和7B圖顯示依照本發明之另一實施範例形成具 有多個鰭之半導體裝置之橫剖面圖。 $ 第8A至8C圖顯示依照本發明之另一實施範例形成具 有含小間距之多個鰭之半導體裝置之橫剖面圖。 第9A至9C圖顯示依照本發明之另一實施範例形成具 有T形閘極之半導體裝置之橫剖面圖。 第1 〇圖顯示依照本發明之另一實施範例形成使用含 氮環境之半導體裝置之剖面圖。 第11A和11B圖顯示依照本發明之另一實施範例形成 接觸區之剖面圖。 [主要元件符號說明] 92633 1344692 100、700、800、900、1000、1100 半導體裝置 110 (矽）基板 120 埋置之氧化層（絕緣層） 130、820 石夕層 140 光阻遮罩 210 鰭 220 源極區域 230 汲極區域 310 ' 330 氧化物層 320、810 氮化物層 410 (矽）層 510、520 控制閘極電極 600 記憶體陣列 610 賴（位元線） 620 ΟΝΟ膜 630 控制閘極（字元線）640 位元線解碼器 650 字元線解碼器 710 埋置之氧化層 730、920、1120 (矽)鰭 740 低電介係數（low-K)材料 830 硬遮罩 840 間隔件 850 矽鰭 910 埋置之氧化層 930 電介質罩 940 ' 1130 電介質層 950 多晶矽結構 1010 、1020 控制閘極 1030 鰭 1040 、1050 源極/汲極區域 1110 埋置之氧化層 1140 遮罩 1150 接觸區域 92633

Claims (1)

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十、申請專利範圍： 1. 一種記憶體裝置（100)，包括： 基板（110); 絕緣層（120)，形成於該基板（11〇)上； 鰭結構（210) ’形成於該絕緣層（丨2〇)上； 複數個電介質層（310至330)，形成於該鰭結構（210) 上’其中該電介質層（3 10至330)之至少其中一個作用為 该記憶體裝置（100)之電荷儲存電介質，其中該複數個電 介質層（310至330)包括： 第一氧化物層（310)，形成於該鰭結構（210)及該 絕緣層（120)上， 氮化物層（320) ’形成於該氧化物層（31〇)上，該 氮化物層（320)未與該絕緣層（120)接觸，以及 第二氧化物層（330)，形成於該氮化物層（320) 上’其中該氮化物層（320)作用為浮置閘極電極；以 及 控制閘極（510) ’形成於該複數個電介質層（31 〇至 330)上。 2. 如申請專利範圍第1項之記憶體裝置（100)，復包括： 源極區域（220)，形成於該絕緣層（120)上，並鄰接 於該鰭結構（210)之第一端而配置；以及 汲極區域（230)，形成於該絕緣層（120)上，並鄰接 於該鰭結構（210)之第二端而配置。 3 I ，如申請專利範圍第1項之記憶體裝置（100)，其中該第一 18 92633修正本 1344692 第93116644號專利申請案 1〇〇年4月19日修正替換頁 匕 1〇〇年4月19日修正替： 魏物層⑽)具有從大約⑴矣⑷至大約15〇埃厚度 祀圍，t亥氮化物層（32〇)具有從大約1〇埃至大約⑽埃 厚度範圍，而該第二氧化物層（330)具有從大約15埃至· 大約200埃厚度範圍。 . 4.如申請專利範圍第！項之記憶體裝置〇叫其中該複數 個電介質層（310至33〇)具有組合之厚度從大約4〇埃至 大約530埃之範圍，並作用為電荷儲存電介質。 5·如申請專利範圍第1項之記憶體裝置（100)，其中該控制 閘極（510)包括多晶矽，並具有從大約3〇〇埃至大約仞⑼ 埃之厚度範圍。 6.如申請專利範圍第丨項之記憶體裝置（1〇〇)，其中該絕緣 層（120)包括埋置之氧化層，而該鰭結構（21〇)包括矽和 鍺至少其中之一，其中該鰭結構（21〇)具有寬度從大約 100埃至大約3000埃之範圍。 7· 一種製造非揮發性記憶體裝置（1〇〇)之方法，包括下列步 驟： 於絕緣層（120)上形成鰭（210)，該鰭（210)作用為該 非揮發性記憶體裝置（100)之基板和位元線；在該鰭上形 成複數個電介質層（310至330)，該複數個電介質層配置 於縛（210)上，並作用為電荷儲存電介質，其中該形成複 數個電介質層（31〇至330)包括下列步驟： 於該鰭（210)及該絕緣層（120)上形成第一氧化 物層（310)， 於該第一氧化物層（310)上沉積氮化物層（320)， 19 92633修正本 1344692 第93116644號專利申請案 _ 100年4月19日修正替換^ 。 該氮化物層（320)未與該絕緣層（120)接觸，以及 ， 於該氮化物層（320)上形成第二氧化物層（33〇); 形成源極和汲極區域（220/230); ‘ 在該複數個電介質層（310至330)上沉積閘極材料， (410);以及 圖案化該閘極材料（41〇)並予以蝕刻以形成控制閘 極（510/520)。 8·如申請專利範圍第7項之方法，其中該第一氧化物層 (310)具有從大約15埃（A )至大約150埃厚度範圍，該 氮化物層（3 20)具有從大約1 〇埃至大約18〇埃厚度範 圍’而該第二氧化物層（330)具有從大約15埃至大約2〇〇 埃厚度範圍。 9. 一種非揮發性記憶體陣列（600)，包括基板和形成於該基 板上之絕緣層，該非揮發性記憶體陣列（600)之特徵為具 有： 形成於該絕緣層上之複數個導電韓（61〇)，該導電鰭 (610)作用為該非揮發性記憶體陣列（6〇〇)之位元線； 形成於該複數個導電結（610)上之複數個電介質層 (620)，其中該複數個導電鲒（61 〇)中任一者上的複數個 電介質層（310至330)均包括： 第一氧化物層（310)，形成於該鰭結構（61〇)及該 絕緣層上， 氮化物層（320)，形成於該氧化物層（3 1〇)上，該 氮化物層（320)未與該絕緣層接觸，以及 92633修正本 20 1344692 _ 第93116644號專利申請案 100年4月19曰修正替換頁 第二氧化物層（330)，形成於該氮化物層（320)上， 其中該氮化物層（320)作用為浮置閘極電極；以及 形成於該複數個電介質層（620)上之複數個閘極 (630)，該複數個閘極（630)作用為非揮發性記憶體陣列 (600)之字元線。 21 92633修正本