JPS58194369A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPS58194369A JPS58194369A JP57078828A JP7882882A JPS58194369A JP S58194369 A JPS58194369 A JP S58194369A JP 57078828 A JP57078828 A JP 57078828A JP 7882882 A JP7882882 A JP 7882882A JP S58194369 A JPS58194369 A JP S58194369A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、Ｍ Ｎ ＯＳ （ｍｅｔａｌ Ｎ１ｖｒ１
ｄｅ ＯｘｉｄｅＳｅｍｉ−ｃｏｎｄｕｃ′ｃｏｒ）構
造の電気的書き込み及び電気的消去が＝Ｔ能な半導体不
揮発性記憶表ｉｆ（以下１不揮発性メモリ」と呼ぶ）に
関するものである。
ｄｅ ＯｘｉｄｅＳｅｍｉ−ｃｏｎｄｕｃ′ｃｏｒ）構
造の電気的書き込み及び電気的消去が＝Ｔ能な半導体不
揮発性記憶表ｉｆ（以下１不揮発性メモリ」と呼ぶ）に
関するものである。
吐手、非常に注目を浴びている、電虱的蒼さ込み及び電
気的消去がＴ ＝ｔな不揮発性メモリとしてＭＮＯ８構
造のａｉ ｇ Ｐ ｋ＜ ＯＡ （Ｗｉｅｃｌｒｉｃａ
ｉｌｙ ｒｎｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａ
−ｍｍａｂｌｅ Ｒｅａｄ ｖｎｌｙ ｂＡｅｍｏｒｙ
）がある。
気的消去がＴ ＝ｔな不揮発性メモリとしてＭＮＯ８構
造のａｉ ｇ Ｐ ｋ＜ ＯＡ （Ｗｉｅｃｌｒｉｃａ
ｉｌｙ ｒｎｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａ
−ｍｍａｂｌｅ Ｒｅａｄ ｖｎｌｙ ｂＡｅｍｏｒｙ
）がある。
従来の装置として第１図に示すものがあった。
第１図はＭＮＯ８構造のメモリ部側析面図である。
１１）はＮ杉シリコン基愼、（２）ｉｄＮ杉シリコン基
板の一方の主商品に形成されたＰ杉不納物層（以ドＩＰ
クエル」と呼ぶ） 、 （３）（４）けＰフェル（２）
の一方の主商品に互いに所定ｊｍｌ隔をＰいて形成され
たドレインｎ杉不純吻拡散層及びソースｎ杉不Ｉ１４吻
拡敢ｌ−（以ド［ドレイン及びソースｊ）、（５）はド
レインのＥ力からドレイン（３）とソースｆ、４） ＋
ｉのＰフェル（２）の−ＥＪｊを廟ってソース（４）メ
上方に達するように埋設された導電体Ｊ−（以ド「メモ
リゲート」と呼ぶ） 、（６）はメモリゲート（５１区
ＦＫｍするように形成された５００ Ｘ程度の＋１［＋
を持った窒化シリコン漠（以Ｆ 「Ｂ１３Ｎａ襖」と呼
ぶ） 、＋７）は５ｉｓＮｎ膜（７）とＰフェル（２）
間に形成された２ＵＸ程度の厚みであるンリコン酸化膜
（以下「トンネル５ｉｎ２膜」と呼ぶ）、（８）は絶縁
体である。
板の一方の主商品に形成されたＰ杉不納物層（以ドＩＰ
クエル」と呼ぶ） 、 （３）（４）けＰフェル（２）
の一方の主商品に互いに所定ｊｍｌ隔をＰいて形成され
たドレインｎ杉不純吻拡散層及びソースｎ杉不Ｉ１４吻
拡敢ｌ−（以ド［ドレイン及びソースｊ）、（５）はド
レインのＥ力からドレイン（３）とソースｆ、４） ＋
ｉのＰフェル（２）の−ＥＪｊを廟ってソース（４）メ
上方に達するように埋設された導電体Ｊ−（以ド「メモ
リゲート」と呼ぶ） 、（６）はメモリゲート（５１区
ＦＫｍするように形成された５００ Ｘ程度の＋１［＋
を持った窒化シリコン漠（以Ｆ 「Ｂ１３Ｎａ襖」と呼
ぶ） 、＋７）は５ｉｓＮｎ膜（７）とＰフェル（２）
間に形成された２ＵＸ程度の厚みであるンリコン酸化膜
（以下「トンネル５ｉｎ２膜」と呼ぶ）、（８）は絶縁
体である。
次にこの従来例の前作について説明する。
ここでトンネル８ ｉ ０２−４１７）とｄｉ３Ｎ４膜
（６）の境界面近傍には、縄密度の電子捕獲中心があり
、ここに−子をトラップさせることを書き込与とぎい、
電子を放出することを消去とぎり。
（６）の境界面近傍には、縄密度の電子捕獲中心があり
、ここに−子をトラップさせることを書き込与とぎい、
電子を放出することを消去とぎり。
まず、齋き込みは、メモリゲート（５）に正の高電圧を
印加しＮ形シリコン基板（１）とＰフェル（２）を接地
することによりメモリゲート（５）とＰフェル（２）間
に高電界が加わり既知のトンネル現象により゛電子がＰ
フェル（２）よりメモリゲート（５）の方向にトンネル
５ｉＯｚ 、漠（７）を通り抜けて移動しトンネルＳｉ
０２ｇ（７）と５ｉｓＮ４膜（６）の境界面近傍の電子
捕獲中心にトラップされ書き込みが終了する。
印加しＮ形シリコン基板（１）とＰフェル（２）を接地
することによりメモリゲート（５）とＰフェル（２）間
に高電界が加わり既知のトンネル現象により゛電子がＰ
フェル（２）よりメモリゲート（５）の方向にトンネル
５ｉＯｚ 、漠（７）を通り抜けて移動しトンネルＳｉ
０２ｇ（７）と５ｉｓＮ４膜（６）の境界面近傍の電子
捕獲中心にトラップされ書き込みが終了する。
消去は、前記書き込みとは逆方向の屯がが加わるように
メモリゲート（５）を接地しＰフェル１２） ｖＣ正の
高電圧を印加することで既知のトンネル現象によりトン
ネル５１０２膜（７）と５１３Ｎ４膜（６）の境界面近
傍の・電子捕獲中心にトラップされている電子がトンネ
ル５１０２膜（７）を通り抜けＰフェル（２）にもどり
消去が終了する。
メモリゲート（５）を接地しＰフェル１２） ｖＣ正の
高電圧を印加することで既知のトンネル現象によりトン
ネル５１０２膜（７）と５１３Ｎ４膜（６）の境界面近
傍の・電子捕獲中心にトラップされている電子がトンネ
ル５１０２膜（７）を通り抜けＰフェル（２）にもどり
消去が終了する。
読み出しは、ソース（４）とＰシェル（２）を接地し、
トンネル５１０２膜（力と５ｉａＮ４膜（６）の境界面
近傍の電子捕獲中心の電荷の有無でメモリゲートのしさ
い１直題圧が異なるので、これによりドレイン（３）ト
ソース（４）間を流れる電流量が変わることを利用し、
この′４流電をセンスアンプで増幅して“０“１＃の区
別をすることにより行われる。
トンネル５１０２膜（力と５ｉａＮ４膜（６）の境界面
近傍の電子捕獲中心の電荷の有無でメモリゲートのしさ
い１直題圧が異なるので、これによりドレイン（３）ト
ソース（４）間を流れる電流量が変わることを利用し、
この′４流電をセンスアンプで増幅して“０“１＃の区
別をすることにより行われる。
−の場合、個々のメモリトランジスタの消去ヲ行うため
には、１固々のメモリトランジスタごとｆｃｐクエル（
２）を分離しなくてはならず、チップ面積が膨大になる
ため、一般には、全メモリトランジスタのＰシェル（２
）は共通であり、前記で説明した消去前作と同じくＰフ
ェル（２）に高電圧を印加することにより全メモリトラ
ンジスタが消去されるという欠点があった。
には、１固々のメモリトランジスタごとｆｃｐクエル（
２）を分離しなくてはならず、チップ面積が膨大になる
ため、一般には、全メモリトランジスタのＰシェル（２
）は共通であり、前記で説明した消去前作と同じくＰフ
ェル（２）に高電圧を印加することにより全メモリトラ
ンジスタが消去されるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたものでｎ杉不納物拡散層に高電圧を印加す
ることにより電子捕獲中心にトラップされている電子を
既知のトンネル現象によりｎ杉不純ｍ拡散ノーに到達さ
せることにより消去をｏＪ ＭＵにし集積されているメ
モリトランジスタのうち所１のメモリトランジスタのみ
全消去でさること全可能にした不揮発性メモリ装置を提
供することを目的としている。
めになされたものでｎ杉不納物拡散層に高電圧を印加す
ることにより電子捕獲中心にトラップされている電子を
既知のトンネル現象によりｎ杉不純ｍ拡散ノーに到達さ
せることにより消去をｏＪ ＭＵにし集積されているメ
モリトランジスタのうち所１のメモリトランジスタのみ
全消去でさること全可能にした不揮発性メモリ装置を提
供することを目的としている。
以下、この発明の実施例を図について説明する、第２図
は本発明のＭＮＯＳ 構造のメモリ部１１１ＩＪ 析
面図であるっ第１図の従来例と同一部分、又は相当部分
は同一符号としその説明は省略する。（９）はドレイン
（３）の上方に設けられた２０５１程度の厚みであるシ
リコン酸化膜である。（以下「ドレイン側トンネル８１
０２模」と呼ぶ） 次にこの動作について説明する。
は本発明のＭＮＯＳ 構造のメモリ部１１１ＩＪ 析
面図であるっ第１図の従来例と同一部分、又は相当部分
は同一符号としその説明は省略する。（９）はドレイン
（３）の上方に設けられた２０５１程度の厚みであるシ
リコン酸化膜である。（以下「ドレイン側トンネル８１
０２模」と呼ぶ） 次にこの動作について説明する。
まず、書き込みは、メモリゲート（５ンに正の高重圧を
印加しＰ杉シリコン基板（２）とドレイン（３）を接地
することによりメモリゲート問とＰ杉シリコン基板（２
）間に高電界が塀わり既矧のトンネル現象により電子が
Ｐ形シリコン基板（２）とドレイン（３）よりメモリゲ
ート（５）の方向にトンネル５ｉ０２４（力とドレイン
側トンネル５１０２膜（９）を通り抜けて移−ｊしトン
ネル５１０２膜（７） （９）と８１３Ｎ４膜（６）の
境界面近傍の電子捕獲中心にトラップされ書き込みが終
了する。
印加しＰ杉シリコン基板（２）とドレイン（３）を接地
することによりメモリゲート問とＰ杉シリコン基板（２
）間に高電界が塀わり既矧のトンネル現象により電子が
Ｐ形シリコン基板（２）とドレイン（３）よりメモリゲ
ート（５）の方向にトンネル５ｉ０２４（力とドレイン
側トンネル５１０２膜（９）を通り抜けて移−ｊしトン
ネル５１０２膜（７） （９）と８１３Ｎ４膜（６）の
境界面近傍の電子捕獲中心にトラップされ書き込みが終
了する。
消去ｅま、メモリゲート（５）とソース（４）とＰ杉シ
リフン基板（２）を接地し、ドレイン（３）に正の關電
圧を印加することで、前記蓬き込与とは逆方向の電界が
卯わり既刊のトンネル現象によりトンネルＳｉＯ２膜模
Ｌ７） （９）とＳｉ３Ｎ４膜（６）の境界面近傍の４
子捕獲中心にトラップされている電子がドレイン頷リド
ンネル、：＋１０ｚｄ（９）を通り抜けてドレイン（３
）にもどり消去が終ｒする。
リフン基板（２）を接地し、ドレイン（３）に正の關電
圧を印加することで、前記蓬き込与とは逆方向の電界が
卯わり既刊のトンネル現象によりトンネルＳｉＯ２膜模
Ｌ７） （９）とＳｉ３Ｎ４膜（６）の境界面近傍の４
子捕獲中心にトラップされている電子がドレイン頷リド
ンネル、：＋１０ｚｄ（９）を通り抜けてドレイン（３
）にもどり消去が終ｒする。
禮み出しは、ソース（４）とＰ杉シリコン基板（２）を
接地し、トンネルＳｉＯ２膜（７） （９ンと５ＬｓＮ
４模（６）の境界面近傍の電子捕獲中心の電荷の有無で
メモリゲートのしきい値電圧が異なるので、これにより
ドレイン（３）とノース（４）間を流れる電流ｔが変わ
るとと全利用し、この電流、ｔをセンスアンプで増１＠
シて ｓＯｕｗＶの区別をすることにより行われる。
接地し、トンネルＳｉＯ２膜（７） （９ンと５ＬｓＮ
４模（６）の境界面近傍の電子捕獲中心の電荷の有無で
メモリゲートのしきい値電圧が異なるので、これにより
ドレイン（３）とノース（４）間を流れる電流ｔが変わ
るとと全利用し、この電流、ｔをセンスアンプで増１＠
シて ｓＯｕｗＶの区別をすることにより行われる。
この実施例のメモリセルでは、書き込み時にはトンネル
５１０２膜（７）とドレイン側トンネル５１０２膜（９
）を、また消去時にはドレイン１則トンネル５１ｏｚ
ＩＩ膜（９）を電子がトンネル現象によって通
り抜けるようにしたので、従来のＰフェルを必安とせず
メモリトランジスタをマトリクス状に配列した集積装置
において、ドレイン（３）に尚電圧を印加することによ
り所望のメモリトランジスタのみを消去できうることを
ｑＩ能したという特徴がある。
５１０２膜（７）とドレイン側トンネル５１０２膜（９
）を、また消去時にはドレイン１則トンネル５１ｏｚ
ＩＩ膜（９）を電子がトンネル現象によって通
り抜けるようにしたので、従来のＰフェルを必安とせず
メモリトランジスタをマトリクス状に配列した集積装置
において、ドレイン（３）に尚電圧を印加することによ
り所望のメモリトランジスタのみを消去できうることを
ｑＩ能したという特徴がある。
なお、上記実施例では、Ｐフェルを除いてＰ形シリコン
基板（２）としたが、第３図のようにＮ杉ンリコン哉板
（１）にＰフェル（２）を設けて、従来と同様なＰフェ
ル（２）に正の高電圧を印加して消去を行う機能を付加
することもできる。この実施例のメモリトランジスタを
マトリクス状に配列した果偵回路装置においては、全メ
モリトランジスタを消去したい場合は、Ｐフェル（２）
に正の高電圧を印加することにより行え、所望のメモリ
トランジスタのみを消去する場合は、ドレイン（３）に
正の高電圧を印加することによって行われる。
基板（２）としたが、第３図のようにＮ杉ンリコン哉板
（１）にＰフェル（２）を設けて、従来と同様なＰフェ
ル（２）に正の高電圧を印加して消去を行う機能を付加
することもできる。この実施例のメモリトランジスタを
マトリクス状に配列した果偵回路装置においては、全メ
モリトランジスタを消去したい場合は、Ｐフェル（２）
に正の高電圧を印加することにより行え、所望のメモリ
トランジスタのみを消去する場合は、ドレイン（３）に
正の高電圧を印加することによって行われる。
また４４図％５図のように、トンネル５１０２膜（７）
と５ｉｓＮ４膜（６）をソース（４）の上方に達しない
ように設けて、あってもよく上記実施例と同様の幼果を
奏するっ また第６図のように、メモリゲート（５）直Ｆでトンネ
ル５１０２膜（７）直下（以外でｎ杉不納物拡散層（３
） （４）以外のチャンネル内のＰ杉シリコン基根又は
Ｐフェル（１０）にＩＩｆＪ記のＰ形よりも一度の譲い
不純物拡散層（１１）を設けることは、メモリゲートの
しきい１直′龜圧を市す−するのに有功である。
と５ｉｓＮ４膜（６）をソース（４）の上方に達しない
ように設けて、あってもよく上記実施例と同様の幼果を
奏するっ また第６図のように、メモリゲート（５）直Ｆでトンネ
ル５１０２膜（７）直下（以外でｎ杉不納物拡散層（３
） （４）以外のチャンネル内のＰ杉シリコン基根又は
Ｐフェル（１０）にＩＩｆＪ記のＰ形よりも一度の譲い
不純物拡散層（１１）を設けることは、メモリゲートの
しきい１直′龜圧を市す−するのに有功である。
また第７図のようにドレイン（３）とソース（４）の両
刀の上方にそれぞれドレイン側トンネル５ｉ０２．ｄ（
９）とソース間トンネル５ｉＯｚ襖（１１）を設は蒼き
込み及び消去を行うことができる。
刀の上方にそれぞれドレイン側トンネル５ｉ０２．ｄ（
９）とソース間トンネル５ｉＯｚ襖（１１）を設は蒼き
込み及び消去を行うことができる。
またＷＪ８図のように、トンネル５１０２模（７）直下
にドレイン（３）、ソース（４）の不純物濃度よりも薄
い一度のｎ形不納物拡散／ｍ （１２）を設けることは
、安定な消去を行うために有功であるっ 以上のように、この発明によれば、従来、基板からの高
゛題圧による高電界によって消去を行っていたのを、ド
レイン又はソースに尚゛電圧を印加することによる尚′
電界にても消去することを可能にしたつで所望のメモリ
トランジスタのみｔ ｒＭ去できつる舗集偵で低コスト
の不揮発性メモリが得られるという効果がある。
にドレイン（３）、ソース（４）の不純物濃度よりも薄
い一度のｎ形不納物拡散／ｍ （１２）を設けることは
、安定な消去を行うために有功であるっ 以上のように、この発明によれば、従来、基板からの高
゛題圧による高電界によって消去を行っていたのを、ド
レイン又はソースに尚゛電圧を印加することによる尚′
電界にても消去することを可能にしたつで所望のメモリ
トランジスタのみｔ ｒＭ去できつる舗集偵で低コスト
の不揮発性メモリが得られるという効果がある。
第１図は、従来のＭ ｔＵ ＯＢ ｇ造のメモリ部側断
面図、粥２図は、本発明の一実施例でめるＭＮ’Ｏ８構
造のメモリ部側断面図、ｆＪ３．４．５．６゜７．８図
は本発明の他の実施例であるＭＮＯＢｆＪｉ造のメモリ
部側断面図である。 なお図中同一符号は同一、３１−分又は相当部分をボす
。 （１） −Ｎ ＃、シリコン基板、（２）・・・Ｐフェ
ル又Ｔｌ′ｉＰ形シリコン基板、（３）・・・ドレイン
ｎ杉不純物拡散層、（４）・・ソースｎ杉不純物、拡散
１１、（５） メモリグー） 、 （６）・・５ｉｓＮ
４遍、（７）・・・トンネル５１０２遍、（８）絶縁体
、（９）・・・ドレイン側トンネル５ｉＯｚ ４、（１
０）・・メモリゲート直下でトンネル５１０２模直Ｆ以
外のチギンネル内のＰ杉シリコン基板、又けＰフェル、
（１１）・・Ｐ形不納物拡散１−１（１２）・・ｎ杉不
純吻拡散層。 代 理 人 葛 野 信 −第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
面図、粥２図は、本発明の一実施例でめるＭＮ’Ｏ８構
造のメモリ部側断面図、ｆＪ３．４．５．６゜７．８図
は本発明の他の実施例であるＭＮＯＢｆＪｉ造のメモリ
部側断面図である。 なお図中同一符号は同一、３１−分又は相当部分をボす
。 （１） −Ｎ ＃、シリコン基板、（２）・・・Ｐフェ
ル又Ｔｌ′ｉＰ形シリコン基板、（３）・・・ドレイン
ｎ杉不純物拡散層、（４）・・ソースｎ杉不純物、拡散
１１、（５） メモリグー） 、 （６）・・５ｉｓＮ
４遍、（７）・・・トンネル５１０２遍、（８）絶縁体
、（９）・・・ドレイン側トンネル５ｉＯｚ ４、（１
０）・・メモリゲート直下でトンネル５１０２模直Ｆ以
外のチギンネル内のＰ杉シリコン基板、又けＰフェル、
（１１）・・Ｐ形不納物拡散１−１（１２）・・ｎ杉不
純吻拡散層。 代 理 人 葛 野 信 −第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
Claims (1)
- 【特許請求の範囲】 （１）第１４′４形の半導体層と、この半導体ノーの主
商品に互いに所定間隔をおいて形成された嘉２４電形の
粥１および第２半尋体不純ｍＪ−と、前記第１半導体不
純物層の上方を通って第２半導体不純吻ノーの上方に達
するように埋設された第１４電体ノーと、少なくとも第
１４電体層直下内に形成された第１絶縁体層と、少なく
とも前記第１絶縁体噛直ド内に形成された第２絶縁体ノ
ーと金有し、かつ前記第１導電形の半導体層と少、１
くとも前記ｆＪ１、第２半導体不純物層の一方の領域と
上記第１絶縁体ノー間の上記第２絶縁体層をそれぞれキ
ャリアがトンネル現象によって通り抜は得る厚さのトン
ネル絶縁体層として構成し書き込み時にはキャリアが前
記第１４電杉の半導体ノーと、少なくとも上記第１又は
第２半導体不純物層の一方から前記トンネル絶縁体ｉ−
を曲り抜けて前記第１絶縁体層とトンネル絶縁体層（第
２絶縁体層）との境界面近傍のキャリア捕獲中心に圧入
されるようにし、消ｆ１４には、キャリアか上記キャリ
ア捕獲中心よりトンネル絶縁体層を通り抜けて前記第１
又は第２半導体不純勿盾の一方に達するようにし、絖与
出し時には、上記キギリア情遭中心のキャリアの蓄偵の
何無によって変化する前記第１４′屯体ノーのしきい値
峨圧に基つく前記第１半導体４く納物Ｊ−と第２半導体
不純吻層との間の４通の有無によってｃｆ。 理（ｇ号が優られるようにしたことを特徴とする半導体
不揮発性記憶装置ｆ。 （２）第１絶縁体Ｉ−とトンネル絶縁体層が第１（又１
’ｆ第２）半導体不純ｍ層の上方を囲って第２（又はｆ
Ｊｌ）半導体不純物層に達することのないように設けた
ことを特徴とする特許請求の範囲第１項記載の半導体不
ｒ４冗性記ｔＪ！装置っ（３） ’
””’ −−％１導電体増直下でトンネル
絶 縁体層直下以外で第１及び第２半導体不純物層以外の′
第１伝４形の半導体層の主商品に前記半導体発性記憶装
置。 （４）第１、第２半導体不純物層領域間でトンネル絶縁
体層直下の第１伝導形の半導体ノーの主に都に前記ｖＪ
１、第２半導体不純物層よりも不純物ａ度の半導体不揮
発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078828A JPS58194369A (ja) | 1982-05-08 | 1982-05-08 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078828A JPS58194369A (ja) | 1982-05-08 | 1982-05-08 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58194369A true JPS58194369A (ja) | 1983-11-12 |
Family
ID=13672685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078828A Pending JPS58194369A (ja) | 1982-05-08 | 1982-05-08 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58194369A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338954A (en) * | 1991-10-31 | 1994-08-16 | Rohm Co., Ltd. | Semiconductor memory device having an insulating film and a trap film joined in a channel region |
| US5874761A (en) * | 1991-10-30 | 1999-02-23 | Rohm Co., Ltd. | Semiconductor memory device with three-dimensional cluster distribution |
-
1982
- 1982-05-08 JP JP57078828A patent/JPS58194369A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874761A (en) * | 1991-10-30 | 1999-02-23 | Rohm Co., Ltd. | Semiconductor memory device with three-dimensional cluster distribution |
| US5338954A (en) * | 1991-10-31 | 1994-08-16 | Rohm Co., Ltd. | Semiconductor memory device having an insulating film and a trap film joined in a channel region |
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