FR2846464A1 - Point memoire, son procede de programmation et son procede de lecture, et circuit integre incorporant de tels points memoire - Google Patents
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Abstract
Ce point mémoire non volatile programmable électriquement, comprenant un transistor MOS comprenant une couche d'oxyde de grille 14 et dont la grille G est connectée électriquement.Après programmation, la couche d'oxyde 14 est dégradée au moins localement de manière à obtenir, lors de la lecture, une variation du courant délivré par le transistor.
Description
Point mémoire, son procédé de programmation et son procédé de lecture, et
circuit intégré incorporant de tels points mémoire.
L'invention concerne les mémoires non volatiles
programmables électriquement.
Plus particulièrement, l'invention concerne un point mémoire non volatile programmable électriquement, son procédé de 10 programmation, son procédé de lecture, ainsi qu'un circuit intégré
incorporant de tels points mémoire.
De manière conventionnelle, les mémoires non volatiles programmables électriquement sont réalisées soit à base de composants passifs, tels que des résistances en métal ou en polysilicium, des 15 condensateurs, qui sont altérés ou détruits au moyen de sollicitations électriques ou au moyen d'un faisceau laser de sorte que leur comportement soit modifié de manière irréversible, soit à base de transistors à grille flottante, c'est-à-dire de transistor dont la grille n'est pas connectée électriquement, dans lesquels le stockage de 20 charges dans cette grille modifie les caractéristiques électriques du transistor. Par ailleurs, selon une technique classique, les mémoires sont agencées sous la forme d'un circuit intégré comportant un plan mémoire incorporant une pluralité de points mémoire. La tension 25 nominale d'alimentation du circuit intégré, y compris la tension du
plan mémoire se situe à un niveau de l'ordre de 3V.
En ce qui concerne la structure des circuits intégrés, celle-ci tend à évoluer vers une structure améliorée selon laquelle une puce de circuit intégrés comporte un coeur comprenant des transistors MOS 30 ayant une épaisseur d'oxyde de grille relativement faible, relativement rapides et ayant une consommation relativement faible, et des circuits périphériques à base de transistors MOS ayant une épaisseur d'oxyde de grille accrue. Le coeur est alimenté avec une tension de l'ordre de 1,2V, tandis que les circuits périphériques sont alimentés avec une
tension de l'ordre de 3,3V.
Au vu de ce qui précède, un but que se propose d'atteindre l'invention est de fournir un point mémoire à base de composants 5 actifs, utilisables dans une architecture classique d'une Eprom, dont la programmation est totalement irréversible et indétectable optiquement, et pour laquelle la lecture peut être effectuée en utilisant des
potentiels nominaux dans la technologie employée.
Un autre but de l'invention est de fournir un plan mémoire qui 10 soit en outre compatible avec les structures de circuits intégrés améliorées. Ainsi, selon un premier aspect de l'invention, il est proposé un
point mémoire non volatile programmable électriquement comprenant un transistor MOS comprenant une couche d'oxyde de grille et dont la 15 grille est connectée électriquement.
Après programmation, la couche d'oxyde est dégradée au moins localement de manière à obtenir, lors de la lecture, une variation du
courant délivré par le transistor.
Ainsi, alors que dans l'état de la technique on cherche 20 généralement à utiliser des potentiels de telle sorte que l'on évite toute dégradation de l'interface diélectrique du transistor, selon l'invention, on utilise cette dégradation pour engendrer une dérive irréversible des
caractéristiques du transistor.
Ainsi, par exemple, en fonction des conditions de lecture du 25 transistor, cette dégradation engendre une diminution de l'ordre de 20
à 30 % du courant de drain.
Selon un mode de réalisation, le transistor MOS est un transistor à couche d'oxyde de grille mince, également connu sous
l'appellation transistor GOL.
Selon une autre caractéristique de ce point mémoire, la couche d'oxyde de grille est dégradée en fonction de tensions de programmation utilisées. Il est ainsi possible de produire une modification de l'interface d'oxyde du transistor soit locale, soit sur
toute la longueur du canal du transistor.
En particulier, il est possible d'effectuer la dégradation au voisinage de l'une au moins des électrodes de source et de drain du transistor. Selon l'invention, il est également proposé un procédé de programmation d'un point mémoire tel que défini ci-dessus: Ce procédé consiste essentiellement à appliquer des tensions de
programmation sur les électrodes qui sont aptes à provoquer une dégradation au moins locale et irréversible de la couche d'oxyde du transistor telle qu'elle provoque une variation du courant de lecture du 10 transistor.
Selon un mode de mise en oeuvre, au cours de la programmation du transistor, la tension de grille est sensiblement égale à au moins 1,2 volt.
En ce qui concerne le tension entre la source et le drain du 15 transistor, celle-ci peut être égale à environ 3 volts.
Selon l'invention, il est également proposé un procédé de lecture d'un point mémoire tel que défini ci-dessus. Ce procédé consiste essentiellement à appliquer entre le drain et la source une tension comprise entre 0,1 volt et 1,2 volt. La chute du courant 20 engendrée par la dégradation du transistor, qui traduit la programmation de ce dernier et qui dépend des conditions de lecture, peut alors être aisément détectée en utilisant un circuit logique approprié. Enfin, selon un autre aspect de l'invention celle-ci a également 25 pour objet un circuit intégré comprenant un coeur comprenant des transistors MOS ayant une première épaisseur d'oxyde de grille (GO1) et alimentés par une première tension d'alimentation et une périphérie constituée de transistors MOS ayant une deuxième épaisseur d'oxyde de grille (GO2) supérieure à la première épaisseur d'oxyde de gille et 30 alimentés par une deuxième tension d'alimentation supérieure à la
première tension d'alimentation.
Le coeur comprend un plan mémoire comportant des points mémoire tels que définis ci-dessus, lesdits points mémoires étant constitués par des transistors ayant la première épaisseur d'oxyde de grille et étant chacun programmables par application de la deuxième
tension d'alimentation entre des bornes du point mémoire.
Ce circuit comporte en outre des moyens de commande d'écriture adaptés pour appliquer des tensions de programmation aptes 5 à provoquer une dégradation au moins locale de la couche d'oxyde de
grille d'un transistor sélectionné.
Selon une autre caractéristique de ce circuit intégré, celui-ci comporte des moyens pour provoquer l'apparition de dégradations
dans des zones respectives de la couche d'oxyde.
Selon une autre caractéristique de ce circuit intégré, chaque cellule mémoire comporte des moyens pour appliquer un niveau de tension de programmation élevé soit sur le drain soit sur la source du point mémoire de manière à créer des dégradations dans des zones
respectives de la couche d'oxyde.
Selon un mode de réalisation particulier, chaque point mémoire est en outre associé à un autre transistor permettant un réglage de la
tension de drain des transistors non sélectionnés.
Par exemple, la première épaisseur et la deuxième épaisseur de la couche d'oxyde de grille sont respectivement sensiblement égales à 20 2,5nm et 7, Onm. En ce qui concerne les tensions d'alimentations, les première et deuxième tensions d'alimentation sont par exemple respectivement égales à environ 1,2V et 3,3V D'autres buts, caractéristiques et avantages de l'invention
apparaîtront à la lecture de la description qui va suivre, donnée 25 uniquement à titre d'exemple non limitatif, et faite en référence aux
dessins annexés sur lesquels: - la figure 1 illustre très schématiquement la structure d'un transistor MOS conforme à l'invention, dans lequel la couche d'oxyde a été dégradée au cours d'un cycle de programmation; - la figure 2 montre des courbes illustrant la variation du courant de drain 'D' en fonction de la tension de grille VG, engendrée par la dégradation de la couche d'oxyde, pour différentes valeurs de tension de drain VD; la figure 3 est un schéma illustrant la constitution d'un circuit intégré selon l'invention, ainsi que les potentiels appliqués au point mémoire au cours d'une phase de programmation; - la figure 4 illustre le circuit de la figure 3 au cours de la lecture; - la figure 5 illustre une variante de réalisation d'un circuit intégré conforme à l'invention; et - la figure 6 montre un exemple de puce de circuits intégrés pourvue d'un plan mémoire, conforme à l'invention Sur la figure 1, on a représenté de manière schématique l'implantation d'un transistor MOS servant à la réalisation d'un point
mémoire non volatile programmable électriquement.
De manière conventionnelle, ce transistor comporte une région de grille G et des régions de source S et de drain D formées au-dessus 15 d'un substrat 10, dans une zone active du substrat délimité par une
région isolante STI.
Les régions de source et drain S et D délimitent entre elles un canal 12 au-dessus duquel repose la région de grille G. Cette région de
grille est isolée du substrat par une couche d'oxyde de grille 14.
Ce transistor est constitué par un transistor MOS à couche d'oxyde mince, par exemple d'épaisseur égale à environ 2,5nm,
également connu sous l'appellation GOI.
Pour la réalisation d'un point mémoire à partir d'un tel
transistor, on agence le transistor de sorte que sa grille ne soit pas 25 flottante.
Conformément à l'invention, lors de la programmation d'un
point mémoire réalisé à partir du transistor MOS qui vient d'être décrit, on utilise des potentiels permettant d'obtenir une dégradation irréversible de la couche d'oxyde de grille 14 telle qu'elle provoque 30 une variation définitive des caractéristiques du MOS.
Ainsi, lors de la programmation d'un tel transistor MOS, on applique par exemple une tension entre la source et le drain sensiblement égale à environ 3 volts, la tension de grille étant sensiblement égale à au moins 1,2 volt. Comme on le conçoit, ces
niveaux de tension dépendent de l'épaisseur de la couche d'oxyde.
Par exemple, on positionne la source à un potentiel nul et le drain à 3,3 volts, la grille étant positionnée à un potentiel de 1,2 volt. 5 Ainsi, comme visible sur la figure 1, la couche d'oxyde de grille 14 est dégradée dans une zone Z située au voisinage immédiat du drain D. Il serait également possible d'appliquer une tension de 3,3 volts à la source et de positionner le drain à un potentiel nul. Dans ce cas, la
dégradation se situerait au voisinage immédiat de la source.
Comme visible sur la figure 2, une telle programmation engendre, au cours de la lecture du transistor, une modification du courant de drain ID. On voit en effet sur cette figure, sur laquelle les courbes I et I' correspondent à l'évolution du courant de drain en fonction de la tension de grille VG, en l'absence de dégradation, pour 15 des tensions de drain VD égales respectivement à 1,2 volt et à 0,1 volt, et sur laquelle les courbes Il et II' représentent l'évolution du courant de drain après dégradation du transistor, respectivement pour une tension de drain égale à 1,2 volt et pour une tension de drain égale à 0,1 volt, que pour une tension de drain de 1,2 volt, la chute du courant 20 de drain provenant de la dégradation du transistor est de l'ordre de 22 %. De même, pour une tension de drain de 0,1 volt, la chute du
courant ID est de l'ordre de 30 %.
Dès lors, une chute du courant ID, qui peut aisément être
détecté au moyen d'un circuit logique approprié, correspond à une 25 programmation du point mémoire.
Comme indiqué précédemment, le transistor entrant dans la constitution d'un point mémoire conforme à l'invention est de préférence constitué par un transistor de type MOS GO1, c'est-à-dire un transistor à base d'oxyde mince. Un tel transistor est un transistor 30 classiquement utilisé pour la réalisation de fonctions logiques
fonctionnant à tension nominale de l'ordre de 1,2 volt.
On pourrait également envisager l'utilisation d'un transistor de type MOS G02, c'est-à-dire un transistor à base d'oxyde épais, par exemple d'épaisseur égale à environ 7,0 nm, classiquement utilisé pour supporter des hautes tensions (de l'ordre de 3,3 volts) en particulier pour la réalisation d'interfaces d'entrée-sortie. Bien entendu, dans ce cas, on utiliserait des niveaux de tension suffisants pour réaliser une
dégradation dans la couche d'oxyde.
On notera également que, en fonction des potentiels utilisés pour la programmation du transistor, la dégradation engendrée dans la couche d'oxyde 14 peut être soit localisée, soit peut s'étendre selon la
longueur du canal 12, entre la source et le drain.
On va maintenant décrire en référence à la figure 3, la structure 10 générale d'un circuit intégré pourvu de points mémoire selon l'invention. Ce circuit correspond à une matrice de mémoire limitée par
souci de clarté à une capacité de 2X2 points mémoire Pl, P2, P3 et P4.
Comme on le voit sur cette figure, les points mémoire sont 15 agencés sous la forme de lignes et de colonnes.
Un décodeur de lignes 16 et un décodeur de colonnes 18 raccordés à un bus d'adresses 20 permettent la sélection de l'un des
points mémoire.
Un circuit de lecture 22 est prévu pour lire le point mémoire 20 sélectionné. Enfin, un circuit de programmation 24 permet la
programmation d'un point mémoire sélectionné.
Sur cette figure, les potentiels représentés correspondent à une phase de programmation de l'un des points mémoire, à savoir le point
mémoire désigné par la référence P2.
En ce qui concerne le circuit de lecture 22, celui-ci comporte un premier transistor PMOS 26 raccordé à une source d'alimentation de 1,2 volt et dont la grille reçoit une tension de référence VIref, un deuxième transistor NMOS 28 raccordé au premier transistor MOS 26, et dont la grille reçoit une tension de polarisation V3jas. Un troisième 30 transistor NMOS 30, dont la grille est connectée à la source
d'alimentation de 1,2 volt, assure une protection contre des surtensions. Le noeud commun entre les premier et deuxième transistors 26 et 28 délivre un signal d, de lecture d'un point mémoire sélectionné, par l'intermédiaire par exemple d'inverseurs tels que 32.
Le troisième transistor 30 est connecté, par sa source aux colonnes de
la matrice de mémoire.
En ce qui concerne le circuit de programmation 24, celui-ci comporte essentiellement un premier transistor PMOS 34 dont le drain 5 est connecté à une source d'alimentation à tension élevée apte à dégrader les transistors des points mémoire, par exemple une tension de 3,3 volts, et dont la source est raccordée aux colonnes de la matrice. L'application de cette tension de 3,3 volts est pilotée par un étage de commande réalisé à base de transistors PMOS et NMOS aptes 10 à délivrer sur la grille de ce premier transistor 34 une tension basse, inférieure à la tension de seuil, lors de la programmation et un niveau de tension haut en l'absence de programmation, en fonction de données d'entrée de résultant de la combinaison d'une donnée à écrire
et d'un signal de commande de programmation.
Cet étage de commande d'écriture comporte deux branches en parallèle constituées chacune d'un transistor PMOS 36 et d'un transistor NMOS 38 agencés en série. La grille d'un premier transistor NMOS 38 reçoit une donnée d'entrée de, la grille de l'autre transistor
NMOS recevant cette donnée inversée.
Ainsi, un niveau logique haut en entrée de ce circuit de programmation 24 provoque l'application sur les colonnes de la
matrice d'un niveau de tension égal à 3,3 volts.
En ce qui concerne les circuits de décodage de lignes et de colonnes 16 et 18, ceux-ci sont constitués par des étages de type 25 classique, par exemple de structure similaire à l'étage de commande
d'écriture entrant dans la constitution du circuit de programmation 24.
En particulier, en ce qui concerne le circuit de décodage de colonnes 18, celui-ci est raccordé, en sortie, à la grille de deux transistor 40 et 42 disposés en parallèle sur chacune des colonnes, l'un 30 de type NMOS et l'autre de type PMOS. Il est conçu de sorte que la sélection de l'une des colonnes consiste à positionner à un niveau bas la grille du transistor PMOS 42 et positionner à un niveau haut, c'està-dire à un potentiel de 1, 2 volt, la grille du transistor NMOS 40. Au contraire, en ce qui concerne la colonne non sélectionnée, le circuit de décodage 18 positionne à un niveau haut, c'est-à-dire à un potentiel de 3,3 volts la grille du transistor PMOS 42 et à un niveau bas la grille du
transistor NMOS 40.
En ce qui concerne les points mémoire Pi, P2, P3 et P4, ceux5 ci sont chacun formés à partir d'un transistor MOS 10 identique à celui décrit précédemment en référence à la figure 1. Ces transistors sont agencés de sorte que leur drain communique avec l'une des colonnes et que leur grille soit en communication avec un bus de commande d'activation et de désactivation 44 dont le potentiel est positionné à 10 1,2 volt, sous le contrôle d'un signal de commande STDB, lors de l'écriture et lors de la lecture de la mémoire. Chaque point mémoire Pl, P2, P3 et P4 est associé à un transistor NMOS additionnel, tel que 46, dont la grille est en communication avec le circuit de décodage de ligne 16 et dont la source est raccordée à la masse, ces transistors 15 additionnels 46 servant à régler le niveau de tension de la source des transistors non sélectionnés de manière à éviter que les potentiels qui
leur sont appliqués entraînent une dégradation de la couche d'oxyde.
Ainsi, comme on le voit sur la figure 3, la sélection de la colonne à laquelle appartient le point mémoire P2 à programmer et 20 l'application d'une donnée de programmation de d'entrée du circuit de
programmation 24 à un niveau " 1 ", provoque l'application d'une tension de 3,3 volts sur le drain du point mémoire P2. Par ailleurs, l'application d'une tension de 1,2 volt sur la grille du transistor additionnel 46 qui est associé à ce point mémoire P2, provoque le 25 positionnement de la source de ce point mémoire P2 à un potentiel nul.
Enfin, un niveau bas du signal STDB et le niveau de tension consécutif de 1,2 volt sur le bus 44 de commande d'activation et d'inactivation provoque l'application de ce niveau de tension sur la grille du transistor constitutif du point mémoire P2. Les niveau de tension ainsi 30 appliqués sur les électrodes du transistor 10 du point mémoire provoque une dégradation irréversible de la couche d'oxyde telle qu'elle engendre une modification du courant 'D délivré par le
transistor lors d'une phase de lecture ultérieure.
Pour procéder à cette phase de lecture, en se référant à la figure 4, le positionnement à un niveau " 0 " de l'entrée du circuit de programmation 24 entraîne une désactivation de ce circuit. Au contraire, les signaux VIref et VBias sont positionnés à un niveau de 1,2 5 volt entraînant dès lors l'apparition d'un niveau de tension de l'ordre de 0,2 volt sur la colonne à laquelle appartient le point mémoire P2 sélectionné. Ainsi, la tension entre le drain et la source du point mémoire P2 est de 0,2 volt et la tension de grille est de 1,2 volt en raison de la présence d'une telle tension sur le bus 44 de commande 10 d'activation et de désactivation. Il convient alors simplement de détecter le niveau du courant ID pour connaître l'état du point mémoire
(figure 2).
On notera que, de préférence, la lecture s'effectue avec une tension VD faible, c'est-à-dire un niveau de tension pour lequel la 15 chute du courant due à la dégradation de la couche d'oxyde est plus importante. Dans l'exemple de réalisation décrit précédemment, lors de la programmation, on applique au drain du point mémoire P2 une tension haute de 3,3 volts, la source étant positionnée à un potentiel nul. Dès 20 lors, comme indiqué précédemment, la dégradation s'effectue dans une
zone située immédiatement au voisinage du drain.
Il est également possible, selon une variante représentée sur la figure 5, de prévoir un mode de réalisation dans lequel on stockerait deux informations par transistor en appliquant, lors de la 25 programmation, un niveau de tension élevé soit sur le drain, soit sur la source, de manière à créer une dégradation localisée et irréversible de
la couche d'oxyde, soit du côte du drain, soit du côté de la source.
Ainsi, par exemple, une dégradation réalisée du côté du drain correspondrait à une adresse de programmation impaire, tandis qu'une 30 dégradation effectuée du côté de la source correspondrait à une adresse
de programmation paire.
Par rapport au mode de réalisation décrit précédemment en référence à la figure 3, chaque cellule mémoire comporte deux il transistors additionnels T et T' assurant chacun le positionnement du
drain ou de la source à un niveau de tension prédéterminé.
En outre, les moyens d'adressage des points mémoire comportent un premier circuit 46 de décodage de colonnes et un 5 deuxième circuit 48 de décodage de colonnes similaire au circuit de décodage décrit précédemment en référence à la figure 3. Ces circuits de décodage sont destinés au réglage de la tension de la source et du
drain, respectivement, du transistor 10 de chaque point mémoire.
De même, les moyens de décodage de lignes comportent un 10 premier circuit de décodage de lignes 50 et un deuxième circuit de décodage de lignes 52 destinés respectivement au réglage de la tension
de grille des transistors additionnels T et T'.
Les premiers circuits de décodage de colonnes et de lignes 46 et 50 se chargent de l'adressage des sites correspondant aux adresses 15 paires, pour la programmation, et de l'adressage des sites
correspondant aux adresses impaires, pour la lecture.
Au contraire, les deuxièmes circuits de décodage de colonnes et de lignes 48 et 52 se chargent de l'adressage des adresses impaires
pour la programmation, et des adresses paires pour la lecture.
Par ailleurs, comme visible sur la figure 5, on utilise un premier circuit de lecture et un deuxième circuit de lecture, désignés respectivement par les références numériques 54 et 56 pour provoquer la lecture des données stockées dans les adresses paires et impaires, respectivement, et des premier et deuxième circuits de programmation 25 58 et 60, respectivement pour la programmation des adresses paires et impaires. Ainsi, comme on le voit sur la figure 5, pour l'écriture à une adresse impaire, c'est-à-dire pour réaliser une dégradation dans la couche d'oxyde du côté du drain du transistor 10 d'un point mémoire 30 sélectionné, on positionne à un niveau haut l'entrée du circuit d'écriture 60 correspondant, ce qui provoque le positionnement du drain D du point mémoire P2 à une tension de 3,3 volts, sous le contrôle du deuxième circuit de décodage de colonnes 48. De même, le bus de commande d'activation et de désactivation 44 provoque le positionnement de la grille à un potentiel de 1,2 volt. En ce qui concerne la source S, celle- ci est connectée à la masse par l'intermédiaire du deuxième transistor T' piloté par le deuxième circuit de décodage de lignes 52. On obtient ainsi un potentiel de 3,3V 5 sur le drain, un potentiel de 1,2V sur la grille et un potentiel nul sur la source. Au contraire, pour créer une dégradation du côté de la source, c'est-à-dire une programmation à une adresse paire, le premier circuit de décodage de colonne 46 provoque le positionnement de la source S 10 à un niveau de 3,3 volts, le drain D étant raccordé à la masse sous l'action du transistor T piloté par le premier circuit de décodage de
ligne 50.
En ce qui concerne la lecture du point mémoire, celle-ci
s'effectue de manière similaire en utilisant les circuits de lecture 46 et 15 48.
Ainsi, par exemple, pour procéder à la lecture d'une adresse paire, le circuit de lecture correspondant positionne la colonne concernée à un niveau de 0,8 volt, les circuits de décodage de ligne et le bus de commande d'activation et de désactivation se chargeant de 20 positionner les autres électrodes du point mémoire P2 à un niveau permettant une lecture, comme indiqué précédemment en référence à la
figure 3.
On notera également que dans les différents modes de réalisation précédemment envisagés, lors de la programmation, il est 25 possible de procéder à une polarisation négative du substrat, de l'ordre de -1 Volt, de manière à augmenter la vitesse de programmation en
augmentant l'injection de porteurs dans la couche d'oxyde.
En se référant enfin à la figure 6, un plan mémoire P constitué de points mémoire tels que décrits ci-dessus peut être réalisé à partir 30 d'une architecture de circuits intégrés comprenant des circuits en périphérie 62 constitués de transistors MOS de type G02 et alimentés sous une tension d'alimentation de l'ordre de 3,3V et un coeur 64 constitué de transistors MOS de type G01 et alimentés sous une tension d'alimentation de l'ordre de 1,2V. Les points mémoires sont
formés à partir des transistors du coeur. Ainsi, pour la programmation des points mémoire, on applique la tension d'alimentation dédiée à l'alimentation des transistors de la périphérie aux bornes d'un transistor sélectionné. Au contraire lors de la lecture, on utilise la 5 tension d'alimentation dédiée à l'alimentation des transistors du coeur.
Claims (18)
1. Point mémoire non volatile programmable électriquement, comprenant un transistor MOS comprenant une couche d'oxyde de grille (14) et dont la grille (G) est connectée électriquement, caractérisé en ce que, après programmation, la couche d'oxyde (14) est 5 dégradée au moins localement de manière à obtenir, lors de la lecture, une variation du courant (Id) délivré par le transistor
2. Point mémoire selon la revendication 1, caractérisé en ce que le transistor MOS est un transistor à couche d'oxyde de grille
mince (GOI), d'épaisseur sensiblement égale à 2,5 nm.
3. Point mémoire selon l'une des revendications 1 et 2,
caractérisé en ce que la couche d'oxyde de grille (14) est dégradée en
fonction de tensions de programmation utilisées.
4. Point mémoire selon la revendication 3, caractérisé en ce
que la dégradation est réalisée selon toute la longueur du canal (12) du 15 transistor.
5. Point mémoire selon la revendication 3, caractérisé en ce que la dégradation de la couche d'oxyde est réalisée au voisinage de l'une au moins des électrodes (S, D) de source et de drain du transistor.
6. Procédé de programmation d'un point mémoire selon l'une
quelconque des revendications 1 à 5, caractérisé en ce qu'il consiste à appliquer des tensions de programmations sur les électrodes du transistor aptes à provoquer une dégradation au moins locale et irréversible de la couche d'oxyde (14) du transistor telle qu'elle 25 provoque une variation du courant de lecture (Id) du transistor.
7. Procédé selon la revendication 6, caractérisé en ce qu'au cours de la programmation du transistor, la tension de grille est sensiblement égale à au moins 1,2 V.
8. Procédé selon l'une des revendications 6 et 7, caractérisé 30 en ce qu'au cours de la programmation, la tension entre la source et le
drain du transistor est sensiblement égale à environ 3V.
9. Procédé selon l'une quelconque des revendications 6 à 8,
caractérisé en ce que l'on applique en outre une tension sur le substrat
du transistor.
10. Procédé selon la revendication 9, caractérisé en ce que la tension est une tension négative égale à environ - i Volt.
11. Procédé de lecture d'un point mémoire selon l'une
quelconque des revendications 1 à 5, caractérisé en ce qu'il consiste à appliquer entre le drain (D) et la source (S) une tension comprise entre
environ 0,1V et 1,2 V.
12. Circuit intégré comprenant un coeur (64) comprenant des transistors MOS ayant une première épaisseur d'oxyde de grille (GOl) et alimentés par une première tension d'alimentation et une périphérie (62) constituée de transistors MOS ayant une deuxième épaisseur d'oxyde de grille (G02) supérieure à la première épaisseur d'oxyde de 15 gille et alimentés par une deuxième tension d'alimentation supérieure
à la première tension d'alimentation, caractérisé en ce que le coeur comprend un plan mémoire (P) comportant des points mémoire selon l'une quelconque des revendications 1 à 5, les points mémoires étant constitués par des transistors ayant la première épaisseur d'oxyde de 20 grille et étant programmables par application de la deuxième tension
d'alimentation entre des bornes du point mémoire.
13. Circuit intégré selon la revendication 12, caractérisé en ce qu'il comporte des moyens de commande d'écriture (24; 58, 60) adaptés pour appliquer des tensions de programmation aptes à 25 provoquer une dégradation au moins locale de la couche d'oxyde de
grille d'un transistor sélectionné.
14. Circuit intégré selon l'une des revendications 12 et 13,
caractérisé en ce qu'il comporte des moyens pour provoquer l'apparition de dégradations dans des zones (Z) respectives de la 30 couche d'oxyde.
15. Circuit intégré selon la revendication 14, caractérisé en ce qu'il comporte des moyens (54, 56, 58, 60) pour appliquer un niveau de tension de programmation élevé soit sur le drain soit sur la source du point mémoire de manière à créer des dégradations dans des zones
respectives de la couche d'oxyde.
16. Circuit intégré selon l'une quelconque des revendications
12 à 15, caractérisé en ce que chaque point mémoire est en outre 5 associé à un autre transistor (46) permettant un réglage de la tension
de la source des transistors non sélectionnés.
17. Circuit intégré selon l'une quelconque des revendications
12 à 16, caractérisé en ce que la première épaisseur et la deuxième épaisseur de la couche d'oxyde de grille sont respectivement 10 sensiblement égales à 2,5nm et 7,Onm.
18. Circuit intégré selon l'une quelconque des revendications
12 à 17, caractérisé en ce que les première et deuxième tensions
d'alimentation sont respectivement égales à environ 1,2V et 3,3V.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0213497A FR2846464A1 (fr) | 2002-10-29 | 2002-10-29 | Point memoire, son procede de programmation et son procede de lecture, et circuit integre incorporant de tels points memoire |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0213497A FR2846464A1 (fr) | 2002-10-29 | 2002-10-29 | Point memoire, son procede de programmation et son procede de lecture, et circuit integre incorporant de tels points memoire |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2846464A1 true FR2846464A1 (fr) | 2004-04-30 |
Family
ID=32088358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0213497A Pending FR2846464A1 (fr) | 2002-10-29 | 2002-10-29 | Point memoire, son procede de programmation et son procede de lecture, et circuit integre incorporant de tels points memoire |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2846464A1 (fr) |
Cited By (3)
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- 2002-10-29 FR FR0213497A patent/FR2846464A1/fr active Pending
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