CN1365082A - 具有利用超薄介质击穿现象的存储器的智能卡 - Google Patents

Abstract

一种具有利用超薄介质击穿现象的存储器的智能卡,系一种具有改进的不挥发性存储器的智能卡。智能卡可包括一个处理器和存储器。存储器由大量的存储器单元构成。这些半导体存储器单元每一个都有一个在一种超薄介质(如栅氧化层)周围构成的数据存储元件。栅氧化层用于存储信息,其方法是通过给超薄介质加应力使其击穿(软击穿或硬击穿)建立起存储器单元的漏泄电流电平。存储器单元通过感测单元的吸收电流进行读出。一种适合的超薄介质是厚度为50埃或小于50埃的高质量栅氧化层,通常用现有的先进CMOS逻辑工艺可以实现。

Description

具有利用超薄介质击穿现象的存储器的智能卡

                              技术领域

本发明涉及到集成电路智能卡或存储卡，更具体地说，涉及到用不挥发性可编程半导体存储器来保存信息的一种智能卡。不挥发性可编程半导体存储器利用超薄介质，比如说MOS栅介质的击穿现象来保存数字信息。

                              背景技术

集成电路智能卡(也称为IC存储卡)是大小与信用卡一样、包括至少一块具有存储器的集成电路的卡。有些智能卡的长度和宽度与信用卡的长度和宽度一致。这种智能卡的尺寸是由一项国际标准(ISO 7816)规定的，这个标准连同其它规范一起规定了电接触的位置和这些电接触的功能，和集成电路与读出机(自动售货机，付费电话等)之间的通信协议。这里使用的“智能卡”这个词语包括具有存储器的卡，这些卡可以包括也可不包括微处理器，但是这不一定要符合ISO 7816。至少部分存储器可以通过编程来构成一个只读存储器(ROM)以便使卡个性化。使用的存储器品种一般是快闪存储器或电可擦可编程ROM(EEPROM)。

智能卡正在赢得包括电子付款系统在内的各种应用的认可。高级的卡除了其它功能外还可以包括电子“钱包”。这种高级的付款装置除了具有存储器外还具有一个能够运行适当程序的处理器。应该指出的是，本文使用了智能卡或卡等词语来叙述至少具有一块集成电子电路的一种器件，而这种集成电子电路至少有一个存储器，并通常有一个处理器。

使用快闪或者EEPROM存储器的智能卡价格较贵，因为需要特殊的制造工艺来制作快闪或者EEPROM存储器。而且快闪或者EEPROM存储器可以被擦除(或重新编程)而没有什么表示来指出已经进行了重新编程。另外，因为快闪和EEPROM存储器是以浮置栅上的电荷存储为基础的，存储器的稳定性随着时间的加长或遭受应力(无论是机械应力或电场应力)时通过各种机制，比如应力感应的漏泄电流(SILC)，造成电荷漏泄而成问题。

其它种类的智能卡使用反熔丝技术来制作智能卡的存储器。例如，美国专利号5,917,229叙述了这种技术。然而反熔丝的制造技术也比较贵，而且需要特殊的半导体制造工艺。

还有一种智能卡使用光学技术，这种技术用激光将信息写在智能卡上。然而激光智能卡是不理想的，因为这种智能卡的读/写机较贵，大约需要数千美元。

作为背景，不挥发性存储器在去除电源后能够保持所存储的数据，这是许多种计算机和其它电子设备所需要的，或至少是非常期望的。通常的一种不挥发性存储器是可编程只读存储器(“PROM”)，它利用字线和位线的交叉点元件(如熔丝，反熔丝)和俘获电荷器件(如浮置栅雪崩注入金属氧化物半导体(”FAMOS”)晶体管来存储逻辑信息。PROM通常是不可再编程的。

一个例子就是2001年4月10日颁发给Reisinger等人的一项美国专利(专利号：6,215,140)所披露的使用电容中的二氧化硅层的击穿来存储数字数据的一种PROM单元。Reisinger等人披露的基本PROM利用一个氧化物电容和一个结型二极管进行一系列的组合作为交叉点元件。一个完好无损的电容代表逻辑0，一个被电击穿的电容代表逻辑1。二氧化硅层的厚度调节到能够获得所期望的性能规范。二氧化硅的击穿电荷大约是10C/cm²(库仑/cm²)。如果给厚度为10nm的电容介质加上一个10V的电压(获得的场强是10mV/cm)，就会有一个大约1mA/cm²的电流流动。在10V的电压下，就有大量的时间对一个存储器单元进行编程。然而，为了避免在击穿时出现较大的功率损失，将电容介质设计得更薄一些更为有利。例如，电容介质厚度为3到4nm的一个存储器单元结构可在1.5V左右的电压下工作。电容介质在这个电压下还不会击穿，所以1.5V用来读出存储器单元的数据就足够了。数据在比如说5V下存储，在这种情况下，可在1毫秒(ms)时间内对一个存储器单元结构中的一个单元串完成编程。在这种情况下每cm²电容介质的能量损失是50瓦左右(10库仑×5V)。如果所期望的功率损失是0.5瓦左右，需要大约100秒的时间来完成一个一千兆位存储器的编程。如果允许的功率损失更高，完成编程的时间相应地就会更快一些。

有些种类的不挥发性存储器可以反复地编程和擦除，包括通常称为EPROM的可擦除可编程只读存储器和通常称为EEPROM的电可擦可编程只读存储器。EPROM存储器应用紫外光擦除，用各种电压编程；而EEPROM的擦除和编程都是用各种电压来进行。EPROMs和EEPROMs都有适当的结构(通常称为浮置栅)根据上面要存储的数据进行充电和放电。浮置栅上的电荷建立起器件的阈值电压，即V_T，当读出存储器时就检测出这个阈值电压来确定保存的数据。通常的研究工作都是致力于尽量减小这些种类的存储器单元中栅氧化层的应力。

有一种器件称之为金属氮化物氧化物硅(“MNOS”)器件，它的沟道位于源极和漏极之间的硅中，上面覆盖着一个包括有一层二氧化硅层、一层氮化硅层和一层铝层的栅结构。给栅极加上适当的电压脉冲，MNOS器件就可以在V_TH(high)和V_TH(low)这两种阈值电压态之间转换。这种转换使电子被俘获在氧化物—氮化物栅中(V_TH(high))或从氧化物—氮化物栅中被驱赶出来(V_TH(low))。通常的研究工作都是致力于尽量减少这些种类的存储器单元中的栅氧化层的应力。

1977年7月19日颁发给Hoffman等人的一项美国专利(专利号：4,037,243)披露了一种利用栅控二极管的栅存储电荷来存储逻辑0和逻辑1的结击穿存储器单元。电荷通过利用栅控二极管的p-型电极和栅电极之间形成的一个电容存储在栅上。电荷存储通过使用由二氧化硅层和氮化硅层代替二氧化硅构成的一种电容中的复合介质而得到增强。给栅控二极管的电极加上一个擦除电压就使氧化层—氮化层界面充满负电荷，该负电荷在完成擦除操作后仍得到保持。这种负的界面电荷使得栅控二极管即使在去除了擦除电压后也会在一种感应的结模式下工作。在以后读出栅控二极管时，它的沟道呈现出一种场感应结击穿而出现饱和电流流动。场击穿电压低于金相结击穿电压。然而，给栅控二极管的电极加上一个写电压会使二氧化硅/氮化硅界面充满正电荷，这种正电荷在完成写操作后仍得到保持。此后在读出栅控二极管时，因为没有沟道存在，所以不会被击穿。只有一个微弱的电流在流动。检测出的不同电流就指示出不同的逻辑态。

制造各种不挥发性存储器所使用的各种工艺在改进方面总的说来落后于广泛使用的工艺，比如先进的CMOS逻辑工艺。例如，诸如快闪EEPROM器件那样的器件制造工艺比起先进的CMOS逻辑工艺来，需要使用多30％的光刻步骤来制作高压发生电路所需要的各种特殊区域和结构、三阱、浮置栅、ONO层以及这种器件中通常看到的特殊源结和漏结。相应地，制作快闪器件的工艺要比标准的先进CMOS逻辑工艺落后一到两代，而每块圆片的成本要贵30％左右。作为另一个例子，反熔丝的制作工艺一定适合于制造各种反熔丝结构和高压电路，但比起标准的先进CMOS工艺来也落后大约一代。

一般，在制作金属—氧化物—硅(MOS)器件，比如电容和晶体管所使用的二氧化硅层的时候要特别细心。为了确保二氧化硅层在制造过程中和以后的集成电路的正常运行中不至遭受应力，以便获得所期望的器件特性而且这些特性不随时间而变化，这种高度的细心是必要的。1993年8月31日颁发给Kuroda的一项美国专利(专利号：5,241,200)所披露的在制造过程中所采取的细心程度就是一个例子。该专利披露在一项圆片制造工艺中使用一扩散层和一个旁路结构来使字线中的累积电荷放电。避免这种电荷积累保证了不会给栅绝缘膜加上大的电场，从而避免了用字线作为栅极连线的那些晶体管出现特性变化和栅绝缘膜的衰降和击穿。2001年6月19日颁发给Tamura等人的一项美国专利(专利号：6,249,472)所披露的在电路设计中为避免晶体管的二氧化硅层在正常的电路运行中遭受应力所采取的细心程度也是一个例子。Tamura等人披露了在一项体现中一个反熔丝与一个p-沟MOS晶体管串接、在另一项体现中反熔丝与一个n-沟MOS晶体管串接的一种反熔丝电路。虽然反熔丝的制造不需要制造反熔丝电路通常所需要的附加膜制造工艺，但Tamura等人却遇到了另一个问题。当反熔丝被短路引出时，串接的晶体管就暴露在足以击穿晶体管二氧化硅层的高压下。Tamura等人披露了给电路增加另一只晶体管来避免使第一只晶体管暴露于击穿电位下。

                              发明内容

本发明叙述一种利用不挥发性存储器、容易读写、而且数据稳定性好、制造也比较便宜的智能卡。

本发明的内容是：一种智能卡，包括：一个处理器，和一个存储器，其特征是该存储器包括：

(a)一只MOS场效应晶体管，该晶体管具有一个栅极，在栅极下面有一层栅介质，在栅介质和栅极下面有相互隔开并在其间确定出一沟道区的第1和第2掺杂半导体区；

(b)一个MOS数据存储元件，该存储元件有一个导电结构，在导电结构下面有一层超薄介质，在超薄介质和导电结构下面有第1掺杂半导体区，MOS数据存储元件的第1掺杂半导体区与MOS场效应晶体管的第1掺杂半导体区连接在一起；

(c)与MOS场效应晶体管的栅极连接在一起的一段选线；与MOS场效应晶体管的第2掺杂半导体区连接在一起的第一段存取线；

(d)和与MOS数据存储元件的导电结构连接在一起的第2段存取线。

本发明内容智能卡中：每一个MOS数据存储元件有一个反型-允许区位于超薄介质和导电结构的下面与MOS数据存储元件的第1掺杂区邻接。

本发明内容智能卡中：每一个MOS数据存储元件有一个第2掺杂区位于超薄介质和导电结构下面与MOS数据存储元件第1掺杂区集成在一起。

本发明内容智能卡中：MOS场效应晶体管的栅介质和MOS数据存储元件的超薄介质是通过一层共同的超薄栅氧化层形成的。

本发明内容智能卡中：MOS场效应晶体管的栅介质比MOS数据存储元件的超薄介质厚。

本发明另一内容是：一种智能卡，该智能卡包括：一个处理器；其特征是还包括一个具有选择线和存取线的存储器阵列，该存储器阵列具有大量的可编程只读存储器单元，这些存储器单元有一只选择晶体管与两条存取线之间的一个数据存储元件串联在一起，选择晶体管的栅极与其中一条选择线连接在一起，数据存储元件有一层超薄介质用于物理数据存储。

该智能卡中：数据存储元件是一种MOS半晶体管。

该智能卡中：数据存储元件是一种MOS电容。

本发明另一内容是：对于包括有一个可编程只读存储器阵列的一种智能卡进行编程的方法，智能卡的可编程只读存储器阵列包括大量的行线、大量的列线、至少一条源线、和大量的存储器单元位于各自的行线和列线的交叉点，每一个存储器单元有一个MOS场效应晶体管与列线和至少一条源线的一条之间的一个MOS数据存储元件串联在一起，MOS晶体管的栅极与其中一条行线连接在一起，MOS数据存储元件有一层超薄介质用于物理数据存储，这种编程方法包括：

给其中一条被选择的行线加上第一个电压，开启其栅极与选择的行线连在一起的每一个MOS场效应晶体管；

给其中一条被选择的列线加上第二个电压；

和给至少一条源线加上第三个电压；

其中第二个电压和第三个电压使与选择的行线和选择的列线连在一起的存储器单元的超薄介质的两端产生一个足以使超薄介质被击穿的电位差。

该方法中：超薄介质的击穿是一种硬击穿。

该方法中：超薄介质的击穿是一种软击穿。

该方法中：第一个电压是2.5V左右，第二个电压是7V左右，第三个电压是0V左右。

该方法中，第一个电压是7V左右，第二个电压是7V左右，第三个电压是0V左右。

该方法中：第一个电压是2.5V左右，第二个电压是2.5V左右，第三个电压是-4.5V左右。

本发明另一内容是：具有一个可编程只读存储器阵列的一种智能卡，其特征是：智能卡的可编程只读存储器阵列有大量的行线、大量的列线、至少一条共用线，和大量的存储器单元位于存储器中各自的行线和列线的交叉点，每一个存储器单元有一个选择晶体管与位于其中一条列线和至少一条共用线中的一条之间的一个数据存储元件连接在一起，选择晶体管的栅极与其中一条行线连接在一起，数据存储元件有一层超薄介质用于物理数据存储。

该智能卡中：数据存储元件是一种MOS半晶体管。

该智能卡中：数据存储元件是一种MOS电容。

本发明另一内容是：具有存储器的一种集成电路存储卡，其特征是：存储卡的存储器由不挥发性存储器单元构成，每一个存储器单元有一个选择晶体管与一个数据存储元件串联在一起，数据存储元件有一个导电结构，在该导电结构下面有一层超薄介质用于物理数据存储，在超薄介质和导电结构下面有第一掺杂半导体区，所说的选择晶体管的栅极可以通过控制来寻址所说的存储器单元。

该存储卡中：数据存储元件是一种MOS半晶体管。

该存储卡中：数据存储元件是一种MOS电容。

该存储卡中：所说的超薄介质是一种栅氧化层。

所说的栅氧化层厚度小于50埃。

所说的存储器单元通过在所说的导电结构和所说的第一掺杂半导体区之间加一个电压使所说的栅氧化层发生击穿来进行编程。

所说的存储器单元通过在所说的导电结构和所说的第一掺杂半导体区之间加上一个电压的期间由所说的数据存储元件感测一个电流来进行读出。

该存储卡还具有一个输入/输出装置用于访问所说的存储器。

本发明另一内容是：一种智能卡，该智能卡包括：一个存储器，其特征是该存储器包括：

(a)一个MOS场效应晶体管，该晶体管具有一个栅极，栅极下面有一层栅介质，在栅介质和栅极下面具有相互隔开并在其间确定一个沟道区的第一和第二掺杂半导体区：

(b)一个MOS存储元件，该存储元件有一个导电结构，在导电结构下面有一层超薄介质，在超薄介质和导电结构下面有第一掺杂半导体区，MOS存储元件的第一掺杂半导体区与MOS场效应晶体管的第一掺杂半导体区连接在一起；

(c)与MOS场效应晶体管的栅极连在一起的一段选择线；与MOS场效应晶体管的第二掺杂半导体区连在一起的第一段存取线；

(d)和与MOS数据存储元件的导电结构连在一起的第二段存取线。

该智能卡中：每一个MOS数据存储元件有一个反型-允许区位于超薄介质和导电结构的下面与MOS数据存储元件的第一掺杂区邻接。

该智能卡中：每一个MOS数据存储元件有第二个掺杂区位于超薄介质和导电结构下面与MOS数据存储元件的第一个掺杂区集成在一起。

该智能卡中：MOS场效应晶体管的栅介质和MOS数据存储元件的超薄介质是通过一共同的超薄栅氧化层形成的。

该智能卡中：MOS场效应晶体管的栅介质比MOS数据存储元件的超薄介质厚。

                              附图说明图1  根据本发明制作的一个存储器阵列的部分电路示意图。图2  图1示出的一部分存储器阵列的局部布局图。图3  对应于图2的存储器阵列部分的集成电路的断面图。图4  图3的集成电路结构的一个变种结构的断面图。图5  根据本发明制作的另一种存储器阵列的部分电路示意图。图6  图5示出的存储器部分的局部布局图。图7  对应于图6的存储器阵列的部分集成电路结构的断面图。图8  电压值表。图9  电压值表。图10 电压值表。图11 一个实验结构的断面图。

图12  示出一个恒定电压应力对超薄栅氧化层的影响的图。

图13  示出一超薄栅氧化层在衰降过程中各个阶段的电流—电压特性的图。

图14  示出在各种氧化层厚度的n沟场效应晶体管(反型)上以半对数标度测量的63％分布的击穿时间对栅电压的图。

图15  检测到连续击穿事件后测量出的n型器件的电流—电压特性。

图16  一种半导体存储器的示意框图。

图17  根据本发明制作的一种智能卡的示意框图。

                            具体实施方式

本发明叙述利用一种读写容易、数据稳定性好、而且制造成本也比较便宜的不挥发性存储器的一种智能卡。这种智能卡包括至少一个存储器，在一个体现中还包括一个处理器。不挥发性存储器有一些半导体存储器单元构成，存储器单元的数据存储元件制作在一种超薄介质比如说栅氧化层的周围，超薄介质通过加应力达到击穿(软击穿或硬击穿)建立起存储器单元的漏泄电流来存储信息。存储器单元通过感测单元的吸收电流来读出。合适的超薄介质是比如说约50埃厚或50埃厚以下的高质量栅氧化层，通常使用例如现有的先进CMOS逻辑工艺都能制作。这种氧化层通常用淀积、硅有源区的氧化层生长、或者这两种工艺的某种组合来形成。其它合适的介质包括氧化物—氮化物—氧化物复合介质、化合物氧化物等。

在下面的叙述中列举了无数的具体细节为本发明的各种体现提供一个透彻的了解。然而熟悉相关工艺的人都会认识到，本发明在没有一个或多个具体细节的情况下，即采用其它方法、元件、材料等就可以实施。为了避免掩盖本发明的概貌，对于其它情况下的一些熟知的结构、材料，或工作原理在这里就不予示出和详述。

整个说明中提到的“一个体现”或“某一个体现”指的是所述的与该体现相关的一个具体特征、结构或特性至少包括在本发明的一个体现中。因此，整个说明的各处出现的“在一个体现中”或“在某个体现中”等词语不一定指的是同一个体现。而且具体的特征、结构或特性可以在一个或多个体现中以任何合适的方式结合在一起。

首先披露的是智能卡所采用的存储器单元和存储器阵列的详细说明。然后披露的是采用这种存储器单元和存储器阵列的智能卡的说明。

在图1的示意图中示出的是包括多个这种存储器单元的一个存储器阵列100的任意4×4部分的例子。图1示出了16个存储器单元，每一个单元包括一个MOS晶体管和一个MOS半晶体管。位于比如说第1行R₁和第1列C₁交叉点的存储器单元包括一个n-沟MOS晶体管115，它的栅极连接到行线R₁，源极连接到一根源线S₁，漏极连接到一个MOS半晶体管111的一个端。

MOS晶体管115在本说明中也称为选择晶体管，它被用来“选择”一个特定的存储器单元进行编程或者读出。正如下面将要看到的那样，在编程步骤中给选择晶体管115和MOS半晶体管111加上一个大的电压，击穿MOS半晶体管111的栅氧化层。然而，击穿选择晶体管的栅氧化层是不期望的。因此在某些另外的体现中，选择晶体管的栅氧化层可以作得比MOS半晶体管111的栅氧化层要厚一些。另外或者用另一种方法，选择晶体管可以用一个更能抗击穿的一个I/O器件来代替。

半晶体管111的栅极连接到列线C₁。图1中示出的其它存储器单元由以下的半晶体管—晶体管对构成：112和116，113和117，114和118，125和121，126和122，127和123，128和124，131和135，132和136，133和137，134和138，145和141，146和142，147和143，148和144。

MOS半晶体管的工作如下。在编程或读出时，给栅极(它是电容的一个端)加上一个正电压(对于p-型有源区)。栅极起着电容的一个板极的作用并在栅极的下面引起一个n型反型层。这个反型层起着电容的另一个板极的作用，并与源极/漏极一起构成电容的第二个端。

在图1的存储器阵列100中使用半晶体管型数据存储元件是有好处的，因为半晶体管可用许多常规的MOS和CMOS工艺制作而不需要增加任何光刻步骤。当然，如果需要也可用其它种类的超薄介质数据存储元件。例如，电容型数据存储器元件的好处是当在给超薄介质加应力时可在两个方向编程而且阻值较小，但是在某些工艺中可能需要增加额外的光刻步骤。半晶体管型数据存储元件的断面图示于图3，而电容型数据存储元件的断面图示于图4。

虽然只示出了存储器阵列100的一个4×4部分，实际上，当用比如说先进的0.13μm CMOS逻辑工艺制作时，这种存储器阵列可包含大约一千兆位存储器单元，而且随着CMOS逻辑工艺的进一步改进，还可实现更大的存储器。存储器100实际上被组织成一些字节、页面和一些冗余行(未示出)，这可以用任何方式来完成。有许多合适的存储器结构在工艺界是大家所熟知的。

图2示出的是存储器阵列100的一个部分的局部布局图200；图3示出的是一个说明性MOS集成电路300的断面图，图中示出了与图2的布局图相对应的由晶体管—半晶体管对115和111以及121和125构成的存储器单元对的主要结构面貌。图2的布局图适合于采用一种先进的CMOS逻辑工艺。“MOS”这个词语在文字上的意思是金属—氧化物—硅。虽然“M”这个字母表示一种“金属”栅结构，“O”这个字母表示氧化物，但MOS这个词语通常理解为与任何栅材料有关，包括掺杂多晶硅和其它良导体，以及不仅限于二氧化硅的各种不同的栅介质。这个词语在本发明中就是这样用的。例如，介质可以是任何介质，比如氧化物或氮化物，这些介质在施加一段时间的电压时就会出现硬击穿或者软击穿。在有一个体现中，使用了约50埃后的热生长二氧化硅栅介质。

存储器阵列100最好采用一种栅格的形式来布局，在这种布局中，列线如C₁和C₂与行线如R₁，R₂，R₃和R₄以及扩散源线垂直。用一块包括有图形213(图2)的有源区光刻掩模板刻出氧化物隔离结构和有源区比如313(图3)。氧化物隔离结构包括氧化物沟槽302和314(图3)，有源区包括存储器阵列的各种晶体管、半晶体管和扩散源线。位于行线R₁和列线C₁交叉点的MOS半晶体管111和MOS晶体管115，和位于行线R₂和列线C₁交叉点的MOS半晶体管125和MOS晶体管121是以下列方式在p阱有源区313制作而成的。

形成一超薄栅氧化层后淀积和掺杂多晶硅，其光刻采用的是一块栅掩模板，包含有半晶体管111，125的栅极311和301的211，214，221和224图形(以及半晶体管112和126和其它半晶体管的栅极(未示出))，和行线R₁和R₂的R₁和R₂图形(这些图形也起作选择晶体管115，121，116和122以及其它选择晶体管的栅极的作用)。形成各种源区和漏区采用负性轻掺杂漏(“NLDD”)工艺步骤(注入，隔离和n+源/漏注入)，形成n+区306，308和310。308区也是一根扩散源线的一部分。采用一块包含有图形210，215，220和225(图2)的接触掩模板进行光刻形成栅极301和311(图3)和其它栅极(未示出)的接触通孔。金属掩模板包含标有C₁和C₂的虚线图形(图2)，这些虚线图形与多晶硅行线如R₁，R₂，R₃和R₄以及扩散源线垂直。存储器100中的其它晶体管—半晶体管对以同样的方式同时形成。

图4示出的是一个说明性MOS集成电路400的断面图，图中示出了该电路的主要结构面貌。断面图400和图3中的断面图300类似，只是图3中的半晶体管125和111被另一种超薄介质数据存储元件，即电容425和411所取代。位于行线R₁和列线C₁交叉点的电容411是用多晶硅栅311形成的，它的接触是通过使用图形210刻出的金属接触实现的，该电容重叠在栅氧化层312和一个深扩散n+区410上面。同样，位于行线R₂和列线C₁交叉点的MOS电容425是用多晶硅栅301形成的，它的接触是通过用图形215刻出的金属接触实现的，该电容重叠在栅氧化层312和一个深扩散n+区406上面。

N+区406和410的作用是允许电容425和411相对于图3的半晶体管125和111具有阻值非常低的导电态，它依靠一个反型层的建立来传导电流。电容425和411的另一个优点是可通过两个方向的任一个方向流动的电流进行编程。电容406和410的一个缺点是它们一般都需要通过增加一个光刻步骤和/或注入步骤对市面上现有的工艺进行修改。例如，形成n+区406和410的合适技术包括淀积栅多晶硅之前的埋n+注入，或淀积多晶硅和刻蚀后的侧面注入扩散。虽然n+区406和410的扩散看起来要比与它们集成在一起的掺杂区306和310更深一些，但扩散的深度可按需要进行改变。

存储器阵列100的一个变种就是图5所示的存储器阵列500，它示出了有存储器单元组成的一个更大的存储器阵列的一个任意4×4部分，每一个单元包括有一个MOS晶体管和一个MOS半晶体管。位于比如说第1行R₁和第1列C₁交叉点的存储器单元包括有一个n-沟MOS晶体管515，它的栅极连接到行线R₁，它的漏极连接到第1列C₁，它的源极连接到一个MOS半晶体管511的一个端。MOS半晶体管511的栅端连接到一根源线S₁。图1示出的其它存储器单元用以下类似的半晶体管—晶体管对构成：512和516，513和517，514和518，521和525，522和526，523和527，524和528，531和535，532和536，533和537，534和538，541和545，542和546，543和547，544和548。

正如图1的存储器阵列的情况一样，图5的存储器阵列中的MOS半晶体管可用MOS电容来代替。

图6示出存储器阵列500的一部分的局部布局图600。图7示出一个说明性MOS集成电路700的一个断面图，图中示出它的主要结构面貌对应与由图5的布局图中的晶体管—半晶体管对515和511，525和521构成的存储器单元对。图6的布局图适合于采用比如说一种先进的CMOS逻辑工艺。存储器阵列500最好采用一种栅格的形式布局，让列线比如说C₁和C₂与行线比如R₁，R₂，R₃和R₄以及源线如S₁垂直。使用一块包含有图形612，614，622和624(图6)的n+扩散和有源区掩模板光刻出氧化物隔离结构和有源区如710(图7)。氧化物隔离结构包括氧化物沟槽704(图7)，有源区包含存储器阵列的各种晶体管和半晶体管。位于行线R₁和列线C₁交叉点的MOS半晶体管511和MOS晶体管515以及位于行线R₂和列线C₁交叉点的MOS半晶体管521和MOS晶体管525是用以下方式在p阱有源区710中形成的。形成一超薄栅氧化层702后淀积和掺杂多晶硅，制作超薄栅氧化层使用的是一块包含有图形如R₁，S₁和R₂的栅掩模板进行的光刻，这些图形起作选择晶体管515，525，516和526以及半晶体管511，521，512和522的栅极的作用。各种源区和漏区是用负性轻掺杂漏(“NLDD”)工艺步骤(注入，隔离和n+源/漏注入)制作的，形成了n+区712，714，716和718(图7)。使用一块包含有图形610，616，620和626(图6)的接触掩模板光刻出到漏极712和718(图7)和到其它漏极(未示出)的接触孔。一块金属掩模板包括标有C₁和C₂(图6)的图形，用于形成列线如C₁和C₂，列线C₁和C₂与多晶硅行线如R₁，R₂，R₃和R₄以及多晶硅源线如S₁垂直。存储器500中的其它晶体管—半晶体管对用同样的方法同时形成。

现在参照图8示出的说明性电压来叙述存储器阵列100的各种原理。应该理解的是这些电压是说明性的，在不同的应用中或在使用不同的工艺技术时很可能要使用不同的电压。在编程时，存储器阵列100中的各种存储器单元暴露于四种可能的电压组合中的一种之中，这在图8的线条801，802，803和804上示出。读电压在线条805，806，807和808上示出

假定选择的行和列(“SR/SC”)是R₁和C₁，它是对晶体管115和半晶体管111构成的存储器单元进行编程用的。正如801线上所示那样，行线R₁上的电压是2.5V，源线S₁上的电压是0V，足以开启晶体管115并把晶体管115的漏极电压变为0V。列线C₁上的电压是7.0V，它使半晶体管111两端产生一个7V的电位差。半晶体管111中的栅氧化层212是设计成在这个电位差下发生击穿的，它的击穿对存储器单元编程。当半晶体管111击穿时，获得的导电通路有足够的电阻率来阻止晶体管115的栅氧化层212衰降或击穿。作为一个例子，在有些器件中，晶体管115的沟道电阻为10kΩ左右，而被击穿的氧化层的电阻大于100kΩ左右。

假定R₁和C₁是选择的行和列，考虑这种选择对位于一个选择的行和未选择的列(“SR/UC”)的交叉点由晶体管116和半晶体管112所构成的存储器单元的影响。正如802线上所示那样，行线R₁上的电压是2.5V，源线S₁上的电压是0V，足以开启晶体管116并把晶体管115的漏极电压变为0V。然而，列线C₂上的电压是0V，使半晶体管112两端产生一个0V的电位差。存储器单元不编程。

假设R₁和C₁是选择的行和列，考虑这种选择对位于一未选择行和一选择列(“UR/SC”)交叉点由晶体管121和半晶体管125构成的存储器单元的影响。正如803线上所示出的那样，行线R₂上的电压是0V，源线S₁上的电压是0V，所以晶体管121不导通，晶体管121的漏极和半晶体管125之间的节点浮置。列线C₁上的电压是7.0V，它使半晶体管125两端产生一个大约不到4V的电位差。存储器单元不编程，没有任何电流流动的这个不到4V的电位差不足以使半晶体管125或晶体管121的栅氧化层出现损害或衰降。

假定R₁和C₁是选择的行和列，考虑这种选择对位于未选择行和未选择列(“UR/UC”)交叉点由晶体管122和半晶体管126构成的存储器单元的影响。正如804线上所示那样，行线R₂上的电压是0V，源线S₁上的电压是0V，所以晶体管122不导通。列线C₂上的电压也是0V，所以在半晶体管126两端没有电位差。存储器单元不编程。

存储器阵列100的读出方式如下。在选择的行(“SR”)上加上一个2.5V的行读选电压，在选择的列(“SC”)上加上一个1.5V的列读选电压。所有其它未选择的行(“UR”)和所有其它未选择的列(“UC”)设置为0V。假定R₁和C₁是所选择的行和列(“SR/SC”)，由晶体管115和半晶体管111构成的存储器单元已被编程。正如805线所示那样，通过行线R₁给晶体管115的栅极加上一个2.5V的电压(一个读选电压)，通过源线S₁给源极加上一个0V的电压，造成电流从列线C₁被吸收(列线C₁为1.5V)，以表示存储器单元已被编程。如果存储器单元未被编程，就不会有电流流动来指示存储器单元未被编程。

如果交叉点有一个未选择的行或者有一个未选择的列，就不会有电流被存储器单元吸收。正如806线上所示那样，对于一条选择的行线和一条未选择的列线的情况，存储器单元的晶体管栅极加上一个2.5V的电压，但是由于列线上的电压是0V，所以没有电流流动。正如807线上所示那样，对于一条未选择的行线和一条选择的列线的情况，给存储器单元的晶体管栅极加上一个0V的电压。虽然列线上存在1.5V的电压，但是由于晶体管保持关态，所以没有电流流动。正如808线上所示那样，对于一条未选择的行线和一条未选择的列线的情况，存储器单元的晶体管栅极被加上一个0V的电压，而且列线上存在的电压是0V，所以没有电流流动。

现在参照图9和图10所示的电压来分析存储器阵列500的工作。这些电压是说明性的，在不同的应用中或在使用不同的工艺技术时使用的电压有可能不同。还要指出的是，虽然在图8、9和10的表中列出的电压是不一样的，但各种电压后面的原理是一样的，表明了有用电压的范围是很宽的。

首先考虑图9的表中列出的说明性编程电压。在半晶体管具有一层超薄栅氧化层而选择晶体管是一些栅氧化层厚度大于50埃的输入/输出器件的情况下，这些电压是合适的。在编程时，存储器阵列500中的各种存储器单元就暴露在四种可能的电压组合的一种情况下，这在图9的线条901，902，903和904上示出。所有电压组合的一个共同点就是源线S₁上的电压值为0V。

假定选择的行和列(“SR/SC”)是R₁和C₁，它是用来对由晶体管515和半晶体管511构成的存储器单元进行编程用的。正如901线上所示那样，在行线R₁上的电压是7.0V，在列线C₁上的电压是7.0V，这给栅极和漏极加上7.0V的电压，足以开启晶体管515。晶体管515的源极被升到不到7.0V，使晶体管515的两端产生一个轻微的压降，从而使半晶体管511的两端产生一个6.6V的电位差。半晶体管511的栅氧化层712就是设计成在这个电位差下击穿而对存储器单元编程的。当半晶体管511击穿时，获得的导电通路具有足够的电阻率避免晶体管515的栅氧化层712出现衰降或击穿。

假定R₁和C₁是选择的行和列，考虑这种选择对位于一个选择的行和一个未选择的列(“SR/UC”)交叉点由晶体管516和半晶体管512构成的存储器单元的影响。正如902线上所示那样，行线R₁上的电压是7.0V，列线C₁上的电压是0V，这给栅极加上一个7.0V的电压，足以开启晶体管516并使晶体管516的源极电压升到大约等于列线C₂上的电压(该值为0V)。由于半晶体管512两端的电位差是0V，所以存储器单元不编程。

假定R₁和C₁是选择的行和列，考虑这种选择对位于一条未选择的行和一条选择的列(“UR/SC”)交叉点由晶体管525和半晶体管521构成的存储器单元的影响。正如903线上所示那样，行线R₂上的电压是0V，列线C₁上的电压是7.0V，这给栅极加上一个0V的电压，给漏极加上一个7.0V的电压。虽然漏极上的电位和源线S₁上的电位之间有一个7.0V的电压差，而且在晶体管525和半晶体管125之间大致均分，并使半晶体管521的氧化层两端出现一个不到4V的电压，但晶体管525不导通。存储器单元不编程，而且这个没有任何电流流动、不到4V的电位差不足以使半晶体管521或者晶体管525的栅氧化层出现损坏或者衰降。

假定R₁和C₁是选择的行和列，考虑这个选择对位于一条未选择的行和一条未选择的列(“UR/UC”)交叉点由晶体管526和半晶体管522构成的存储器单元的影响。正如904线上所示那样，行线R₂上的电压是0V，漏线C₂上的电压是0V，所以晶体管526不导通。源线S₁上的电压也是0V，所以在半晶体管522的两端不出现电位差。存储器单元不编程。

接下来考虑图10的表中所列出的说明性编程电压。在半晶体管和选择晶体管都具有超薄栅氧化层的情况下这些电压是适合的。在编程时，存储器阵列500中的各个存储器单元就暴露在四种可能的电压组合的一种情况下，这在图10的线条1001，1002，1003和1004上示出。所有电压组合的一个共同点就是源线S₁上的电压值都是-4.5V。

假定选择的行和列(“SR/SC”)是R₁和C₁，这种选择用来对由晶体管515和半晶体管511构成的存储器单元进行编程。正如1001线上所示那样，在行线R₁上的电压是2.5V，在列线C₁上的电压是2.5V，这给栅极和漏极加上一个2.5V的电压，足以开启晶体管515。晶体管515的源极电压被升到2.5V低一点，使晶体管515两端出现轻微的电压降，从而使半晶体管511两端出现一个6.6V的电位差。半晶体管511的栅氧化层712被设计成在这个电位差下击穿、从而实现对存储器单元编程。当半晶体管511击穿时，获得的导电通道具有足够的电阻率来阻止晶体管515的栅氧化层出现衰降或者击穿。

假定R₁和C₁是选择的行和列，考虑这个选择对位于一条选择的行和一条未选择的列(“SR/UC”)交叉点由晶体管516和半晶体管512构成的存储器单元的影响。正如1002线上所示那样，行线R₁上的电压是2.5V，列线C₁上的电压是0V，这给栅极加上一个2.5V的电压，足以开启晶体管516并使晶体管516的源极电压升到大约等于列线C₂上的电压，即0V。由于半晶体管512两端的电位差是4.0V左右，所以存储器单元不编程。

假定R₁和C₁是选择的行和列，考虑这个选择对位于一条未选择的行和一条选择的列(“UR/SC”)交叉点由晶体管525和半晶体管521构成的存储器单元的影响。正如1003线上所示那样，行线R₂上的电压是0V，列线C₁上的电压是2.5V，这给栅极加上一个0V的电压，给漏极加上一个2.5V的电压。虽然漏极上的电位和源线S₁上的电位之间有一个6.5V的差在晶体管525和半晶体管125之间大致均分，并使半晶体管521的氧化层两端出现一个不到4V的电压，但晶体管525不导通。存储器单元不编程，而且这个没有任何电流流动、不到4V的电位差不足以使半晶体管521或晶体管525的栅氧化层出现损坏或者衰降。

假定R₁和C₁是选择的行和列，考虑这种选择对位于一条未选择的行和一条未选择的列(“UR/UC”)交叉点由晶体管526和半晶体管522构成的存储器单元的影响。正如1004线上所示那样，行线R₂上的电压是0V，漏线C₂上的电压是0V，所以晶体管526不导通。由于源线S₁上的电压是-4.5V，在半晶体管522两端出现的电位差不到4V，所以存储器单元不编程，这个没有任何电流流动、不到4V的电位差不足以使半晶体管522或晶体管526的栅氧化层出现损坏或者衰降。

无论用的是图9表中的编程电压还是用的图10表中的编程电压，存储器阵列500都是以下面的方式读出的。在选择的行(“SR”)加上一个2.5V的读选电压，在选择的列(“SC”)加上一个1.5V的列读选电压。所有其它未选择的行(“UR”)和所有其它未选择的列(“UC”)被设置在0V。假定R₁和C₁是选择的行和列(“SR/SC”)并且由晶体管515和半晶体管511构成的存储器单元已被编程。正如905线和1005线所示那样，通过行线R₁给晶体管515的栅极加上一个2.5V的电压(读选电压)并通过列线C₁给漏极加上一个1.5V的电压，使电流从列线C₁被吸收以指示存储器单元已被编程。如果存储器单元未被编程，就不会有电流流动来指示存储器单元未被编程。

如果存储器所在的交叉点具有一条未选择的行或者一条未选择的列，就不会有电流被存储器单元吸收。正如906线和1006线所示那样，对于一条选择的行线和一条未选择的列线的情况，给存储器单元的晶体管的栅极加上2.5V的电压，但列线上存在的电压是0V，所以没有电流流动。正如907线和1007线上所示那样，对于一条未选择的行线和一条选择的列线的情况，存储器单元的晶体管的栅极被加上0V。虽然在列线上存在1.5V，但没有电流流动，因为晶体管保持关态。正如908线和1008线上所示那样，对于一条未选择的行线和一条未选择的列线的情况，存储器单元的晶体管的栅极加的是0V，而且列线上存在的电压是0V，所以没有电流流动。

在阵列100(图1)和500(图5)中所示出的存储器单元以外的文字中对氧化层击穿进行的各种研究表明，击穿超薄栅氧化层的合适电压和建立击穿的合适电压是可控的。当超薄栅氧化层暴露于电压感应的应力时，栅氧化层就出现击穿。虽然导致栅氧化层本征击穿的实际机制还不清楚，但击穿过程是一个通过软击穿(“SBD”)阶段后接着出现硬击穿(“HBD”)阶段的渐进过程。造成击穿的一个原因可认为是氧化物缺陷中心。这些缺陷中心可以单独起作用引起击穿，也可以俘获电荷从而形成局部的高电场和大电流以及正反馈条件导致热逃逸。改进制造工艺可以减少氧化物缺陷，从而减少这种击穿的出现。另一个击穿原因可认为是各种场所的电子和空穴捕获，这种电子和空穴即使在无缺陷的氧化层中也存在，它也会导致热逃逸。

Rasras等人曾进行过一项载流子分离实验。该实验表明，在正栅偏置下，衬底中电子的碰撞电离是衬底空穴电流的主要来源。Mahmoud Rasras，Ingrid De Wold，GuidoGroeseneken，Robin Degraeve，Herman e.Maes，Substrate Hole Current Origin after OxideBreakdown，IEDM 00-537，2000.在包括有沟道反型的一个结构中的超薄氧化层上进行了一项常压应力实验，结果表明软击穿(SDB)和硬击穿(HDB)都可用来保存数据，而且通过控制栅氧化层存储元件受应力的时间可以获得所期望的SDB和HDB击穿程度。图11示出的是实验结构的断面示意图。在图12的图中示出了常压应力对于超薄栅氧化层的影响，图中的x轴是时间(秒)，y轴是电流(安培)，用对数标度表示。图12示出了在常压应力下经软击穿和硬击穿前后测量出的栅极和衬底空穴电流。通过I_g测量，在大约12.5秒的时间里，总电流基本不变而且主要是电子电流。漏泄电流可认为是Fowler-Nordheim(“FN”)隧道效应和应力感应的漏泄电流(“SILC”)造成的。在大约12.5秒处，在测量的衬底空穴电流中观察到一个大的跳变，这是建立起软击穿(”SDB”)的一个信号。虽然从大约12.5秒到大约19秒衬底电流有一些波动，但在这个新的水平上总的电流基本保持不变。在大约19秒处，电子电流和衬底空穴电流都出现了大的跳变，指示出建立起了硬击穿(“HBD”)。图10示出，通过控制栅氧化层存储元件受应力的时间可以获得所期望的SDB和HDB击穿程度。

Sune等人曾研究过超薄二氧化硅膜中的后SBD传导。Jordi Sune，Enrique Miranda，Post Soft Breakdown conduction in SiO2 Gate Oxides，IEDM 00-533，2000。图13示出一超薄栅氧化层在衰降时电流—电压特性(“I-V”)的各个阶段。其中x轴是电压(伏)，y轴是电流(安培)，用对数标度表示。从图13可见，一个宽范围的电压可用来对栅氧化层存储元件进行编程，SDB或HDB可用来在栅氧化层存储元件中存储信息。图中还包括有表明从SDB到HDB演变的几个后击穿I-V特性。在SDB和HDB处以及在这两种极端的中间状况下产生的漏泄电流大小与大约2.5V到6V范围的电压幅度大致成线性关系。

Wu等人曾研究过超薄氧化层的电压加速的电压关系。E.Y. Wu et al.，Voltage-Dependent Voltage-Acceleration of Oxide Breakdown for Ultra-Thin Oxides，IEDM 00-541，2000。图14是在氧化层厚度从2.3nm到5.0nm变化的n沟FETs(反型)用半对数标度测量的63％分布的击穿时间对栅电压的关系图。这些分布总的来讲是一致的和线性的，进一步表明击穿过程是可控的。

Miranda等人在检测到连续击穿事件后测量了氧化层厚度为3nm、面积为6.4×10^-5cm²的nMOSFET器件的I-V特性。Miranda et al.，“Analytic Modeling of LeakageCurrent Through Multiple Breakdown Paths in SiO₂ Films”，IEEE 39^th Annual InternationalReliability Physics Symposium，Orlando，FL，2001，pp 367-379。图15示出了对应于线性区的结果，其中“N”是导电沟道数。这些结果非常线性，表明通路基本上是阻性的。

图1示出的存储器100实际上是包含许多其它大家所熟知的元件的存储器集成电路的一个部分，这些元件有比如说读出放大器、上拉电路、字线放大器、读出放大器、译码器、电压放大器等等。图16示出了一个说明性存储器1600，它包括控制逻辑1602、一个地址锁存器1604、一个高压泵1606、一个Y译码器1608、一个X译码器1610、一个输入/输出缓冲器1612、一个读出放大器1614和一个存储器阵列1616，存储器阵列1616与存储器阵列100或者存储器阵列500相类似。高压泵1606在某些布局中是有用的，比如图8和9的表中所示需要高编程电压(比如7.0V)的布局中。高压只提供给需要的线条上；在图16中，只是在列线即Y线上才需要，正如图8表中所示的布局中所需要那样。由于这些元件以及它们在那些性能参数都很明确的存储器阵列中的应用在工艺界的其它情况下都是大家所熟知的，在这里就不作进一步的叙述。需要指出的是存储器1600只是说明性的，因为必要时可使用许多其它的技术对一个存储器阵列进行寻址，将数据传进和传出一个存储器阵列，提供存储器阵列所需要的各种电压，等等。

采用存储器阵列100的存储器最好采用先进的工艺制作，这种工艺能够制作出n型栅控器件、p型栅控器件或者两种器件都能制作，能够制作足够薄的栅介质，即薄到加一个低于结电压的电压或者加一个现今最厚的氧化层的击穿电压在实际的时间里经受应力而出现SBD或HBD的程度。先进地CMOS逻辑工艺是很有用的，这些工艺在文献中都有叙述。比如说请参见1997年12月23日颁发给Lee等人的一项美国专利(专利号：5,700,729)。有各个制造厂家都可提供使用这种工艺的加工服务，包括位于台湾新竹和加州圣何塞的台湾半导体制造有限公司(“TSMC”)；位于台湾新竹的联合微电子公司(“UMC”)以及位于新加坡和加州圣何塞的特许半导体有限公司。然而，在使用不同光刻技术的许多不同的MOS工艺中，任何一种都可使用，包括但不限于现在普遍采用的0.25μm、0.18μm、0.15μm、和0.13μm技术和未来将要普遍采用的0.10μm和更好的光刻技术。

在本发明中所述的各种存储器单元所使用的所有各种MOS晶体管、MOS半晶体管和MOS电容在多数情况下都是通常的低压逻辑晶体管，这些晶体管都具有超薄栅氧化层，对于0.25μm工艺来讲其厚度为50埃左右，对于0.13μm工艺来讲其厚度为20埃左右。这种超薄栅氧化层两侧的电压在编程时可比V_CC高许多，对于用0.25μm工艺制作的集成电路，V_CC一般是2.5V，对于用0.13μm工艺制作的集成电路，V_CC-般为1.2V。这种超薄氧化层通常能够经受4到5V的电压而不会使晶体管的性能出现明显的衰降。如果电压用在那些使选择晶体管暴露于4V以上的存储器阵列中，图9表中示出的电压就是这种情况，则单元选择晶体管最好用较厚的栅氧化层制作，而半晶体管或电容最好用超薄栅氧化层制作。许多CMOS逻辑工艺都能制作超薄栅氧化层和用于输入/输出(“I/O”)用途的厚氧化层，厚氧化层比如说对于3.3V I/O的集成电路为70埃左右，对于2.5V I/O的集成电路为50埃左右。

前面讨论的原理和结构可用来制作可再编程存储器单元。因此，可再编程存储器单元可用来制作可再编程的存储器阵列。特别是，通过控制半晶体管或电容的超薄介质的击穿程度，在读操作时就可利用存储器单元吸收的电流的大小来指示保存在一个存储器单元中的数据。因此，通过连续增大超薄介质的击穿程度或击穿量就可实现对存储器单元的再编程。

正如前面提到的那样，存储器单元在读出时吸收的电流大小与超薄介质的击穿程度有关。因此存储器单元在硬击穿条件下吸收的电流比起在软击穿条件下吸收的电流来要大。同样，存储器单元在软击穿条件下吸收的电流比起在没有击穿条件下吸收的电流来要大。而且，正如前面所指出的那样，超薄介质可处于几种(或多种)击穿态的任何一种，从无击穿到硬击穿。

举一个例子来进一步说明，对于软击穿条件，电流将在读操作时被吸收。然而，如果存储器单元未编程，超薄介质就没有经历任何击穿应力，所以在读操作时就不会有电流被吸收。在这种情况下，当存储器单元被第一次编程时，从未编程的存储器单元吸收的电流就特别小，也许不到一个皮安(pA)。对于那些经过了第一次编程的存储器单元，一般都经历了第一次软击穿，在读操作时吸收的电流是某一个离散量，也许大于10pA左右。因此，第一次编程后的读操作应该能够区分未编程的存储器单元和已编程的存储器单元，因为未编程的存储器单元吸收的电流特别小(小于1pA)，而已编程的存储器单元吸收的电流大于10pA。应当指出的是吸收的电流在很大程度上取决于存储器单元的几何结构，而上面讨论的例子只是举例而已。因此其它一些电流吸收量完全是可能的。重要的考虑是一个已编程存储器单元和一个未编程存储器单元的电流吸收量是有差别的。这种差别对于电流感测仪器来讲应该是足够的。

通过把超薄介质层经受的应力加大到第二个击穿态，就可以对这种可再编程存储器单元(和构成存储器阵列的单个存储器单元)进行再编程(即第二次编程和以后次数的编程)。这可通过使用一个更高的编程电压或使用同样的编程电压经历更长的时间对那些选择的待编程存储器单元进行编程来实现。虽然两种方法中的任何一种都可使用，但关键的一点是已编程单元中的超薄介质应该经受更大的应力来感应更大程度的击穿。

业已发现，应力电压每增高1V，击穿时间就会减少大约三个数量级。作为一个例子，对于20埃厚的栅氧化层，在4V下的击穿时间约为1秒，而在5V下的击穿时间大约为1毫秒。

从图13可见，在存储器单元被读出时，超薄介质的不同击穿态提供不同的电流特性。在图13的例子中，从软击穿到硬击穿可区分出五个不同的击穿态。对于一个处于第一个软击穿态的存储器单元，如果使用比如2V的读出电压，存储器单元吸收的电流量从5纳安(nA)开始变化。这从图13中的参考号1301可以看出。而且，在第二个击穿态和2V的读出电压下，存储器单元吸收的电流大约为15nA。这可从参考号1303看出。再往前，在第三个击穿态下，存储器单元吸收的电流大约为1微安，如参考号1305所示。在第4个击穿态下，存储器单元吸收的电流为5微安左右，如参考号1307所示。最后在第5个击穿态(硬击穿)下，存储器单元吸收的电流为0.5毫安左右，如参考号1309所示。虽然图13示出了5个击穿态，但为了增加再编程的潜在次数，在编程过程中最好使用较少的击穿态或更多的离散击穿态。限制大数量的再编程次数的主要因数在于是否能够制作出能够区分一个存储器单元吸收的各个电流大小的电流感测电路。

因此，总起来讲，每一个存储器单元可以编程到许多个击穿态中的一种状态。在再编程的时候，各个存储器单元被编程到一些存储器单元吸收的电流越来越大的击穿态。电流由读出放大器1614读出以确定一个存储器单元是否已被编程。凡是吸收的电流不大于某一个预定的临界值(随存储器单元再编程的次数而不同)的单元就被判定为处于一种数据态，凡是吸收的电流大于一个预定的临界值的单元就表现为另一种存储态。

叙述了存储器单元和存储器阵列后，下面叙述采用这种存储器(不管是可再编程的还是不可再编程的)的一种智能卡。具体地讲，转到图17，就可以看到根据本发明制作的一个智能卡1701。智能卡1701包括存储器1703、处理器1705、输入/输出(I/O)1707和通信总线1709。智能卡除了前面所述的那种存储器1703外采用的是常规设计。存储器1703是使用标准CMOS逻辑工艺制作的不挥发性存储器。1707用来实现与一个智能卡读出机(未示出)的接口。处理器1705与存储器1703一起工作执行必要的操作与智能卡读出机进行对话。在另一个体现中，智能卡1701不包括处理器1705。这些种类的卡称为存储卡或IC存储卡。

本发明的智能卡的好处在于几个方面的原因。第一，制作智能卡存储器的成本比起以前的工艺方法来要低得多。这是因为上述存储器可用标准逻辑工艺制作。第二，因为数据是作为栅氧化层的物理特性保存的，所以不会有像快闪或EEPROM存储器那样的电流漏泄。因此，数据可靠性和数据保持性得到增强。而且，智能卡上保存的数据的完整性也得到增强。

这里对于本发明及其应用的叙述只是说明性的，并不是为了限制发明的范围。这里披露的体现出现一些变动和修改都是可能的，这些体现中的各种元件的等效元件和实用的替换元件对于那些在工艺界具有普通技能的人都是了解的。例如，各个例子中举出的各种电压只是说明性的，因为在一个电压范围对于确切的电压选择是有差别的，而且这些电压不管怎么说与器件特性是有关的。在叙述存储器中常用的各种线条时使用了行线、列线和源线等词语，但有些存储器可有其它的称谓。总的说来，行线可看成是一种具体的选线，列线和源线可看成是具体的存取线。对这里披露的体现作出这些和其它一些变动和修改不会偏离本发明的范围和精神。

Claims (30)

1.一种智能卡，包括：一个处理器，和一个存储器，其特征是该存储器包括：

(a)一只MOS场效应晶体管，该晶体管具有一个栅极，在栅极下面有一层栅介质，在栅介质和栅极下面有相互隔开并在其间确定出一沟道区的第1和第2掺杂半导体区；

(b)一个MOS数据存储元件，该存储元件有一个导电结构，在导电结构下面有一层超薄介质，在超薄介质和导电结构下面有第1掺杂半导体区，MOS数据存储元件的第1掺杂半导体区与MOS场效应晶体管的第1掺杂半导体区连接在一起；

(c)与MOS场效应晶体管的栅极连接在一起的一段选线；与MOS场效应晶体管的第2掺杂半导体区连接在一起的第一段存取线；

(d)和与MOS数据存储元件的导电结构连接在一起的第2段存取线。

2.按权利要求1所述的智能卡，其特征是：每一个MOS数据存储元件有一个反型-允许区位于超薄介质和导电结构的下面与MOS数据存储元件的第1掺杂区邻接。

3.按权利要求1所述的智能卡，其特征是：每一个MOS数据存储元件有一个第2掺杂区位于超薄介质和导电结构下面与MOS数据存储元件第1掺杂区集成在一起。

4.按权利要求1所述的智能卡，其特征是：MOS场效应晶体管的栅介质和MOS数据存储元件的超薄介质是通过一层共同的超薄栅氧化层形成的。

5.按权利要求1所述的智能卡，其特征是：MOS场效应晶体管的栅介质比MOS数据存储元件的超薄介质厚。

6.一种智能卡，该智能卡包括：一个处理器；其特征是：还包括一个具有选择线和存取线的存储器阵列，该存储器阵列具有大量的可编程只读存储器单元，这些存储器单元有一只选择晶体管与两条存取线之间的一个数据存储元件串联在一起，选择晶体管的栅极与其中一条选择线连接在一起，数据存储元件有一层超薄介质用于物理数据存储。

7.按权利要求6所述的智能卡，其特征是：数据存储元件是一种MOS半晶体管。

8.按权利要求6所述的智能卡，其特征是：数据存储元件是一种MOS电容。

9.对于包括有一个可编程只读存储器阵列的一种智能卡进行编程的方法，其特征是：智能卡的可编程只读存储器阵列包括大量的行线、大量的列线、至少一条源线、和大量的存储器单元位于各自的行线和列线的交叉点，每一个存储器单元有一个MOS场效应晶体管与列线和至少一条源线的一条之间的一个MOS数据存储元件串联在一起，MOS晶体管的栅极与其中一条行线连接在一起，MOS数据存储元件有一层超薄介质用于物理数据存储，这种编程方法包括：

给其中一条被选择的行线加上第一个电压，开启其栅极与选择的行线连在一起的每一个MOS场效应晶体管；

给其中一条被选择的列线加上第二个电压；

和给至少一条源线加上第三个电压；

其中第二个电压和第三个电压使与选择的行线和选择的列线连在一起的存储器单元的超薄介质的两端产生一个足以使超薄介质被击穿的电位差。

10.按权利要求9所述智能卡进行编程的方法，其特征是：超薄介质的击穿是一种硬击穿。

11.按权利要求9所述智能卡进行编程的方法，其特征是：超薄介质的击穿是一种软击穿。

12.按权利要求9所述智能卡进行编程的方法，其特征是：第一个电压是2.5V左右，第二个电压是7V左右，第三个电压是0V左右。

13.按权利要求9所述智能卡进行编程的方法，其特征是：第一个电压是7V左右，第二个电压是7V左右，第三个电压是0V左右。

14.按权利要求9所述智能卡进行编程的方法，其特征是：第一个电压是2.5V左右，第二个电压是2.5V左右，第三个电压是-4.5V左右。

15.具有一个可编程只读存储器阵列的一种智能卡，其特征是：智能卡的可编程只读存储器阵列有大量的行线、大量的列线、至少一条共用线，和大量的存储器单元位于存储器中各自的行线和列线的交叉点，每一个存储器单元有一个选择晶体管与位于其中一条列线和至少一条共用线中的一条之间的一个数据存储元件连接在一起，选择晶体管的栅极与其中一条行线连接在一起，数据存储元件有一层超薄介质用于物理数据存储。

16.按权利要求15所述的智能卡，其特征是：数据存储元件是一种MOS半晶体管。

17.按权利要求15所述的智能卡，其特征是：数据存储元件是一种MOS电容。

18.具有存储器的一种集成电路存储卡，其特征是：存储卡的存储器由不挥发性存储器单元构成，每一个存储器单元有一个选择晶体管与一个数据存储元件串联在一起，数据存储元件有一个导电结构，在该导电结构下面有一层超薄介质用于物理数据存储，在超薄介质和导电结构下面有第一掺杂半导体区，所说的选择晶体管的栅极可以通过控制来寻址所说的存储器单元。

19.按权利要求18所述的存储卡，其特征是：数据存储元件是一种MOS半晶体管。

20.按权利要求18所述的存储卡，其特征是：数据存储元件是一种MOS电容。

21.按权利要求18所述的存储卡，其特征是：所说的超薄介质是一种栅氧化层。

22.按权利要求21所述的存储卡，其特征是：所说的栅氧化层厚度小于50埃。

23.按权利要求21所述的存储卡，其特征是：所说的存储器单元通过在所说的导电结构和所说的第一掺杂半导体区之间加一个电压使所说的栅氧化层发生击穿来进行编程。

24.按权利要求23所述的存储卡，其特征是：所说的存储器单元通过在所说的导电结构和所说的第一掺杂半导体区之间加上一个电压的期间由所说的数据存储元件感测一个电流来进行读出。

25.按权利要求18所述的存储卡，其特征是：还具有一个输入/输出装置用于访问所说的存储器。

26.一种智能卡，该智能卡包括：一个存储器，其特征是该存储器包括：

(a)一个MOS场效应晶体管，该晶体管具有一个栅极，栅极下面有一层栅介质，在栅介质和栅极下面具有相互隔开并在其间确定一个沟道区的第一和第二掺杂半导体区；

(b)一个MOS存储元件，该存储元件有一个导电结构，在导电结构下面有一层超薄介质，在超薄介质和导电结构下面有第一掺杂半导体区，MOS存储元件的第一掺杂半导体区与MOS场效应晶体管的第一掺杂半导体区连接在一起；

(c)与MOS场效应晶体管的栅极连在一起的一段选择线；与MOS场效应晶体管的第二掺杂半导体区连在一起的第一段存取线；

(d)和与MOS数据存储元件的导电结构连在一起的第二段存取线。

27.按权利要求26所述的智能卡，其特征是：每一个MOS数据存储元件有一个反型-允许区位于超薄介质和导电结构的下面与MOS数据存储元件的第一掺杂区邻接。

28.按权利要求26所述的智能卡，其特征是：每一个MOS数据存储元件有第二个掺杂区位于超薄介质和导电结构下面与MOS数据存储元件的第一个掺杂区集成在一起。

29.按权利要求26所述的智能卡，其特征是：MOS场效应晶体管的栅介质和MOS数据存储元件的超薄介质是通过一共同的超薄栅氧化层形成的。

30.按权利要求26所述的智能卡，其特征是：MOS场效应晶体管的栅介质比MOS数据存储元件的超薄介质厚。

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