EP1364409A2 - Verfahren zum herstellen von metallischen bitleitungen für speicherzellenarrays, verfahren zum herstellen von speicherzellenarrays und speicherzellenarray - Google Patents

Verfahren zum herstellen von metallischen bitleitungen für speicherzellenarrays, verfahren zum herstellen von speicherzellenarrays und speicherzellenarray

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Publication number
EP1364409A2
EP1364409A2 EP02757712A EP02757712A EP1364409A2 EP 1364409 A2 EP1364409 A2 EP 1364409A2 EP 02757712 A EP02757712 A EP 02757712A EP 02757712 A EP02757712 A EP 02757712A EP 1364409 A2 EP1364409 A2 EP 1364409A2
Authority
EP
European Patent Office
Prior art keywords
layer
memory cell
gate
cell array
word lines
Prior art date
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Withdrawn
Application number
EP02757712A
Other languages
English (en)
French (fr)
Inventor
Ronald Kakoschke
Josef Willer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1364409A2 publication Critical patent/EP1364409A2/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to methods of metallic bit lines for memory cell arrays, methods for producing memory cell arrays which have such metallic bit lines, and to memory cell arrays produced thereby.
  • the present invention relates to methods and devices which are suitable for planar EEPROMs for so-called “stand-alone” applications and for so-called “embedded” applications.
  • SONOS silicon-oxide-nitride-oxide-silicon
  • bit lines designed as diffusion areas become increasingly high-resistance with decreasing structure size, since the diffusion depth must also be scaled in order to counteract the risk of a punch-through between adjacent bit lines.
  • the problem here is that higher-impedance bit lines only allow smaller cell blocks, so that the degree of utilization decreases here and the advantage of the smaller memory cells, which are purchased as a result of greater process expenditure, disappears.
  • the object of the present invention is to provide methods and devices which allow the implementation of very compact memory cells even in larger cell blocks.
  • This task is accomplished through a method of manufacturing
  • the present invention provides methods for fabricating bit lines for a memory cell array, comprising the following steps:
  • the metallizations being insulated from the gate region layer by the insulating spacer layers.
  • the inventive method for producing a memory cell array has the following steps:
  • word lines which are substantially perpendicular to the bit lines and which are each connected to a plurality of gate regions, the gate regions being produced when the word lines are generated by appropriately structuring the remaining parts of the gate region layer.
  • the metallic bit lines are produced by performing a Ti or co-silicide process on the exposed substrate regions which have previously been subjected to a source / drain implantation, which can also be referred to as a bit line implantation.
  • a source / drain implantation which can also be referred to as a bit line implantation.
  • the later gate structures are preferably provided with a hard mask, which preferably consists of nitride.
  • the regions subjected to the source / drain implantation serve as the source / drain regions of the memory transistors, the siliconization of these regions serving as a metallic bit line.
  • the gate areas or gate structures that In the method according to the invention, they are initially designed as strips running along the bit line. When the word lines are generated, they are etched, preferably by dry etching, in relation to them.
  • peripheral transistors can also be produced in areas outside the memory cell array using the method according to the invention.
  • both peripheral transistors with so-called
  • Single work function gates in which all polycrystalline gate areas are of a doping type, and also with so-called dual work function gates, in which the doping type of the polycrystalline gate area is based on the channel type, i.e. H. is adapted to the doping type of the source-drain regions can be realized.
  • a memory cell array according to the invention comprises the following features:
  • Word lines which are arranged in a first direction with respect to the memory cell array and are electrically conductively connected to gate regions of the memory cells;
  • Bit lines that run in a second direction substantially perpendicular to the first direction between the memory cells
  • bit lines are formed by metallic structures generated directly on source / drain regions of the memory cells, and wherein isolation means are provided between the metallic structures of the bit lines and the gate regions of the memory cells.
  • the present invention thus creates methods for producing memory cell arrays with metallic bit lines that are self-aligned to gate structures, and memory cell arrays with such bit lines. Furthermore, according to the invention, self-aligned gate structures are produced for metallic word lines.
  • the present invention also enables advantageous integration in terms of process technology with regard to a parallelization of memory cell array and peripheral circuit structures.
  • the present invention enables large cell blocks with minimal periphery and thus high cell efficiency by producing metallic or metallized bit lines and furthermore by producing metallic or metallized word lines.
  • the bit lines can be made so narrow that a cell area of 4F 2 can be realized, where F indicates the line width possible with a lithography technique used, line widths of 140 n being achieved with current lithography technologies.
  • the bit line level and the word line level can be used as a metallic wiring level.
  • the method according to the invention can also be combined with both the single work function technology and the dual work function technology.
  • 1 shows a plan view of a section of a memory cell array
  • 2 shows a schematic cross-sectional view of a layer sequence in an initial stage of the method according to the invention
  • FIG. 3 shows a schematic plan view of a substrate section with bit line recess regions
  • 4a to 4c are schematic cross-sectional views for explaining a first exemplary embodiment of the method according to the invention for producing a memory cell array
  • FIG. 5 shows a schematic cross-sectional view of an intermediate stage in the production of a peripheral transistor according to the first exemplary embodiment
  • 6a and 6b are schematic cross-sectional views of an advanced manufacturing stage to illustrate the course of word and bit
  • FIG. 7 is a schematic cross-sectional view of an advanced manufacturing stage with respect to a peripheral transistor according to the first embodiment
  • FIGS. 6a and 6b are schematic cross-sectional views corresponding to FIGS. 6a and 6b for a second exemplary embodiment of a method according to the invention for producing a memory cell array;
  • FIG. 9 shows a schematic cross-sectional view corresponding to FIG. 7 for the second exemplary embodiment
  • 10a and 10b are schematic cross-sectional views for explaining the generation of metallic word lines in the second exemplary embodiment.
  • FIG. 11 is a schematic cross-sectional view for illustrating a peripheral transistor produced according to the second exemplary embodiment.
  • FIG. 1 schematically shows sections of two word lines 2 which run perpendicular to bit lines 4, so that the word lines 2 form a grid structure together with the bit lines 4.
  • the dashed lines represent the metallic bit lines 4 according to the invention, while the solid lines 8 represent the source / drain implantation region on which the metallic bit lines are formed.
  • respective memory cells 6 are arranged below the word lines 2 between the bit lines 4.
  • the gate areas are located under the word lines, while the diffusion areas or source / drain implantations arranged under the bit lines define the source / drain areas of a respective cell.
  • the metallic bit lines, and also the word lines are preferably formed using a siliconization.
  • a siliconization Such methods are known as siliciding, in which a suitable metal, for example cobalt, titanium, alloys thereof, or also nickel or tungsten, is first applied to silicon, whereupon one Temperature treatment is carried out. The temperature treatment causes a chemical reaction between the applied metal and the silicon, whereby a silicide layer is generated on the silicon. This generation of a metallic silicide layer on silicon is referred to as siliciding.
  • a so-called polycide method for generating the word lines of the memory cell array and for generating the gate Structures of the peripheral transistors used.
  • Polycide processes are understood to mean those processes in which an entire polycrystalline silicon layer is first applied or deposited, whereupon a WSi layer is deposited as an alloy over the entire surface of the polycrystalline silicon layer. Subsequently, a hard mask, preferably made of nitride, is generally applied to the WSi layer. The hard mask is subsequently structured using phototechnical processes, whereupon the WSi layer and the underlying polycrystalline silicon are etched in order to produce the desired structures.
  • tungsten nitride layer is first applied to a polycrystalline silicon layer and then a tungsten layer.
  • the tungsten nitride layer acts as a diffusion barrier, so that no tungsten silicide, ie no alloy, is created, but rather a correspondingly low-resistance, pure metal structure.
  • DJ C ⁇ ⁇ 0 ⁇ O ⁇ • ⁇ DJ d H ⁇ - ⁇ C ⁇ ⁇ ⁇ - rt ⁇ ⁇ ⁇ - ⁇ j ⁇ ⁇ d «N 1 H 00 er O ⁇ li - li ⁇ ? d DJ Hi ⁇ d ⁇ - s: C ⁇ DJ 0- H d iQ ⁇ - ⁇ - 0 d ⁇ Hl
  • CMP chemical mechanical polishing
  • the p- and n-wells for the later CMOS area in the periphery of the memory cell array and the wells for the memory cells are produced by masked boron and phosphorus implantation and subsequent healing , The scatter oxide is then removed.
  • a polysilicon layer serving as a gate region layer is first deposited onto this structure, on which in turn a nitride layer is deposited.
  • a schematic cross-sectional view of a section of the resulting layer sequence in the memory cell area is shown in FIG. 2.
  • a transistor trough 12 is formed in a silicon substrate 10.
  • the described ONO triple layer 20, which consists of lower oxide layer 14, nitride layer 16 and upper oxide layer 18, is formed on transistor well 12. Outside the memory cell area, this ONO triple layer is replaced by a gate oxide.
  • a polycrystalline layer 22, for example with a thickness of 100 nm, is formed on the ONO triple layer 20.
  • a photo technique is carried out in order to produce elongate recesses 26 in the nitride layer 24, which run along the bit lines to be produced later, as shown in FIG. 3. These recesses 26 further define strips 28 along the later bit lines, which contribute to the definition of the later gate structures.
  • the lacquer used in the phototechnology is stripped, whereupon the polycrystalline one
  • bit line recesses 30 are formed in the nitride layer 24 and the polycrystalline layer 22, is shown in FIG. 4a.
  • strip-shaped gate regions 34 are produced in the same, which extend along the later bit lines.
  • This implantation is optional. In the case of n-channel memory transistors, this is preferably a boron implantation with a concentration of, for example, 1 ⁇ 10 14 crrf 3 .
  • the implantations 32 serve, on the one hand, to generate a hard pn junction with the bit line implantations or source-drain implantations, which are produced later. On the other hand, the generation of the doped regions 32 results in under-scattering under the gate edge and thus penetration under the channel, so that an increased punch strength can be achieved thereby.
  • Such an implantation 32 is particularly advantageous when 2-bit memory cells such as they are described, for example, in the Boaz Eitan document described above, are to be realized.
  • insulating spacer layers 36 are produced on the side surfaces of the strip-shaped polycrystalline regions 34 and the parts of the nitride layer 24 arranged thereon using known methods.
  • Source / drain implantations are formed through the openings in the ONO three-layer structure 20, in the case of n-channel memory transistors preferably by implantation with arsenic, a doping concentration of 3 ⁇ 10 15 cm 3.
  • the source / drain implantations 38 run along the later ones Bit lines and can therefore also be referred to as bit line implantations.
  • the entire ONO three-layer structure 20 does not have to be removed, but that the implantation can be carried out, for example, through the lower oxide layer 14, which then serves as a scattering oxide.
  • the implantation is carried out through the lower oxide layer 14, this must subsequently be removed in order to to expose the upper surface of the substrate 12 in the region in which the source / drain implantation was carried out and in which the metallic bit lines are to be formed.
  • a metal is deposited for a self-aligned siliconization, preferably Ti, Co or alloys thereof. This is followed by the tempering required for siliconization and then the removal of the non-siliconized material.
  • the metallizations 40 shown in FIG. 4b are generated on the source / drain implantations 38, which represent the metallic bit lines 40.
  • the remaining spaces are then filled with an insulating material 42, preferably using an oxide deposition (TEOS).
  • TEOS oxide deposition
  • the resulting surface is then subjected to planarization, for example using reactive ion etching or preferably a CMP technique, in which case the very hard nitride layer can serve as a mechanical grinding stop.
  • the resulting structure is shown schematically in cross section in Fig. 4b.
  • the nitride still present on the strip-shaped gate region 34 which is denoted by the reference symbol 44 in FIG. 4b, is first removed by wet chemistry, for which purpose hot phosphoric acid is preferably used.
  • a layer structure composed of a second polycrystalline layer 46, a metallic layer 48 and a hard mask 50, preferably nitride is produced on the resulting structure.
  • the second polycrystalline layer 46 is formed by deposition, while the metallic layer 48 is formed by deposition of WSi.
  • a layer sequence of polycrystalline silicon, tungsten nitride and tungsten can be produced here, as was explained above.
  • the nitride layer 50 is generated as a hard mask by a deposition.
  • the layer structure resulting in the peripheral region from the method steps described above is shown in FIG. 5, the ONO three-layer structure 20 being replaced by a gate oxide layer 52 in the peripheral region, as described above.
  • a photo technique is subsequently carried out in order to structure the word lines within the cell array and the gate regions in the hard mask 50 in the periphery.
  • the word line structure consisting of first polycrystalline layer 22, second polycrystalline layer 46 and metal layer 48 is then etched with high selectivity to oxide.
  • An optional anti-punch implantation is then carried out between the word lines, for example using a suitable photo technique.
  • FIG. 6a A sectional view of the resulting structure defined by arrows A in FIG. 4c is shown in FIG. 6a, while a sectional view defined by arrows B is shown in FIG. 6b. 6a, the above-mentioned anti-punch implantations are designated by the reference symbol 54.
  • FIG. 7 shows a gate stack of such a transistor gate consisting of first polycrystalline layer 22, second poly ⁇ crystalline layer 46, metallic layer 48 and remaining hard mask layer 50 is shown.
  • Vu II t ⁇ ⁇ ⁇ DJ d O ⁇ OH ⁇ j O ⁇ 0 ⁇ - 0- ⁇ O t ⁇ 0 a - d rt ⁇ rt O o ⁇ ⁇ ⁇ - ⁇ - ⁇ DJ 0 d vQ ⁇ - zd C ⁇ iQ ⁇ d 0 1 DJ d ⁇ er a ⁇ ⁇ • • ⁇ ⁇ • - er 2 d 0- D ⁇ rt d J 2 rt ⁇
  • the reoxidation is preferably carried out before the LDD implantation, so that an oxide produced thereby over the source / drain regions can serve as scatter oxide for the LDD implantation.
  • Anisotropic etching processes remove the oxide generated on the horizontal surfaces during reoxidation.
  • nitride spacer layers 62 are produced on the oxide layers 60, whereupon further oxide spacer layers 64 are applied to the lateral surfaces, see FIG. 11, which lead to a complete filling 66 of the word line interstices in the memory cell region.
  • the design of the spacer layers or the choice of material thereof depends on the dielectric strength of the peripheral transistors to be produced.
  • the outer oxide spacer layers 64 are in turn preferably produced by a conformal oxide deposition (from TEOS), whereupon the oxide deposited on horizontal surfaces is subsequently removed by anisotropic etching. With this etching, the remaining parts of the hard mask 56 are simultaneously removed, so that the remaining areas of the second polycrystalline layer 46 are exposed.
  • a conformal oxide deposition from TEOS
  • anisotropic etching With this etching, the remaining parts of the hard mask 56 are simultaneously removed, so that the remaining areas of the second polycrystalline layer 46 are exposed.
  • a salicide process is subsequently carried out in order to provide both the word lines in the memory cell area and the gate stacks in the peripheral area with a metallization layer 70.
  • a metal, Ti, Co or alloys thereof is first applied over the entire surface, whereupon an annealing step is carried out in order to produce the silicide layers 70.
  • silicide layers 72 are also produced on the source / drain regions of the peripheral transistors.
  • the parts of the applied metal layer which do not undergo a chemical reaction with silicon during the annealing step are preferably removed using a wet etching process. At this point it should be noted that during the tempering step of the siliconization also a
  • Diffusion of the doping introduced into the second polycrystalline layer 46 during the implantation of the HDD regions 68 takes place in the first polycrystalline layer 22.
  • the gate regions ie the gate polysilicon, can be p + -doped in the region of the memory cell array, which can have advantages with regard to the behavior of the memory cells.
  • the present invention thus enables an advantageous process engineering integration of the generation of metallic bit lines, and metallic word lines, for memory cell arrays, which enables the construction of large cell blocks with a minimal cell area of the individual cells.
  • the present invention further enables extensive
  • Source / drain implantation 10 silicon substrate 12 transistor wells 14 lower oxide layer 16 nitride layer 18 upper oxide layer 20 ONO structure 22 polycrystalline silicon 24 hard mask layer 26 recesses in nitride layer 28 strips
  • bit line recesses 32 doped regions 34 strip-shaped gate regions 36 insulating spacer layers 38 source / drain implantations 40 metallic bit line 42 insulating material / oxide 44 nitride 46 remaining on gate regions 46 second polycrystalline layer 48 metallic layer 50 hard mask 52 gate oxide layer 54 antipunch implantation 56 Oxide hard mask layer 58 LDD implantation 60 reoxidation layer 62 nitride spacer layer 64 outer oxide spacer layer 66 word line interstice filling 68 HDD implantation 70 silicide layer 72 Silicide layer on source / drain areas

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Ein Verfahren zum Herstellen von Bitleitungen (40) für ein Speicherzellenarray umfaßt zunächst den Schritt des Bereitstellens einer Schichtstruktur aus einem Substrat (10) mit in eine Oberfläche desselben implantierten Transistorwannen (12), einer auf der Oberfläche des Substrats (10) vorgesehenen Speichermediumschichtfolge (20) und einer auf der Speichermediumschichtfolge (20) vorgesehenen Gatebereichschicht (22). In der Gatebereichschicht (22) werden Bitleitungsausnehmungen, die bis zu der Speichermediumschichtfolge (20) reichen, erzeugt. Nachfolgend werden isolierende Abstandsschichten (36) auf seitlichen Oberflächen der Bitleitungsausnehmungen erzeugt, woraufhin eine Source/Drainimplantation (38) nach einer vollständigen oder teilweisen Beseitigung der Speichermediumschichtfolge (20) im Bereich der Bitleitungsausnehmungen durchgeführt wird. Im Anschluß wird das Substrat im Bereich der Bitleitungsausnehmungen vollständig freigelegt, falls dies vor der Implantation nicht erfolgt ist. Dann werden auf dem freigelegten Substrat Metallisierungen zum Erzeugen von metallischen Bitleitungen (40) erzeugt, wobei die Metallisierungen durch die isolierenden Abstandsschichten (36) von der Gatebereichschicht (22) isoliert sind.

Description

Beschreibung
Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicher- zellenarrays und Speicherzellenarray
Die vorliegende Erfindung bezieht sich auf Verfahren von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays, die solche metalli- sehen Bitleitungen aufweisen, und auf dadurch hergestellte Speicherzellenarrays. Insbesondere bezieht sich die vorliegende Erfindung auf solche Verfahren und Vorrichtungen, die sich für planare EEPROMs für sogenannte „Stand-Alone"- Anwendungen und für sogenannte „Embedded"-Anwendungen eignen. Insbesondere eignet sich die vorliegende Erfindung zum Aufbau von Speicherzellen, die nach dem SONOS-Prinzip (SONOS = Silizium-Oxid-Nitrid-Oxid-Silizium) aufgebaut sind. Derartige Speicherzellen können beispielsweise vorteilhaft in einer Virtual-Ground-NOR-Architektur eingesetzt werden.
Auf dem Gebiet von Speicherzellen besteht eines der wichtigsten Entwicklungsziele in der Ausführung immer kleinerer Speicherzellen, d. h. in der Verwendung immer kleinerer Chipflächen pro gespeichertem Bit. Dabei galt es bisher als vor- teilhaft, durch vergrabene, also diffundierte Bitleitungen kompakte Zellen zu realisieren. Als Diffusionsgebiete ausgeführte Bitleitungen werden aber mit abnehmender Strukturgröße immer hochohmiger, da die Diffusionstiefe ebenfalls skaliert werden muß, um der Gefahr eines Durchbruchs (Punch Through) zwischen benachbarten Bitleitungen entgegenzuwirken. Die Problematik hierbei besteht darin, daß hochohmigere Bitleitungen nur kleinere Zellblöcke erlauben, so daß der Nutzungsgrad hier abnimmt und der Vorteil der kleineren, durch größeren Prozeßaufwand erkauften Speicherzellen schwindet.
Ein Beispiel bekannter Speicherzellen mit vergrabenen Bitleitungen und einer Virtual-Ground-NOR-Architektur ist in dem Artikel „NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", Boaz Eitan u. a., IEEE Electron Device Letters, Band 21, Nr. 11, November 2000, Seiten 543-545, beschrieben.
Die Aufgabe der vorliegenden Erfindung besteht darin, Verfahren und Vorrichtungen zu schaffen, die die Realisierung sehr kompakter Speicherzellen auch in größeren Zellblöcken erlauben.
Diese Aufgabe wird durch ein Verfahren zum Herstellen von
Bitleitungen für ein Speicherzellenarray nach Anspruch 1, ein Verfahren zum Herstellen von Speicherzellenarrays nach Anspruch 6 und ein Speicherzellenarray nach Anspruch 15 gelöst.
Die vorliegende Erfindung schafft Verfahren zum Herstellen von Bitleitungen für ein Speicherzellenarray, das folgende Schritte aufweist:
Bereitstellen einer Schichtstruktur aus einem Substrat mit in eine Oberfläche desselben implantierten Transistorwannen, einer auf der Oberfläche des Substrats vorgesehenen Speichermediumschichtfolge und einer auf der Speichermediumschichtfolge vorgesehenen Gatebereichschicht;
Erzeugen von Bitleitungsausnehmungen, die bis zu der Speichermediumschicht reichen, in der Gatebereichschicht;
Erzeugen von isolierenden Abstandsschichten auf seitlichen Oberflächen der Bitleitungsausnehmungen;
vollständiges oder teilweises Entfernen der Speichermediumschichtfolge im Bereich der Bitleitungsausnehmungen;
Durchführen einer Source/Drainimplantation im Bereich der Bitleitungsausnehmungen; vollständiges Beseitigen der Speichermediumschichtfolge im Bereich der Bitleitungsausnehmungen, wenn dieselbe vorher nicht vollständig entfernt wurde; und
Erzeugen von Metallisierungen auf den der Source/Drainimplantation unterzogenen Bereichen zum Erzeugen der metallischen Bitleitungen, wobei die Metallisierungen durch die isolierenden Abstandsschichten von der Gatebereichschicht isoliert sind.
Das erfindungsgemäße Verfahren zum Herstellen eines Speicherzellenarrays weist neben den obigen Schritten folgende Schritte auf:
Füllen der nach dem Erzeugen der metallischen Bitleitungen verbleibenden Bitleitungsausnehmungen mit einem isolierenden Material; und
Erzeugen von zu den Bitleitungen im wesentlichen senkrechten Wortleitungen, die jeweils mit einer Mehrzahl von Gatebereichen verbunden sind, wobei die Gatebereiche beim Erzeugen der Wortleitungen durch ein entsprechendes Strukturieren der verbliebenen Teile der Gatebereichschicht erzeugt werden.
Bei bevorzugten Ausführungsbeispielen der vorliegenden Erfindung werden die metallischen Bitleitungen erzeugt, indem ein Ti- oder Co-Silizid-Prozeß auf den freigelegten Substratbereichen, die vorher einer Source/Drainimplantation, die auch als Bitleitungsimplantation bezeichnet werden kann, unterzo- gen wurden, durchgeführt wird. Während des Silizid-Prozesses zum Erzeugen der Metallisierungen auf den Source/Drain- Implantationen sind die späteren Gatestrukturen vorzugsweise mit einer Hartmaske, die vorzugsweise aus Nitrid besteht, versehen. Die der Source/Drainimplantation unterzogenen Be- reiche dienen als Source/Drain-Gebiete der Speichertransistoren, wobei die Silizierung dieser Gebiete als metallische Bitleitung dient. Die Gatebereiche bzw. Gatestrukturen, die beim er indungsgemäßen Verfahren zunächst als längs der Bitleitung verlaufende Streifen ausgeführt sind, werden beim Erzeugen der Wortleitungen, vorzugsweise durch eine Trockenätzung, selbst ustiert zu diesen geätzt.
Parallel zur Erzeugung des Speicherzellenarrays können unter Verwendung des erfindungsgemäßen Verfahrens ferner Peripherietransistoren in Bereichen außerhalb des Speicherzellenarrays erzeugt werden. Dabei können mittels der erfindungsgemä- ßen Verfahren sowohl Peripherietransistoren mit sogenannten
Single-Workfunction-Gates, bei denen sämtliche polykristallinen Gatebereiche von einem Dotierungstyp sind, als auch mit sogenannten Dual-Workfunction-Gates, bei denen der Dotierungstyp der polykristallinen Gatebereich an den Kanaltyp, d. h. den Dotierungstyp der Source-Drain-Bereiche angepaßt ist, realisiert werden.
Ein erfindungsgemäßes Speicherzellenarray umfaßt folgende Merkmale:
eine Mehrzahl von in einem zweidimensionalen Array angeordneten Speicherzellen, die durch in einem Substrat gebildete Feldeffekttransistoren realisiert sind;
Wortleitungen, die in einer ersten Richtung bezüglich des Speicherzellenarrays angeordnet und mit Gatebereichen der Speicherzellen elektrisch leitfähig verbunden sind; und
Bitleitungen, die in einer zweiten Richtung im wesentlichen senkrecht zu der ersten Richtung zwischen den Speicherzellen verlaufen,
wobei die Bitleitungen durch direkt auf Source/Drain- Bereichen der Speicherzellen erzeugte metallische Strukturen gebildet sind, und wobei zwischen den metallischen Strukturen der Bitleitungen und den Gatebereichen der Speicherzellen Isolierungsmittel vorgesehen sind. Die vorliegende Erfindung schafft somit Verfahren zur Erzeugung von Speicherzellenarrays mit zu Gatestrukturen selbstjustierten metallischen Bitleitungen sowie Speicherzellenarrays mit derartigen Bitleitungen. Ferner werden erfindungsgemäß zu metallischen Wortleitungen selbstjustierte Gatestrukturen erzeugt. Die vorliegende Erfindung ermöglicht ferner eine vorteilhafte prozeßtechnische Einbindung hinsichtlich einer Par- allelisierung von Speicherzellenarray und Peripherschaltungs- Strukturen.
Die vorliegende Erfindung ermöglicht durch die Erzeugung metallischer bzw. metallisierter Bitleitungen sowie ferner durch die Erzeugung metallischer bzw. metallisierter Wortlei- tungen große Zellblöcke mit minimaler Peripherie und dadurch eine hohe Zelleffizienz. Durch die Verwendung metallischer Bitleitungen können die Bitleitungen so schmal ausgeführt werden, daß eine Zellfläche von 4F2 realisiert werden kann, wobei F die bei einer verwendeten Lithographietechnik mögli- ehe Linienbreite angibt, wobei mit derzeitigen Lithographietechnologien Linienbreiten von 140 n erreicht werden. Bei dem erfindungsgemäßen Herstellungsverfahren bzw. Aufbau können die Bitleitungsebene und die Wortleitungsebene als - metallische Verdrahtungsebene eingesetzt werden. Das erfin- dungsgemäße Verfahren kann ferner sowohl mit der Single- Workfunction-Technologie als auch der Dual-Workfunction- Technologie kombiniert werden.
Weiterbildungen der vorliegenden Anmeldung sind in den abhän- gigen Ansprüchen dargelegt.
Bevorzugte Ausführungsbeispiele der vorliegenden Anmeldung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 eine Draufsicht eines Ausschnitts eines Speicherzellenarrays; Fig. 2 eine schematische Querschnittansicht einer Schichtfolge in einem Anfangsstadium des erfindungsgemäßen Verfahrens;
Fig. 3 eine schematische Draufsicht auf einen Substratabschnitt mit Bitleitungsausnehmungsbereichen;
Fig. 4a bis 4c schematische Querschnittansichten zur Erläu- terung eines ersten Ausführungsbeispiels des erfindungsgemäßen Verfahrens zur Herstellung eines Speicherzellenarrays;
Fig. 5 eine schematische Querschnittansicht eines Zwi- schenstadiums bei der Herstellung eines Peripherietransistors gemäß dem ersten Ausführungsbeispiel;
Fig. 6a und 6b schematische Querschnittansichten eines fortgeschrittenen Herstellungsstadiums zur Veran- schaulichung des Verlaufs von Wort- und Bit-
Leitungen gemäß dem ersten Ausführungsbeispiel;
Fig. 7 eine schematische Querschnittansicht eines fortgeschrittenen Herstellungsstadiums hinsichtlich eines Peripherietransistors gemäß dem ersten Ausführungsbeispiel;
Fig. 8a und 8b schematische Querschnittansichten entsprechend der Fig. 6a und 6b für ein zweites Ausfüh- rungsbeispiel eines erfindungsgemäßen Verfahrens zur Herstellung eines Speicherzellenarrays;
Fig. 9 eine schematische Querschnittansicht entsprechend Fig. 7 für das zweite Ausführungsbeispiel; Fig. 10a und 10b schematische Querschnittansichten zur Erläuterung der Erzeugung metallischer Wortleitungen bei dem zweiten Ausführungsbeispiel; und
Fig. 11 eine schematische Querschnittansicht zur Veranschaulichung eines gemäß dem zweiten Ausführungsbeispiel erzeugten Peripherietransistors.
Bevor anhand der Fig. 2 bis 11 nachfolgend bevorzugte Ausfüh- rungsbeispiele zum Herstellen von Bitleitungen für ein Speicherzellenarray bzw. zum Herstellen eines Speicherzellenarrays näher erläutert werden, wird zunächst bezugnehmend auf Fig. 1 die allgemeine Anordnung der sich ergebenden Bitleitungen und Wortleitungen einer Virtual-Ground-NOR-Architektur beschrieben. Dabei sind in Fig. 1 schematisch Abschnitte von zwei Wortleitungen 2 dargestellt, die senkrecht zu Bitleitungen 4 verlaufen, so daß die Wortleitungen 2 zusammen mit den Bitleitungen 4 eine Gitterstruktur bilden. In Fig. 1 stellen die gestrichelten Linien die erfindungsgemäßen metallischen Bitleitungen 4 dar, während die durchgezogenen Linien 8 den Source/Drain-lmplantationsbereich, auf dem die metallischen Bitleitungen gebildet sind, darstellen.
Bei einer solchen Virtual-Ground-Architektur sind jeweilige Speicherzellen 6 unterhalb der Wortleitungen 2 zwischen den Bitleitungen 4 angeordnet. Unter den Wortleitungen befinden sich in diesem Bereich die Gatebereiche, während die unter den Bitleitungen angeordneten Di fusionsgebiete bzw. Sour- ce/Drainimplantationen die Source/Drain-Bereiche einer jewei- ligen Zelle definieren.
Erfindungsgemäß werden die metallischen Bitleitungen, und auch die Wortleitungen, vorzugsweise unter Verwendung einer Silizierung gebildet. Als Silizierung sind solche Verfahren bekannt, bei denen zunächst ein geeignetes Metall, beispielsweise Kobalt, Titan, Legierungen derselben, oder auch Nickel oder Wolfram, auf Silizium aufgebracht wird, woraufhin eine Temperaturbehandlung durchgeführt wird. Durch die Temperaturbehandlung findet eine chemische Reaktion zwischen dem aufgebrachten Metall und dem Silizium statt, wodurch eine Silizidschicht auf dem Silizium erzeugt wird. Diese Erzeugung einer metallischen Silizidschicht auf Silizium wird als Silizierung bezeichnet.
Bei einem ersten Ausführungsbeispiel der vorliegenden Erfindung zur Herstellung eines Speicherzellenarrays und zum par- allelen Herstellen von Peripherietransistoren, das anhand der Fig. 2 bis 7 beschrieben wird, wird ferner ein sogenanntes Polycide-Verfahren zur Erzeugung der Wortleitungen des Speicherzellenarrays und zur Erzeugung der Gate-Strukturen der Peripherietransistoren verwendet .
Unter Polycide-Verfahren versteht man solche Verfahren, bei denen zunächst eine ganzflächige polykristalline Silizium- Schicht aufgebracht bzw. abgeschieden wird, woraufhin auf der polykristallinen Siliziumschicht ganzflächig eine WSi-Schicht als Legierung abgeschieden wird. Nachfolgend wird in der Regel eine Hartmaske, vorzugsweise aus Nitrid, auf die WSi- Schicht aufgebracht. Die Hartmaske wird nachfolgend unter Verwendung phototechnischer Verfahren strukturiert, woraufhin ein Ätzen der WSi-Schicht und dem darunter liegenden polykri- stallinem Silizium erfolgt, um die gewünschten Strukturen zu erzeugen.
Alternativ zu dem beschriebenen Polycide-Verfahren ist ein solches bekannt, bei dem auf eine polykristalline Silizium- schicht zunächst eine Wolframnitridschicht und nachfolgend eine Wolframschicht aufgebracht wird. In diesem Fall wirkt die Wolframnitridschicht als Diffusionsbarriere, so daß kein Wolframsilizid, also keine Legierung, entsteht, sondern eine entsprechend niederohmige reine Metallstruktur.
Bei einem zweiten Ausführungsbeispiel eines erfindungsgemäßen Verfahrens zum Herstellen eines Speicherzellenarrays, das UJ ω r N) H
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geätzt werden. Die geätzten Gräben werden dann mit einem Oxid gefüllt, woraufhin geeignete Maßnahmen zur Planarisierung, beispielsweise ein chemisch-mechanisches Polieren (CMP; CMP = chemical mechanical polishing) durchgeführt werden. Schließ- lieh wird das verbleibende Nitrid mittels Ätzens entfernt.
Nach dem Erzeugen der isolierten Bereiche auf die oben beschriebene Art werden die p- und n-Wannen für den späteren CMOS-Bereich in der Peripherie des Speicherzellenarrays sowie die Wannen für die Speicherzellen durch eine maskierte Bor- und Phosphor-Implantation und eine nachfolgende Ausheilung hergestellt. Im Anschluß daran wird das Streuoxid entfernt. Auf die sich ergebende Struktur wird eine ONO-Dreifachschicht (ONO = Oxid-Nitrid-Oxid) aufgewachsen, die als Speichermedium dient. Im Anschluß erfolgt eine maskierte Entfernung dieser Schicht im späteren CMOS-Bereich. In diesem Bereich wird ein Gateoxid aufgewachsen bzw. werden mit Wiederholungen mehrere Gateoxide aufgewachsen.
Die unter Verwendung der oben beschriebenen Vorbehandlung erzeugte Struktur dient als Basis für die erfindungsgemäßen Verfahren. Auf diese Struktur wird erfindungsgemäß zunächst eine als Gatebereichsschicht dienende Polysiliziumschicht abgeschieden, auf der wiederum eine Nitridschicht abgeschieden wird. Eine schematische Querschnittansicht eines Abschnitts der sich ergebenden Schichtfolge im Speicherzellenbereich ist in Fig. 2 gezeigt. Dabei ist, wie oben beschrieben, in einem Siliziumsubstrat 10 eine Transistorwanne 12 gebildet. Auf der Transistorwanne 12 ist die beschriebene ONO-Dreifachschicht 20, die aus unterer Oxidschicht 14, Nitridschicht 16 und oberer Oxidschicht 18 besteht, gebildet. Außerhalb des Speicherzellenbereichs ist diese ONO-Dreifachschicht durch ein Gateoxid ersetzt. Auf der ONO-Dreifachschicht 20 ist eine polykristalline Schicht 22 beispielsweise mit einer Dicke von 100 nm gebildet. Auf dieser polykristallinen Schicht 22 ist eine Nitridschicht 24, beispielsweise mit einer Dicke von 50 nm, als Hartmaskenschicht gebildet. In einem nächsten Schritt wird eine Phototechnik durchgeführt, um in der Nitridschicht 24 längliche Ausnehmungen 26 zu erzeugen, die entlang der später zu erzeugenden Bitleitun- gen verlaufen, wie in Fig. 3 gezeigt ist. Durch diese Ausnehmungen 26 werden ferner Streifen 28 entlang der späteren Bitleitungen definiert, die zur Definition der späteren Gatestrukturen beitragen. Nach dem Ätzen der Nitridschicht 24 zum Erzeugen der Ausnehmungen 26 wird der bei der Phototechnik verwendete Lack gestrippt, woraufhin die polykristalline
Schicht 23 unter Verwendung der Nitridschicht 24 als Maske geätzt wird. Als Ätzstopp dient dabei die ONO-Dreifachschicht 20. Die sich ergebende Struktur, bei der Bitleitungsausnehmungen 30 in der Nitridschicht 24 und der polykristallinen Schicht 22 gebildet sind, ist in Fig. 4a gezeigt. Durch die Erzeugung der Bitleitungsausnehmungen 30 in der polykristallinen Schicht 22 werden in derselben streifenförmige Gatebereiche 34 erzeugt, die entlang der späteren Bitleitungen verlaufen.
Bei bevorzugten Ausführungsbeispielen der vorliegenden Erfindung erfolgt im Anschluß an das Erzeugen der Bitleitungsausnehmungen 30 in den ausgenommenen Bereichen durch die ONO- Schichtfolge 20 eine Implantation eines Dotierungstyps, der dem der Transistorwanne 12 entspricht, um dotierte Bereiche
32 zu erzeugen. Diese Implantation ist optional. Im Falle von n-Kanal-Speichertransistoren handelt es sich dabei vorzugsweise um eine Borimplantation mit einer Konzentration von beispielsweise 1 x 1014 crrf3. Die Implantationen 32 dienen zum einen zur Erzeugung eines harten pn-Übergangs mit den Bitleitungsimplantationen bzw. Source-Drain-Implantationen, die später erzeugt werden. Zum anderen erfolgt durch die Erzeugung der dotierten Bereiche 32 eine Unterstreuung unter die Gatekante und somit ein Eindringen unter den Kanal, so daß dadurch eine erhöhte Punch-Festigkeit erreicht werden kann. Eine solche Implantation 32 ist insbesondere dann vorteilhaft, wenn durch die Speicherzellen 2-Bit-Speicherzellen, wie sie beispielsweise in der oben beschriebenen Schrift von Boaz Eitan beschrieben sind, realisiert werden sollen.
Auf den Seitenflächen der streifenförmigen polykristallinen Bereiche 34 und der auf denselben angeordneten Teilen der Nitridschicht 24 werden unter Verwendung bekannter Verfahren bei einem nachfolgenden Schritt isolierende Abstandsschichten 36, Fig. 4b, erzeugt. Zu diesem Zweck wird vorzugsweise zunächst durch konformes Abscheiden eine Oxidschicht erzeugt, beispielsweise aus TEOS (TEOS = Tetraethylorthosilicat ) . Durch ein solches Abscheiden wird eine ganzflächige Oxidschicht bewirkt, die im Idealfall auf horizontalen und vertikalen Oberflächen einer Struktur die gleiche Dicke aufweist. Durch ein nachfolgendes anisotropes Trockenätzen wird diese Oxidschicht dann von den horizontalen Oberflächen entfernt, so daß die seitlichen Oxidabstandsschichten 36, wie sie in Fig. 4b gezeigt sind, verbleiben.
Nach dem Erzeugen der Oxidabstandsschichten, die beispiels- weise eine Dicke von 40 nm aufweisen können, wird vorzugsweise ein reaktives Ionenätzen verwendet, um die nach dem Erzeugen der Abstandsschichten noch freiliegende ONO- Dreischichtstruktur zu öffnen. Durch die Öffnungen in der ONO-Dreischichtstruktur 20 werden Source/Drain-Implantationen gebildeten, bei n-Kanal-Speichertransistoren vorzugsweise durch Implantation mit Arsen einer Dotierungskonzentration von 3 x 1015 cm"3. Die Source/Drain-Implantationen 38 verlaufen entlang der späteren Bitleitungen und können somit auch als Bitleitungsimplantationen bezeichnet werden.
An dieser Stelle sei angemerkt, daß vor dem Durchführen der Implantation zum Erzeugen der Bereiche 38 nicht die gesamte ONO-Dreischichtstruktur 20 entfernt werden muß, sondern daß die Implantation beispielsweise durch die untere Oxidschicht 14, die dann als Streuoxid dient, durchgeführt werden kann.
Falls die Implantation durch die untere Oxidschicht 14 durchgeführt wird, muß diese nachfolgend entfernt werden, um die obere Oberfläche des Substrats 12 in dem Bereich, in dem die Source/Drainimplantation durchgeführt wurde und in dem die metallischen Bitleitungen gebildet werden sollen, freizulegen.
Nachfolgend wird ein Metall für eine selbstjustierte Silizierung abgeschieden, vorzugsweise Ti, Co oder Legierungen derselben. Im Anschluß erfolgt die zur Silizierung notwendige Temperung und dann die Entfernung des nicht silizierten Me- falls. Dadurch werden die in Fig. 4b dargestellten Metallisierungen 40 auf den Source/Drain-Implantationen 38, die die metallischen Bitleitungen 40 darstellen, erzeugt. Im Anschluß werden die verbleibenden Zwischenräume mit einem isolierenden Material 42, vorzugsweise unter Verwendung einer Oxidabschei- düng (TEOS) gefüllt. Danach wird die sich ergebende Oberfläche einer Planarisierung unterzogen, beispielsweise unter Verwendung eines reaktiven Ionenätzens oder vorzugsweise einer CMP-Technik, wobei in diesem Fall die sehr harte Nitridschicht als ein mechanischer Schleifstopp dienen kann. Die sich ergebende Struktur ist schematisch im Querschnitt in Fig. 4b gezeigt.
Zur Erzeugung der quer zu den erzeugten Bitleitungen 40 verlaufenden Wortleitungen wird nun zunächst das noch auf dem streifenförmigen Gatebereich 34 vorhandene Nitrid, das in Fig. 4b mit dem Bezugszeichen 44 versehen ist, naßchemisch entfernt, wozu vorzugsweise heiße Phosphorsäure verwendet wird. Auf der sich dadurch ergebenden Struktur wird, wie in Fig. 4 gezeigt ist, ein Schichtaufbau aus einer zweiten poly- kristallinen Schicht 46, einer metallischen Schicht 48 und einer Hartmaske 50, vorzugsweise Nitrid, erzeugt. Die zweite polykristalline Schicht 46 wird durch Abscheidung erzeugt, während die metallische Schicht 48 durch Abscheidung von WSi gebildet wird. Alternativ kann hier eine Schichtfolge aus po- lykristallinem Silizium, Wolframnitrid und Wolfram erzeugt werden, wie oben erläutert wurde. Auf der zweiten polykri- stallinen Schicht 46 wird dann die Nitridschicht 50 als Hartmaske durch eine Abscheidung erzeugt.
Der sich im Peripheriebereich durch die oben beschriebenen Verfahrensschritte ergebende Schichtaufbau ist in Fig. 5 gezeigt, wobei im Peripheriebereich die ONO-Dreischichtstruktur 20, wie oben beschrieben wurde, durch eine Gateoxidschicht 52 ersetzt ist.
Ausgehend von den in den Fig. 4c und 5 gezeigten Schichtaufbauten wird nachfolgend eine Phototechnik durchgeführt, um innerhalb des Zellenfeldes die Wortleitungen und in der Peripherie die Gatebereiche in der Hartmaske 50 zu strukturieren. Nachfolgend wird der Wortleitungsaufbau bestehend aus erster polykristalliner Schicht 22, zweiter polykristalliner Schicht 46 und Metallschicht 48 mit hoher Selektivität zu Oxid geätzt. Im Anschluß wird optional eine Antipunch-Implantation zwischen den Wortleitungen durchgeführt, beispielsweise unter Verwendung einer geeigneten Phototechnik.
Eine durch die Pfeile A in Fig. 4c definierte Schnittansicht der sich dadurch ergebenden Struktur ist in Fig. 6a gezeigt, während eine durch die Pfeile B definierte Schnittansicht in Fig. 6b gezeigt ist. In Fig. 6a sind die oben angesprochenen Antipunch-Implantationen mit dem Bezugszeichen 54 bezeichnet.
Parallel zu den oben beschriebenen Schritten des Strukturie- rens der Wortleitungen werden in den Peripheriebereichen die Gatestrukturen der Peripherietransistoren strukturiert, wo- bei in Fig. 7 eine schematische Querschnittansicht gezeigt ist, die einen Gatestapel eines solchen Transistorgates bestehend aus erster polykristalliner Schicht 22, zweiter poly¬ kristalliner Schicht 46, metallischer Schicht 48 und verbliebener Hartmaskenschicht 50 gezeigt ist.
Im Anschluß an die beschriebene Strukturierung der Wortleitungen im Speicherzellenbereich und der Gatestrukturen im Pe- i cυ h r μ^ μ-1
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Abweichend von dem gezeigten Ausführungsbeispiel wird die Reoxidation vorzugsweise vor der LDD-Implantation durchgeführt, so daß ein über den Source/Drain-Gebieten dadurch erzeugtes Oxid als Streuoxid für die LDD-Implantation dienen kann. Durch anisotrope Ätzverfahren wird das bei der Reoxidation auf den horizontalen Flächen erzeugte Oxid beseitigt. Im Anschluß werden bei dem bevorzugten Ausführungsbeispiel auf den Oxidschichten 60 Nitridabstandschichten 62 erzeugt, woraufhin weitere Oxidabstandschichten 64 auf die seitlichen Oberflächen, siehe Fig. 11, aufgebracht werden, die im Speicherzellenbereich zu einer vollständigen Füllung 66 der Wortleitungszwischenräume führen. An dieser Stelle sei angemerkt, daß die Ausführung der Abstandsschichten bzw. die Materialwahl derselben davon abhängig ist, welche Spannungsfestigkeit die zu erzeugenden Peripherietransistoren aufweisen sollen.
Die äußeren Oxidabstandsschichten 64 werden wiederum vorzugsweise durch eine konforme Oxidabscheidung (aus TEOS) erzeugt, woraufhin nachfolgend durch anisotropes Ätzen das auf hori- zontalen Flächen abgeschiedene Oxid entfernt wird. Mit diesem Ätzen werden gleichzeitig die verbliebenen Teile der Hartmaske 56 entfernt, so daß die verbliebenen Bereiche der zweiten polykristallinen Schicht 46 freigelegt werden.
In diesem Zustand erfolgt nun die Implantation zur Erzeugung der HDD Bereiche 68, wobei gleichzeitig die Dotierung der zweiten polykristallinen Schicht 46 bewirkt wird.
Nachfolgend wird ein Salicide-Prozeß durchgeführt, um sowohl die Wortleitungen im Speicherzellenbereich als auch die Gatestapel im Peripheriebereich mit einer Metallisierungsschicht 70 zu versehen. Zum Zwecke dieser Metallisierung wird zunächst vollflächig ein Metall aufgebracht, Ti, Co oder Legierungen derselben, woraufhin ein Temperungsschritt erfolgt, um die Silizidschichten 70 zu erzeugen. Bei dieser Silizierung werden ferner Silizidschichten 72 auf den Source/Drain- Bereichen der Peripherietransistoren erzeugt. Im Anschluß werden die Teile der aufgebrachten Metallschicht, die während des Temperungsschritts keiner chemischen Reaktion mit Silizium unterliegen, vorzugsweise unter Verwendung eines Naßätzverfahrens beseitigt. An dieser Stelle sei angemerkt, daß während des Temperungsschritts der Silizierung ferner eine
Diffusion der während der Implantation der HDD-Bereiche 68 in die zweite polykristalline Schicht 46 eingebrachten Dotierung in die erste polykristalline Schicht 22 erfolgt.
Alternativ zu dem beschriebenen zweiten Ausführungsbeispiel können im Bereich des Speicherzellenarrays die Gate-Bereiche, d.h. das Gate-Polysilizium p+-dotiert werden, was Vorteile bezüglich des Verhaltens der Speicherzellen haben kann.
Die vorliegende Erfindung ermöglicht somit eine vorteilhafte prozeßtechnische Einbindung der Erzeugung von metallischen Bitleitungen, und metallischen Wortleitungen, für Speicherzellenarrays, was den Aufbau großer Zellblöcke bei minimaler Zellfläche der einzelnen Zellen ermöglicht. Insbesondere er- möglicht die vorliegende Erfindung ferner eine weitgehende
Parallelisierung bei der Erzeugung von Speicherzellenstrukturen und Peripherietransistorstrukturen, was zu einfachen und kostengünstigen Prozeßabläufen führt.
Bezugszeichenliste
2 Wortleitungen
4 Bitleitungen
6 Speicherzellen
8 Source/Drain-Implantation 10 Siliziumsubstrat 12 Transistorwannen 14 untere Oxidschicht 16 Nitridschicht 18 obere Oxidschicht 20 ONO-Struktur 22 polykristallines Silizium 24 Hartmaskenschicht 26 Ausnehmungen in Nitridschicht 28 Streifen
30 Bitleitungsausnehmungen 32 dotierte Bereiche 34 streifenförmige Gatebereiche 36 isolierende Abstandsschichten 38 Source/Drain-Implantationen 40 metallische Bitleitung 42 isolierendes Material/Oxid 44 auf Gate-Bereichen verbliebenes Nitrid 46 zweite polykristalline Schicht 48 metallische Schicht 50 Hartmaske 52 Gate-Oxidschicht 54 Antipunch-Implantation 56 Oxid-Hartmaskenschicht 58 LDD-Implantation 60 Reoxidationsschicht 62 Nitridabstandsschicht 64 äußere Oxidabstandsschicht 66 WortleitungsZwischenraumfüllung 68 HDD-Implantation 70 Silizid-Schicht 72 Silizidschicht auf Source/Drain-Bereichen

Claims

Patentansprüche
1. Verfahren zum Herstellen von Bitleitungen (4, 40) für ein Speicherzellenarray, mit folgenden Schritten:
a) Bereitstellen einer Schichtstruktur aus einem Substrat (10) mit in eine Oberfläche desselben implantierten Transistorwannen (12), einer auf der Oberfläche des Substrats (10) vorgesehenen Speichermediumschichtfolge (20) und einer auf der Speichermediumschichtfolge (20) vorgesehenen Gatebereichschicht (22) ;
b) Erzeugen von Bitleitungsausnehmungen (30) , die bis zu der Speichermediumschicht (20) reichen, in der Gatebereichschicht (22);
c) Erzeugen von isolierenden Abstandsschichten (36) auf seitlichen Oberflächen der Bitleitungsausnehmungen (30) ;
d) vollständiges oder teilweises Entfernen der Speichermediumschichtfolge (20) im Bereich der Bitleitungsausnehmungen (30);
e) Durchführen einer Source/Drainimplantation (38) im Bereich der Bitleitungsausnehmung (30);
f) vollständiges Entfernen der Speichermediumschichtfolge (20) im Bereich der Bitleitungsausnehmungen (30), wenn diese im Schritt d) nicht vollständig entfernt wurde; und
g) Erzeugen von Metallisierungen auf den der Source/Drainimplantation unterzogenen Bereichen zum Erzeugen von metallischen Bitleitungen (40), wobei die Metallisierung durch die isolierenden Abstandsschichten (36) von der Gatebereich- schicht (34) isoliert sind.
2. Verfahren nach Anspruch 1, bei dem die metallischen Bitleitungen (40) durch einen Silizid-Prozeß erzeugt werden.
3. Verfahren nach Anspruch 1 oder 2, bei dem vor dem Schritt c) eine Implantierung (32) eines Dotierungstyps, der dem der
Transistorwannen (12) entspricht, im Bereich der Bitleitungsausnehmungen (30) in das Substrat durchgeführt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem das Substrat (10) aus Silizium besteht, die Speichermediumschichtfolge (20) eine Oxid-Nitrid-Oxid-Schichtfolge ist, und die Gatebereichschicht (22) aus einem polykristallinen Silizium besteht.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem vor dem Schritt b) eine Hartmasken-Schicht (24) auf die Gatebe¬ reichschicht (22) aufgebracht wird.
6. Verfahren zum Herstellen eines Speicherzellenarrays mit folgenden Schritten:
Durchführen der Schritte a) bis g) nach Anspruch 1;
h) Füllen der nach dem Erzeugen der metallischen Bitleitungen (40) verbleibenden Bitleitungsausnehmungen (30) mit einem isolierenden Material (42) ; und
i) Erzeugen von zu den Bitleitungen (4, 40) im wesentlichen senkrechten Wortleitungen (2, 48) , die jeweils mit einer Mehrzahl von Gatebereichen verbunden sind, wobei die Gatebereiche beim Erzeugen der Wortleitungen (2, 48) durch ein entsprechendes Strukturieren der verbliebenen Teile der Gatebereichschicht (22) erzeugt werden.
7. Verfahren nach Anspruch 6, bei dem der Schritt i) folgende Teilschritte umfaßt: il) ganzflächiges Aufbringen einer polykristallinen Schicht (46);
i2) Erzeugen einer Silizidschicht (48) auf der polykristallinen Schicht (46) ; und
i3) Strukturieren der Silizidschicht (48) , der polykristallinen Schicht (46) und der Gatebereichschicht (22) zum Erzeugen der Gatebereiche und der Wortleitungen.
8. Verfahren nach Anspruch 7, das nach dem Erzeugen der Wortleitungen ferner einen Schritt des Erzeugens von Antipunch- Implantierungen (54) in dem Substrat zwischen den Wortleitungen aufweist.
9. Verfahren nach Anspruch 7 oder 8, das ferner einen Schritt des seitlichen Aufbringens von isolierenden Schichten auf seitliche Oberflächen der Wortleitungen und Gatebereiche nach dem Schritt i) aufweist.
10. Verfahren nach Anspruch 7 oder 8, das ferner einen Schritt des vollständigen Füllens von Zwischenräumen zwischen den Wortleitungen und Gatebereichen mit einem isolierenden Material nach dem Schritt i) aufweist.
11. Verfahren nach einem der Ansprüche 7 bis 10, bei dem parallel zur Herstellung des Speicherzellenarrays Peripherietransistoren außerhalb des Bereichs des Speicherzellenarrays erzeugt werden.
12. Verfahren nach Anspruch 6, bei dem der Schritt i) folgende Teilschritte umfaßt:
il) ganzflächiges Aufbringen einer polykristallinen Schicht (46); i2) Strukturieren der polykristallinen Schicht (46) und der verbliebenen Teile der Gatebereichschicht (22) entsprechend dem Muster der Wortleitungen, wodurch die Gatebereiche erzeugt werden;
i3) Auffüllen der im Schritt i2) erzeugten Ausnehmungen in der polykristallinen Schicht (46) und der Gatebereichschicht (22) mit einem isolierenden Material (60, 62, 66); und
i4) Durchführen eines Silizid-Prozesses zum selektiven Erzeugen einer Silizidschicht (70) auf der im Muster der Wortleitungen strukturierten polykristallinen Schicht (46) zum Erzeugen metallischer Wortleitungen.
13. Verfahren nach Anspruch 12, bei dem im Schritt i2) ferner Gatebereiche von Peripherietransistoren außerhalb des Bereichs des Speicherzellenarrays erzeugt werden, die durch den Schritt i3) mit isolierenden Schichten (60, 62, 64) auf seitlichen Oberflächen versehen werden, wobei im Schritt i4) fer- ner eine Silizidschicht (70) auf den Gatebereichen und auf Source/Drain-Bereichen (72) der Peripherietransistoren erzeugt wird.
14. Verfahren nach Anspruch 13, das nach dem Schritt i2) ei- nen Schritt des Implantierens der Source/Drain-Bereiche (58, 68) der Peripherietransistoren in das Substrat aufweist, wobei bei dem Schritt des Implantierens gleichzeitig die verbliebenen Teile der polykristallinen Schicht (46) dotiert werden.
15. Speicherzellenarray mit folgenden Merkmalen:
einer Mehrzahl von in einem zweidimensionalen Array angeordneten Speicherzellen (6), die durch in einem Substrat gebil- dete Feldeffekttransistoren realisiert sind; Wortleitungen (2; 48; 70), die in einer ersten Richtung bezüglich des Speicherzellenarrays angeordnet und mit Gatebereichen der Speicherzellen (6) elektrisch leitfähig verbunden sind; und
Bitleitungen (4, 40), die in einer zweiten Richtung im wesentlichen senkrecht zu der ersten Richtung zwischen den Speicherzellen (6) verlaufen, dadurch gekennzeichnet, daß
die Bitleitungen (4; 40) durch direkt auf Source/Drain- Bereichen (38) der Speicherzellen erzeugte metallische Strukturen gebildet sind, und zwischen den metallischen Strukturen der Bitleitungen (4; 40) und den Gatebereichen (34; 46) der Speicherzellen Isolierungsmittel (36) vorgesehen sind.
16. Speicherzellenarray nach Anspruch 15, bei dem die Isolierungsmittel (36) auf Seitenflächen der Gatebereiche vorgesehene isolierende Schichten sind.
17. Speicherzellenarray nach Anspruch 15 oder 16, bei dem die metallischen Strukturen (40) der Bitleitungen Silizidstruktu- ren sind.
18. Speicherzellenarray nach einem der Ansprüche 15 bis 17, bei dem das Substrat (10) aus Silizium besteht, die Gatebereiche aus Polysilizium bestehen und die Isolierungsmittel (36) Oxidabstandsschichten, die seitlich auf die Gatebereiche aufgebracht sind, sind.
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