JPH11195772A - 不揮発性メモリ装置及びその製造方法 - Google Patents

不揮発性メモリ装置及びその製造方法

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JPH11195772A
JPH11195772A JP19293998A JP19293998A JPH11195772A JP H11195772 A JPH11195772 A JP H11195772A JP 19293998 A JP19293998 A JP 19293998A JP 19293998 A JP19293998 A JP 19293998A JP H11195772 A JPH11195772 A JP H11195772A
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layer
forming
gate
bit line
source
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JP19293998A
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Jeong-Hyuk Choi
定 ▲ひゅく▼ 崔
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【課題】 不揮発性メモリ装置及びその製造方法を提供
する。 【解決手段】 ビットラインとワードラインが交差する
領域に設けられたゲート104 およびソース112a／ドレイ
ン112bからなる単位セルと、セルのドレイン112bと、ビ
ットライン124 をコンタクト122 を通して連結させる第
１導電体からなるパッド層116bと、ソース112aをワード
ライン方向に隣接するセルのソース112aと連結させるた
めに、パッド層116bから分離された第１導電体からなる
ソース連結層116aとを備え、コンタクト122 の一部とゲ
ート104 とがオーバーラップしている領域ｉを有するこ
とを特徴とする不揮発性メモリ装置。これにより、パッ
ド層とソース連結層との間隔をワードラインの幅より小
さくパタニングすることができるので、ビットラインコ
ンタクトとパッド層との距離を一定に維持しながら、ビ
ットラインコンタクトとワードラインが部分的に重なる
ように形成してセルの面積を縮小することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ装置
及びその製造方法に係り、より詳しくは、フローティン
グゲートとコントロールゲートが積層されたスタック型
のゲート構造を有するＮＯＲ型のフラッシュメモリ装置
及びその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置は、ＤＲＡＭ(Dynamic
Random Access Memory)及びＳＲＡＭ(Static Random A
ccess Memory）のように時間の経過によりデータを消失
する揮発性としてデータの入・出力が速いＲＡＭ製品
と、一回のデータの入力によりその状態は維持可能であ
るが、データの入・出力が遅いＲＯＭ(Read Only Memor
y)製品とに大別される。このようなＲＯＭ製品はＲＯ
Ｍ，ＰＲＯＭ(ProgrammableROM)，ＥＰＲＯＭ(Erasable
PROM) 及びＥＥＰＲＯＭ(Electrically EPROM)に分け
られる。このうち、電気的な方法でデータをプログラム
及び消去することのできるＥＥＰＲＯＭに対する需要が
増えつつある。前記ＥＥＰＲＯＭセルや一括消去機能を
有するフラッシュメモリセルは、フローティングゲート
とコントロールゲートが積層されたスタック型のゲート
構造を有する。
【０００３】フラッシュＥＥＰＲＯＭセルは回路的な観
点から見ると、ｎ個のセルトランジスタが直列に連結さ
れて単位ストリングを構成し、その単位ストリングがビ
ットラインと接地ラインとの間に並列に連結されている
ＮＡＮＤ型と、それぞれのセルトランジスタがビットラ
インと接地ラインとの間に並列に連結されているＮＯＲ
型とに分けられる。前記ＮＡＮＤ型は高集積化に有利で
あるが、ＮＯＲ型は高速動作に有利である。
【０００４】基本的なＮＯＲ型のフラッシュＥＥＰＲＯ
Ｍセルの構造及び動作方式がアメリカ特許第４，６９
８，７８７号に開示されており、これを添付図面を参照
して説明する。
【０００５】図１は、前記アメリカ特許第４，６９８，
７８７号に開示されているＮＯＲ型のフラッシュＥＥＰ
ＲＯＭ装置において、メモリセルアレーの一部を示した
レイアウト、図２は、前記セルアレーの等価回路図であ
り、図３は単位セルの垂直断面図である。
【０００６】ここで、参照符号１０は半導体基板、１２
はトンネル酸化膜、１４はフローティングゲート、１６
は層間誘電膜、１８はコントロールゲート、２０はアク
ティブ領域、２０ａ及び２０ｂはＮ+ ソース及びドレイ
ン領域、２４はビットラインコンタクト、２６はビット
ラインをそれぞれ示す。
【０００７】図１及び図３を参照すれば、一定の間隔で
形成される多数のビットライン（Ｂ／Ｌ１，２，…、以
下単にＢ／Ｌと称する）２６、ワードライン（Ｗ／Ｌ
１，２，…、以下単にＷ／Ｌと称する）及びソースライ
ン（ＣＳＬ、図２参照）を含む多数のセルアレーにおい
て、前記ワードライン（Ｗ／Ｌ）と金属層からなるビッ
トライン２６が直交する領域にフローティングゲート１
４とコントロールゲート１８のスタック型のゲート構造
で単位セルが形成される。ここで、ワードラインＷ／
Ｌ）はコントロールゲート１８によって提供される。二
つのセルは一つのビットラインコンタクト２４によりビ
ットライン２６と連結される。
【０００８】単位セルの構造を見ると（図３参照）、フ
ローティングゲート１４と基板１０との間にトンネル酸
化膜１２が形成され、前記フローティングゲート１４と
ワードラインとして提供されるコントロールゲート１８
との間に層間誘電膜１６が形成される。かつ、前記スタ
ック型のゲートにセルフアラインされてＮ+ ソース／ド
レイン領域２０ａ，２０ｂが形成される。前記フローテ
ィングゲート１４はアクティブ領域２０と前記アクティ
ブ領域２０の両側のフィールド領域の縁部の一部に形成
されることにより、隣接するセルのフローティングゲー
ト１４から隔離される。前記コントロールゲート１８は
隣接するセルのコントロールゲート１８と連結されるこ
とによりワードライン（Ｗ／Ｌ）を形成する。
【０００９】隣接するセルはソース／ドレイン領域２０
ａ，２０ｂを共有する。単位セルのドレイン領域２０ｂ
は同一なカラムに隣接するセルのドレイン領域２０ｂと
連結され、前記ドレイン領域２０ｂにはビットラインコ
ンタクト２４が形成される。同一なカラムに形成された
ビットラインコンタクト２４はコントロールゲート１８
により提供されるワードライン（Ｗ／Ｌ）に対して垂直
に配置されるビットライン２６により電気的に連結され
る。すなわち、二つのセルは一つのビットラインコンタ
クト２４によりビットライン２６によって連結される。
【００１０】単位セルのソース領域２０ａはそのアクテ
ィブ領域がワードライン方向に曲るようにパタニングさ
れて前記ワードライン（Ｗ／Ｌ）と平行に伸びることに
より、同一なカラムと同一なローに隣接するセルのソー
ス領域２０ａと連結される。ソース消去方式を用いる通
常のＮＯＲ型のフラッシュメモリセルは、ソース領域２
０ａがドレイン領域２０ｂより高いブレークダウン電圧
を有するように前記ソース領域２０ａをＮ- 領域がＮ+
領域を取り囲む二重拡散接合（Double Diffused Juncti
on：以下、“ＤＤ”という）構造で形成する。かつ、ソ
ースラインの抵抗を減少させるため、ワードライン（Ｗ
／Ｌ）に平行に形成されたソースアクティブ領域２０に
複数のビットライン２６ごとに一つのソースラインコン
タクト（図示せず）が形成され、前記ビットライン２６
に平行に形成されたソースラインが数ビットごとに一つ
ずつソースラインコンタクトを通して前記ソースアクテ
ィブ領域２０に電気的に連結される。
【００１１】前記ＮＯＲ型のフラッシュメモリセルの動
作はチャンネル熱電子(Channel HotElectron：ＣＨＥ)
注入方式を用いてプログラミングを行い、Ｆ−Ｎトンネ
リング(Fowler−Nordheim Tunneling)方式を用いてソー
スやバルク基板を通して消去する。
【００１２】まず、プログラム動作はフローティングゲ
ート１４に電子を貯蔵してセルのスレショルド電圧（Ｖ
th）を初期値である約２Ｖから約７Ｖに増加させること
である。すなわち、選択ビットラインに６〜７Ｖ、選択
ワードライン（すなわちコントロールゲート１８）に１
０〜１２Ｖを印加し、ソース２０ａ及び基板１０に０Ｖ
を印加すると、チャンネル熱電子の一部がゲート電界に
よりトンネル酸化膜１２を通してフローティングゲート
１４に注入されることにより、プログラムが行われる。
【００１３】消去動作はフローティングゲート１４の電
子を放電させてセルのスレショルド電圧を初期値である
２Ｖ程度に低めることである。すなわち、選択ビットラ
インをフローティングさせ、ソース２０ａに１２〜１５
Ｖを印加し、選択ワードラインに０Ｖを印加すると、フ
ローティングゲート１４とソース接合２０ａとの電圧差
により１００Å程度のトンネル酸化膜１２によるＦ−Ｎ
トンネリング方式でフローティングゲート１４内の電子
がソース領域２０ａに放電されることにより、消去が行
われる。消去動作は多数のワードラインとビットライン
を含む数百乃至数千ビットを一つのブロックとして行う
一括ブロック消去方式を採用する。
【００１４】読み出し動作は、選択ビットラインに約１
Ｖの電圧を印加し、ワードラインには４〜５Ｖを印加し
て消去及びプログラムセルによる電流経路の発生有無を
感知する。
【００１５】ここで、前記ソースラインは、プログラム
及び読み出し動作時にセルを通して発生する多量の電流
を接地ノードに放出させる役目を果たす。チャンネル熱
電子注入方式を用いるフラッシュメモリセルは多量の電
流を急速に放出させるため、８〜１６個のセルごとに一
つのソースラインを形成している。
【００１６】しかしながら、かかる構造を持つＮＯＲ型
のフラッシュメモリ装置では次のような問題点が発生す
る。
【００１７】（１）ビットライン２６とドレイン領域２
０ｂを連結させるためのビットラインコンタクト２４と
ワードラインとなるコントロールゲート１８との間に電
気的な隔離のために一定の距離（図１中の“ａ”）を確
保する必要がある。ところがこのビットラインコンタク
ト２４とワードラインとなるコントロールゲート１８と
の距離“ａ”は工程マージンによる最少のデザインルー
ルにより決まるため、より高集積化したセルを形成する
際に、この距離“ａ”を高集積化のためのセルの縮小比
率と同じように縮小することができなくなっている。
【００１８】（２）ソース領域の形成されるアクティブ
領域（すなわち、ソースアクティブ領域）２０を一定の
比率で縮小する場合、縮小されたアクティブ面積に応じ
て面抵抗が増加する。
【００１９】（３）コントロールゲート１８とソースア
クティブ領域２０との一定の距離（図１中の“ｂ”）が
前記コントロールゲート１８をパタニングするための工
程のミスアラインマージンにより決められるので、セル
面積の縮小に制限要素として作用する。
【００２０】このような問題点を解決するための新たな
セル構造がアメリカ特許第５，５１９，２３９号により
開示されている。
【００２１】図４は前記アメリカ特許第５，５１９，２
３９号に開示されているＮＯＲ型のフラッシュメモリセ
ル装置におけるセルアレーの一部を示したレイアウトで
ある。前記セルアレーの等価回路図と単位セルの構造は
図２及び図３に示したものと同一である。
【００２２】図４を参照すれば、ビットラインコンタク
ト６９とコントロールゲート５８によって提供されてる
ワードライン（Ｗ／Ｌ）との一定の距離が、コントロー
ルゲート５８に極近接して“０”に近づくか、場合によ
っては“０”となるようにする。ここで、ソースアクテ
ィブ領域を図１に示したように曲るように形成すると、
ワードラインとの一定の距離確保が求められる。この
点、図４においては、ソース／ドレインの形成されるア
クティブ領域６４をビットライン７０と平行にパタニン
グした後、隣接するセルのソース領域をワードライン
（Ｗ／Ｌ）と平行にソース金属層６６ａで連結する。し
たがって、ワードライン（Ｗ／Ｌ）となるコントロール
ゲート５８とソースアクティブ領域６４との一定の距離
確保が求められないので、セルの面積を容易に縮小する
ことができる。
【００２３】図５乃至図７は図４に示した従来のセルア
レーの製造方法を説明するための垂直断面図である。
【００２４】図５を参照すれば、通常の素子分離工程に
よりアクティブ領域とフィールド領域に分けられたＰ型
の半導体基板５０の上部にトンネル酸化膜５２を成長さ
せた後、その上部にフローティングゲート５４、層間誘
電膜５６及びコントロールゲート５８からなるスタック
型のゲートを形成する。この際、前記コントロールゲー
ト５８は酸化膜のような絶縁膜６０でキャッピングされ
る。
【００２５】次いで、イオン注入工程により前記スタッ
ク型のゲートにセルフアラインされるＮ+ ソース／ドレ
イン領域６４ａ，６４ｂを形成した後、その結果物の上
部に絶縁膜を蒸着し、前記絶縁膜を異方性食刻すること
により、スタック型のゲートの側壁に絶縁膜スぺーサ６
２を形成する。前記工程の結果、前記Ｎ+ ソース／ドレ
イン領域６４ａ，６４ｂをそれぞれ露出させるセルフア
ラインコンタクト６５ａ，６５ｂが形成される。
【００２６】次に、図６を参照すれば、前記結果物の上
部にタングステンのような金属層を蒸着した後、その上
部にフォトレジストパターン６７を形成する。その後、
前記フォトレジストパターン６７を食刻マスクとして用
いて金属層をパタニングすることにより、前記コンタク
ト６５ａを通してソース領域６４ａに連結されるソース
金属層６６ａ及び前記コンタクト６５ｂを通してドレイ
ン領域６４ｂに連結されるビットラインパッド６６ｂが
形成される。前記ソース金属層６６ａはワードラインと
して提供されるコントロールゲート５８と平行に伸びて
各セルのソース領域６４ａを連結させる役目を果たす。
【００２７】次に、図７を参照すれば、前記フォトレジ
ストパターン６７を取り除いた後、結果物の上部に層間
絶縁膜６８を形成し、平坦化工程により前記層間絶縁膜
６８の表面を平坦化させる。次いで、フォトリソグラフ
ィー及び食刻工程により前記層間絶縁膜６８を食刻して
ビットラインパッド６６ｂを露出させるビットラインコ
ンタクト６９を形成した後、その結果物の上部に金属層
を蒸着してビットライン７０を形成する。
【００２８】しかしながら、上述した構造を持つＮＯＲ
型のフラッシュメモリ装置によれば、次のような問題点
が発生する。
【００２９】第一に、ビットラインパッド６６ｂとソー
ス金属層６６ａを同一な金属層で形成し、一つのフォト
マスクを用いてパタニングするので、ビットラインパッ
ド６６ｂとソース金属層６６ａとの距離（図６中の
“ｃ”）を工程限界以下には縮小することができない。
すなわち、ワードラインとして提供されるコントロール
ゲート５８の幅により決められるセルのチャンネル長さ
を縮小させて最少のパターンを形成する場合、前記コン
トロールゲート５８の幅以下にビットラインパッド６６
ｂとソース金属層６６ａとの距離“ｃ”を縮小すること
は不可能である。
【００３０】第二に、ビットラインパッド６６ｂとビッ
トライン７０を連結させるビットラインコンタクト６９
が前記ビットラインパッド６６ｂの面積内で一定のマー
ジン（図７中の“ｄ”）を有するべきなので、ビットラ
インコンタクト６９とコントロールゲート５８との距離
を“０”とすることができない。
【００３１】
【発明が解決しようとする課題】本発明は上述した従来
の方法による問題点を解決するために案出されたもので
あり、本発明の目的は、ビットラインパッドをビットラ
インコンタクトと一定の距離を維持させながら、前記ビ
ットラインコンタクトをワードラインと部分的に重なる
ように形成することにより、セルの面積を縮小させるこ
とのできる不揮発性メモリ装置を提供することにある。
【００３２】また、本発明の他の目的は、前記不揮発性
メモリ装置の製造に好適な不揮発性メモリ装置の製造方
法を提供することにある。
【００３３】
【課題が解決するための手段】本発明の諸目的は、下記
する手段により達成される。
【００３４】（１）一定の間隔で平行に配列された複数
のビットラインと、前記ビットラインに垂直に一定の間
隔で配列された複数のワードラインと、前記ビットライ
ンと前記ワードラインが交差する領域に位置し、第１導
電型の半導体基板の上部にゲート絶縁膜を介して隣接す
る単位セルのゲートに連結されて前記ワードラインを形
成するゲートと、前記ゲートの両側の前記半導体基板表
面に形成された第２導電型のソース／ドレイン領域とを
有する単位セルと、前記セルのドレイン領域に連結さ
れ、その上部にビットラインコンタクトを通して前記ビ
ットラインに連結されている第１導電体からなるパッド
層と、前記セルのソース領域の上部にワードライン方向
に隣接するセルのソース領域を連結させるように形成さ
れ、前記パッド層から分離された前記第１導電体からな
るソース連結層とを備え、前記ビットラインコンタクト
の一部が前記セルのゲートと重なる領域を有することを
特徴とする不揮発性メモリ装置。
【００３５】（２）前記ビットラインコンタクトが設け
られた部分を除く前記パッド層の一部とビットラインの
間、および前記ソース連結層とビットラインの間にはそ
れぞれ絶縁層が形成されており、当該２つの絶縁層は互
いに異なる層構造を有することを特徴とする。
【００３６】（３）前記単位セルは電気的なプログラミ
ング及び消去可能なセルであり、前記ゲートはフローテ
ィングゲートとコントロールゲートの積層構造を有する
ことを特徴とする。
【００３７】（４）前記単位セルは単層のゲートを有す
るマスクＲＯＭセルであることを特徴とする。
【００３８】（５）前記ゲートの幅はビットライン方向
に前記パッド層とソース連結層との間隔より大きいこと
を特徴とする。
【００３９】（６）前記パッド層の幅はビットライン方
向に前記ソース連結層のビットライン方向の幅より大き
いことを特徴とする。
【００４０】（７）（ａ）第１導電型の半導体基板の上
部にゲート絶縁膜を介してメモリセルのゲートを形成す
る段階と、（ｂ）前記ゲートをマスクとして用いて第２
導電型の不純物をイオン注入して前記ゲートの両側の基
板表面に前記セルの第２導電型のソース及びドレイン領
域を形成する段階と、（ｃ）前記（ｂ）の段階を経た前
記半導体基板の上部に第１絶縁層を形成し、その第１絶
縁層をエッチバックして前記ソース及びドレイン領域の
一部位を露出させる段階と、（ｄ）前記（ｃ）の段階を
経た前記半導体基板の上部に第１導電体と第２絶縁層を
順次に形成する段階と、（ｅ）前記第２絶縁層を、隣接
するセルのソース領域を連結させるためのソース連結層
のパターンでパタニングする段階と、（ｆ）前記（ｅ）
の段階を経た前記半導体基板の上部に前記ドレイン領域
に連結されるパッド層を形成するためのフォトレジスト
パターンを形成する段階と、（ｇ）前記フォトレジスト
パターン及び前記第２絶縁層を食刻マスクとして用いて
露出された第１導電体を食刻することにより、前記ドレ
イン領域の上部には前記第１導電体からなるパッド層を
形成し、前記ソース領域の上部には前記第１導電体から
なるソース連結層を形成する段階と、（ｈ）前記フォト
レジストパターンを取り除く段階とを備えることを特徴
とする不揮発性メモリ装置の製造方法。
【００４１】（８）前記（ａ）段階は、前記半導体基板
の上部にゲート絶縁膜、第１電極層、層間誘電膜、第２
電極層及びキャップ絶縁膜を順次に形成する段階と、前
記第２電極層、層間誘電膜及び第１電極層を順次に食刻
することにより、前記第１電極層と第２電極層からなる
セルのスタック型のゲートを形成する段階とを含むこと
を特徴とする。
【００４２】（９）前記（ｈ）段階後、前記パッド層及
び前記ソース連結層を形成した前記半導体基板の上部に
第３絶縁層を形成する段階と、前記パッド層の上部の第
３絶縁層を食刻することにより、前記ゲートと部分的に
重なるように前記パッド層を露出させるビットラインコ
ンタクトを形成する段階と、前記ビットラインコンタク
トを形成した前記第３絶縁層を含む前記半導体基板の上
部全面に第２導電体を形成し、その第２導電体をパタニ
ングして前記ビットラインコンタクト及びパッド層を通
して前記ドレイン領域に連結されるビットラインを形成
する段階と、をさらに備えることを特徴とする。
【００４３】（１０）（ａ）第１導電型の半導体基板の
上部にゲート絶縁膜を介してメモリセルのゲートを形成
する段階と、（ｂ）前記ゲートをマスクとして用いて第
２導電型の不純物をイオン注入して前記ゲートの両側の
基板表面に前記セルの第２導電型のソース及びドレイン
領域を形成する段階と、（ｃ）前記（ｂ）の段階を経た
前記半導体基板の上部に第１絶縁層を形成し、前記第１
絶縁層をエッチバックして前記ソース及びドレイン領域
の一部位を露出させる段階と、（ｄ）前記（ｃ）の段階
を経た前記半導体基板の上部に第１導電体と第２絶縁層
を順次に形成する段階と、（ｅ）前記第２絶縁層を前記
ドレイン領域に形成されるパッド層のパターンでパタニ
ングする段階と、（ｆ）前記（ｅ）の段階を経た前記半
導体基板の上部に、隣接するセルのソース領域を連結さ
せるソース連結層を形成するためのフォトレジストパタ
ーンを形成する段階と、（ｇ）前記フォトレジストパタ
ーン及び前記第２絶縁層を食刻マスクとして用いて露出
された第１導電体を食刻することにより、前記ドレイン
領域の上部には前記第１導電体からなるパッド層を形成
し、前記ソース領域の上部には前記第１導電体からなる
ソース連結層を形成する段階と、（ｈ）前記フォトレジ
ストパターンを取り除く段階とを備えることを特徴とす
る不揮発性メモリ装置の製造方法。
【００４４】（１１）前記（ａ）段階は、前記半導体基
板の上部にゲート絶縁膜、第１電極層、層間誘電膜及び
第２電極層を順次に形成する段階と、前記第２電極層、
層間誘電膜及び第１電極層を順次に食刻することによ
り、前記第１電極層と第２電極層からなるセルのスタッ
ク型のゲートを形成する段階とを含むことを特徴とす
る。
【００４５】（１２）前記（ｈ）段階後、前記パッド層
及び前記ソース連結層を形成した前記半導体基板の上部
に第３絶縁層を形成する段階と、前記パッド層の上部の
第３絶縁層を食刻することにより、前記ゲートと部分的
に重なるように前記パッド層を露出させるビットライン
コンタクトを形成する段階と、前記第３絶縁層にビット
ラインコンタクトを形成した前記半導体基板の上部に第
２導電体を形成し、その第２導電体をパタニングして前
記ビットラインコンタクト及びパッド層を通して前記ド
レイン領域に連結されるビットラインを形成する段階と
をさらに備えることを特徴とする。
【００４６】
【発明の実施の形態】以下、本発明の望ましい実施例を
添付図面を参照して詳しく説明する。
【００４７】図８は本発明によるＮＯＲ型のフラッシュ
メモリセルアレーのレイアウトであり、図９は前記セル
アレーの垂直断面図である。本発明のＮＯＲ型のフラッ
シュメモリセルアレーの等価回路図は図２に示した従来
のものと同一でその説明を省略する。
【００４８】図８及び図９を参照すれば、一定の間隔で
形成される多数のビットライン（Ｂ／Ｌ）１２４、ワー
ドライン（Ｗ／Ｌ）及びソースライン（図示せず）を含
む多数のセルアレーにおいて、前記ワードライン（Ｗ／
Ｌ）と金属層からなるビットライン１２４が直交する領
域にフローティングゲート１０４とコントロールゲート
１０８のスタック型のゲート構造で単位セルが形成され
る。ここで、ワードライン（Ｗ／Ｌ）はコントロールゲ
ート１０８によって提供される。そして、二つのセル
が、一つのビットラインコンタクト１２２によりビット
ライン１２４と連結され、隣接するセルのソース領域１
１２ａはコントロールゲート１０８によって提供される
ワードライン（Ｗ／Ｌ）と平行なソース連結層１１６ａ
を通して連結され、前記ビットライン１２４と平行なソ
ースラインが数ビットごとに一つずつ位置して前記ソー
ス連結層１１６ａに連結される。単位セルのソース／ド
レイン領域１１２ａ，１１２ｂの形成されるアクティブ
領域１１２は前記ビットライン１２４と平行にパタニン
グされる。
【００４９】単位セルの構造を見ると、フローティング
ゲート１０４と半導体基板１００との間にトンネル酸化
膜であるゲート酸化膜１０２が形成され、前記フローテ
ィングゲート１０４とワードラインとして提供されるコ
ントロールゲート１０８との間に層間誘電膜１０６が形
成される。かつ、前記スタック型のゲートにセルフアラ
インされてＮ+ ソース／ドレイン領域１１２ａ，１１２
ｂが形成される。前記フローティングゲート１０４はア
クティブ領域１１２と前記アクティブ領域１１２の両側
のフィールド領域の縁部の一部に形成されることによ
り、隣接するセルのフローティングゲート１０４から隔
離される。前記コントロールゲート１０８は隣接するセ
ルのコントロールゲート１０８と連結されることにより
ワードラインを形成する。
【００５０】隣接するセルはソース／ドレイン領域１１
２ａ，１１２ｂを共有する。単位セルのドレイン領域１
１２ｂは同一なカラムに隣接するセルのドレイン領域１
１２ｂと連結され、前記ドレイン領域１１２ｂの上部に
は第１導電体からなるパッド層１１６ｂが形成される。
前記パッド層１１６ｂの上部にはビットラインコンタク
ト１２２が形成される。同一なカラムに形成されたビッ
トラインコンタクト１２２はワードラインとして提供さ
れるコントロールゲート１０８に対して垂直に配置され
るビットライン１２４により電気的に連結される。すな
わち、二つのセルは一つのビットラインコンタクト１２
２によりビットライン１２４と連結される。かつ、前記
ビットラインコンタクト１２２はワードライン１０８と
部分的に重なるように配置される。
【００５１】単位セルのソース領域１１２ａはコントロ
ールゲート１０８と平行な前記第１導電体からなるソー
ス連結層１１６ａを通して同一なカラムと同一なローに
隣接するセルのソース領域１１２ａと連結される。前記
ソース連結層１１６ａの上部には複数のビットライン１
２４ごとに一つのソースラインコンタクト（図示せず）
が形成される。前記ビットライン１２４と平行に形成さ
れたソースラインは前記ソースラインコンタクトを通し
てソース連結層１１６ａに連結される。
【００５２】前記パッド層１１６ｂとソース連結層１１
６ａは同一な第１導電体を相異なるフォトマスクを用い
て同時に食刻することにより形成される。したがって、
前記パッド層１１６ｂとソース連結層１１６ａとの離隔
距離（ｆ）を写真工程の限界解像度以下にパタニングす
ることができる。かつ、前記ソース連結層１１６ａのビ
ットライン方向の幅（ｈ）を前記パッド層１１６ｂのビ
ットライン方向の幅（ｇ）より小さくパタニングするこ
とにより、工程マージンにより決められるビットライン
コンタクト１２２とパッド層１１６ｂとの距離を一定に
維持することができる。
【００５３】図１０乃至図１３は図９に示したＮＯＲ型
のフラッシュメモリセルアレーの製造方法を説明するた
めの垂直断面図である。
【００５４】図１０は第１絶縁層１１４、第１導電体１
１６及び第２絶縁層１１８を形成する段階を示す。Ｐ型
の半導体基板１００の上部に通常の素子分離工程、例え
ばシリコン部分酸化法(local oxidation of silicon：
ＬＯＣＯＳ)又は選択的なポリシリコン酸化法(selectiv
e polysilicon oxidation：ＳＥＰＯＸ) を施して前記
基板１００の上部に約５０００Åの厚さを有するフィー
ルド酸化膜（図示せず）を形成することにより、基板１
００をアクティブ領域（図８の参照符号“１１２”）と
フィールド領域に区分する。
【００５５】次に、前記アクティブ領域とフィールド領
域の境界部の不要な膜を取り除くため、数百Åの厚さを
有する犠牲酸化膜を形成した後、湿式食刻工程により前
記犠牲酸化膜を取り除く。
【００５６】前記アクティブ領域の上部にトンネル酸化
膜と呼ばれる酸化膜又は窒化膜（あるいはこれらの積層
膜）を約１００Å程度の厚さに成長させることにより、
単位セルのゲート酸化膜１０２を形成した後、その上部
にフローティングゲート１０４として用いられる第１電
極層、例えば第１ポリシリコン層を１０００Å程度の厚
さで蒸着させる。その後、多量のリン（Ｐ）を含有する
ＰＯＣｌ３を沈積して前記第１ポリシリコン層をＮ+ 型
となるようにドーピングさせる。
【００５７】次いで、フォトリソグラフィー及び食刻工
程により前記フィールド酸化膜の上部のフローティング
ゲート１０４になる第１ポリシリコン層１０４を異方性
食刻する。この際、前記第１ポリシリコン層はアクティ
ブ領域と前記アクティブ領域の両側のフィールド酸化膜
の縁部の一部に形成されるように異方性食刻する。
【００５８】次いで、フローティングゲート１０４にな
る前記第１ポリシリコン層を酸化させて約１００Å厚さ
の第１酸化膜を成長させた後、その上に約１３０Å厚さ
の窒化膜を蒸着し、その窒化膜を酸化させて約４０Å厚
さの第２酸化膜を成長させることにより、ＯＮＯ(oxide
／nitride／oxide) 膜からなる層間誘電膜１０６を形成
する。その後、前記層間誘電膜１０６の上部にコントロ
ールゲート１０８として用いられる第２電極層、例えば
Ｎ+ 型でドーピングされている１０００Å厚さの第２ポ
リシリコン層と１５００Å厚さの金属シリサイド層を順
次に積層してポリサイド層を形成する。次に、前記ポリ
サイド層（コントロールゲート１０８）の上部に酸化膜
のような絶縁膜を約２５００Å厚さで蒸着してキャッピ
ング層１１０を形成する。ここで、前記キャッピング層
１１０は後続のセルフアライン食刻工程時に前記コント
ロールゲートを保護するために形成される。
【００５９】その後、フォトリソグラフィー工程により
セルのスタック型のゲートを形成するためのレジストに
よる食刻マスクを形成した後、セルフアライン食刻法を
用いて前記キャッピング層１１０、コントロールゲート
１０８になるポリサイド層、層間誘電膜１０６及びフロ
ーティングゲート１０４になる第１ポリシリコン層を連
続的に異方性食刻する。前記工程の結果、セル領域にフ
ローティングゲート１０４とコントロールゲート１０８
とのスタック型のゲートが形成される。前記コントロー
ルゲート１０８は隣接するセルのコントロールゲート１
０８と連結されることによりワードラインを形成する。
【００６０】次いで、前記スタック型のゲートをイオン
注入マスクとして用いてＮ型の不純物をイオン注入する
ことにより、前記基板１００のアクティブ領域にＮ+ 型
のソース／ドレイン領域１１２ａ，１１２ｂを形成す
る。
【００６１】前記結果物の上部に酸化物を約１５００Å
の厚さで蒸着して第１絶縁層１１４を形成した後、その
第１絶縁層１１４をエッチバックしてＮ+ ソース／ドレ
イン領域１１２ａ，１１２ｂをそれぞれ露出させるセル
フアラインコンタクトを形成する。
【００６２】その後、前記結果物の上部に第１導電体１
１６を２０００〜５０００Åの厚さで形成し、その上部
に酸化膜や窒化膜又は前記膜の複合膜を１０００〜３０
００Åの厚さで蒸着して第２絶縁層１１８を形成する。
ここで、前記第１導電体１１６は不純物がドーピングさ
れているポリシリコンと、タングステン（Ｗ）、チタン
（Ｔｉ）又はタンタル（Ｔａ）の金属シリサイドが積層
されたポリサイド構造で形成可能である。また、前記第
１導電体１１６はタングステン、チタン、タンタル又は
アルミニウムのような金属で形成することができ、アル
ミニウム合金で形成することもできる。
【００６３】ここで、前記セルフアラインコンタクト領
域を完全に充填することにより前記第１導電体１１６の
表面を平らにすることが望ましい。かつ、前記第１導電
体１１６をタングステン、チタン、タンタル又はアルミ
ニウムのような金属やアルミニウム合金で形成する場
合、前記第１導電体１１６の下部に金属とシリコンとの
反応を抑えるチタンナイトライド（ＴｉＮ）層や抵抗減
少のためのチタン層を形成することができ、前記第１導
電体１１６の上部にヒロック(hillock) 防止のためのチ
タン層を形成することもできる。
【００６４】図１１は第２絶縁層１１８をソース連結層
のパターンでパタニングする段階を示す。上述したよう
に、第２絶縁層１１８を形成した後、ワードライン方向
に隣接するセルのソース領域１１２ａを連結するための
ソース連結層をパタニングするため、フォトリソグラフ
ィー工程により前記第２絶縁層１１８の上部に第１フォ
トレジストパターン１１７を形成する。その後、前記第
１フォトレジストパターン１１７を食刻マスクとして用
いて、露出された第２絶縁層１１８を食刻することによ
り、前記第２絶縁層１１８をソース連結層のパターンで
パタニングする。
【００６５】図１２はソース連結層１１６ａ及びパッド
層１１６ｂを形成する段階を示す。上述したように、第
２絶縁層１１８をパタニングした後、前記第１フォトレ
ジストパターン１１７を取り除く。
【００６６】その後、セルのドレイン領域１１２ｂと後
続の工程で形成されるビットラインを連結させるパッド
層を形成するため、フォトリソグラフィー工程により前
記結果物の上部に第２フォトレジストパターン１１９を
形成する。
【００６７】次に、前記第２フォトレジストパターン１
１９及び前記パタニングされた第２絶縁層１１８を食刻
マスクとして用いて露出された第１導電体１１６を食刻
する。その結果、セルのソース領域１１２ａの上部には
前記第１導電体１１６からなるソース連結層１１６ａが
形成され、ドレイン領域１１２ｂの上部には前記第１導
電体１１６からなるパッド層１１６ｂが形成される。こ
のように前記パッド層１１６ｂとソース連結層１１６ａ
は同一な第１導電体１１６を相異なる食刻マスクを用い
て同時に食刻することにより形成されるので、前記パッ
ド層１１６ｂとソース連結層１１６ａとの離隔距離
（ｆ）をコントロールゲート１０８の幅より小さくパタ
ニングすることができる。特に、前記コントロールゲー
ト１０８の幅をフォトリソグラフィー工程の限界解像度
でパタニングする場合、パッド層１１６ｂとソース連結
層１１６ａとの離隔距離（ｆ）を前記限界解像度以下に
パタニングすることができる。かつ、望ましくは、前記
ソース連結層１１６ａのビットライン方向の幅（図１３
のｈ）を前記パッド層１１６ｂのビットライン方向の幅
（図１３のｇ）より小さくパタニングする。この場合、
ソース連結層１１６ａはその幅が小さくても深いため、
抵抗面では問題がなく、パッド層１１６ｂの幅（ｇ）を
増加させることにより後続の工程で形成されるビットラ
インコンタクトと前記パッド層１１６ｂとの距離を一定
に確保することができる。
【００６８】図１３はビットラインコンタクト１２２及
びビットライン１２４を形成する段階を示す。上述した
ように、ソース連結層１１６ａとパッド層１１６ｂを形
成した後、前記第２フォトレジストパターン１１９を取
り除く。
【００６９】次いで、前記結果物の上部に第３絶縁層１
２０を蒸着し、これを平坦化させる。ここで、前記第３
絶縁層１２０はワードラインとなるコントロールゲート
１０８を後続の工程で形成されるビットラインから絶縁
させる役目を果たす。
【００７０】その後、フォトリソグラフィー及び食刻工
程により前記パッド層１１６ｂの上部の第３絶縁層１２
０を食刻することにより、ビットラインコンタクト１２
２を形成する。このとき、前記パッド層１１６ｂの幅
（ｇ）はソース連結層１１６ｂの幅（ｈ）より大きくパ
タニングされているので、前記ビットラインコンタクト
１２２とパッド層１１６ｂとは一定のマージンを維持す
ることができ、かつ、ビットラインコンタクト１２２と
コントロールゲート１０８とが部分的に重なる（オーバ
ラップ）領域（ｉ）を形成することができる。
【００７１】次に、前記ビットラインコンタクト１２２
が形成されている結果物の上部に第２導電体、例えばタ
ングステン、アルミニウム又はアルミニウム合金を蒸着
し、フォトリソグラフィー及び食刻工程により前記第２
導電体をパタニングすることにより、前記ビットライン
コンタクト１２２とパッド層１１６ｂを通してセルのド
レイン領域１１２ｂに連結されるビットライン１２４を
形成する。この状態で、パッド層１１６ｂ上のビットラ
インコンタクト１２２部分を除くパッド層１１６ｂ上の
一部とビットライン１２４との間は第３絶縁層１２０の
みであるのに対し、ソース連結層１１６ｂ上とビットラ
イン１２４との間は第２絶縁層１１８と第３絶縁層１２
０の２層構造の絶縁層となっている。
【００７２】以上本発明を適用した一実施形態を説明し
たが、本発明はこのような実施形態に限定されるもので
はなく、例えば、本発明の望ましい他の実施形態によれ
ば、前記図１１の工程で第２絶縁層１１８をパッド層１
１６のパターンでパタニングし、図１２の工程でフォト
レジストパターンと前記第２絶縁層１１８を用いてパッ
ド層１１６ｂとソース連結層１１６ａを同時にパタニン
グすることができる。
【００７３】また、図示してはいないが、マスクＲＯＭ
のような単層ゲートや２層以上の多層ゲートを有するメ
モリ装置にも本発明のセル構造を適用することができ
る。
【００７４】以上、本発明の望ましい実施形態を説明し
たが、該当技術分野の当業者であれば、特許請求の範囲
に記載された本発明の思想及び領域を逸脱しない範囲で
本発明を修正及び変形させることができるというのは明
らかである。
【００７５】
【発明の効果】上述したように、本発明による不揮発性
メモリ装置及びその製造方法によれば、セルのドレイン
領域とビットラインを連結させるため、前記ドレイン領
域の上部に形成されるパッド層と隣接するセルのソース
領域を連結させるためのソース連結層を、同一な導電体
を相異なるフォトマスクを用いて形成した食刻マスクに
よって同時に食刻することにより形成する。したがっ
て、前記パッド層とソース連結層との間隔をワードライ
ンの幅より小さくパタニングすることができるので、ビ
ットラインコンタクトとパッド層との距離を一定に維持
しながら、前記ビットラインコンタクトがワードライン
と部分的に重なるように形成することにより、メモリセ
ルの面積を縮小することができる。
【図面の簡単な説明】
【図１】 従来の方法によるＮＯＲ型のフラッシュメモ
リセルアレーのレイアウト。
【図２】 図１に示したメモリセルアレーの等価回路
図。
【図３】 図１に示したセルアレーにおいて、単位セル
の垂直断面図。
【図４】 従来の他の方法によるＮＯＲ型のフラッシュ
メモリセルアレーのレイアウト。
【図５】 図４に示した従来のセルアレーの製造方法を
説明するための垂直断面図。
【図６】 図５に続く従来のセルアレーの製造方法を説
明するための垂直断面図。
【図７】 図６に続く従来のセルアレーの製造方法を説
明するための垂直断面図。
【図８】 本発明によるＮＯＲ型のフラッシュメモリセ
ルアレーのレイアウト。
【図９】 図８に示したセルアレーの垂直断面図。
【図１０】 図９に示したセルアレーの製造方法を説明
するための垂直断面図。
【図１１】 図９に示したセルアレーの製造方法を説明
するための垂直断面図。
【図１２】 図９に示したセルアレーの製造方法を説明
するための垂直断面図。
【図１３】 図９に示したセルアレーの製造方法を説明
するための垂直断面図。
【符号の説明】
１００…半導体基板、 １０２…トンネル酸化膜、 １０４…フローティングゲート、 １０６…層間誘電膜、 １０８…コントロールゲート、 １１２ａ…ソース領域、 １１２ｂ…ドレイン領域、 １１４…第１絶縁層、 １１６…第１導電体、 １１８…第２絶縁層、 １２０…第３絶縁層、 １１６ａ…ソース連結層、 １１６ｂ…パッド層、 １２２…ビットラインコンタクト、 １２４…ビットライン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 一定の間隔で平行に配列された複数のビ
    ットラインと、 前記ビットラインに垂直に一定の間隔で配列された複数
    のワードラインと、 前記ビットラインと前記ワードラインが交差する領域に
    位置し、第１導電型の半導体基板の上部にゲート絶縁膜
    を介して隣接する単位セルのゲートに連結されて前記ワ
    ードラインを形成するゲートと、 前記ゲートの両側の前記半導体基板表面に形成された第
    ２導電型のソース／ドレイン領域とを有する単位セル
    と、 前記セルのドレイン領域に連結され、その上部にビット
    ラインコンタクトを通して前記ビットラインに連結され
    ている第１導電体からなるパッド層と、 前記セルのソース領域の上部にワードライン方向に隣接
    するセルのソース領域を連結させるように形成され、前
    記パッド層から分離された前記第１導電体からなるソー
    ス連結層とを備え、 前記ビットラインコンタクトの一部が前記セルのゲート
    と重なる領域を有することを特徴とする不揮発性メモリ
    装置。
  2. 【請求項２】 前記ビットラインコンタクトが設けられ
    た部分を除く前記パッド層の一部とビットラインの間、
    および前記ソース連結層とビットラインの間にはそれぞ
    れ絶縁層が形成されており、当該２つの絶縁層は互いに
    異なる層構造を有することを特徴とする請求項１に記載
    の不揮発性メモリ装置。
  3. 【請求項３】 前記単位セルは電気的なプログラミング
    及び消去可能なセルであり、前記ゲートはフローティン
    グゲートとコントロールゲートの積層構造を有すること
    を特徴とする請求項１に記載の不揮発性メモリ装置。
  4. 【請求項４】 前記単位セルは単層のゲートを有するマ
    スクＲＯＭセルであることを特徴とする請求項１に記載
    の不揮発性メモリ装置。
  5. 【請求項５】 前記ゲートの幅はビットライン方向に前
    記パッド層とソース連結層との間隔より大きいことを特
    徴とする請求項１に記載の不揮発性メモリ装置。
  6. 【請求項６】 前記パッド層の幅はビットライン方向に
    前記ソース連結層のビットライン方向の幅より大きいこ
    とを特徴とする請求項１に記載の不揮発性メモリ装置。
  7. 【請求項７】 （ａ）第１導電型の半導体基板の上部に
    ゲート絶縁膜を介してメモリセルのゲートを形成する段
    階と、 （ｂ）前記ゲートをマスクとして用いて第２導電型の不
    純物をイオン注入して前記ゲートの両側の基板表面に前
    記セルの第２導電型のソース及びドレイン領域を形成す
    る段階と、 （ｃ）前記（ｂ）の段階を経た前記半導体基板の上部に
    第１絶縁層を形成し、その第１絶縁層をエッチバックし
    て前記ソース及びドレイン領域の一部位を露出させる段
    階と、 （ｄ）前記（ｃ）の段階を経た前記半導体基板の上部に
    第１導電体と第２絶縁層を順次に形成する段階と、 （ｅ）前記第２絶縁層を、隣接するセルのソース領域を
    連結させるためのソース連結層のパターンでパタニング
    する段階と、 （ｆ）前記（ｅ）の段階を経た前記半導体基板の上部に
    前記ドレイン領域に連結されるパッド層を形成するため
    のフォトレジストパターンを形成する段階と、 （ｇ）前記フォトレジストパターン及び前記第２絶縁層
    を食刻マスクとして用いて露出された第１導電体を食刻
    することにより、前記ドレイン領域の上部には前記第１
    導電体からなるパッド層を形成し、前記ソース領域の上
    部には前記第１導電体からなるソース連結層を形成する
    段階と、 （ｈ）前記フォトレジストパターンを取り除く段階とを
    備えることを特徴とする不揮発性メモリ装置の製造方
    法。
  8. 【請求項８】 前記（ａ）段階は、 前記半導体基板の上部にゲート絶縁膜、第１電極層、層
    間誘電膜、第２電極層及びキャップ絶縁膜を順次に形成
    する段階と、 前記第２電極層、層間誘電膜及び第１電極層を順次に食
    刻することにより、前記第１電極層と第２電極層からな
    るセルのスタック型のゲートを形成する段階とを含むこ
    とを特徴とする請求項７に記載の不揮発性メモリ装置の
    製造方法。
  9. 【請求項９】 前記（ｈ）段階後、 前記パッド層及び前記ソース連結層を形成した前記半導
    体基板の上部に第３絶縁層を形成する段階と、 前記パッド層の上部の第３絶縁層を食刻することによ
    り、前記ゲートと部分的に重なるように前記パッド層を
    露出させるビットラインコンタクトを形成する段階と、 前記ビットラインコンタクトを形成した前記第３絶縁層
    を含む前記半導体基板の上部全面に第２導電体を形成
    し、その第２導電体をパタニングして前記ビットライン
    コンタクト及びパッド層を通して前記ドレイン領域に連
    結されるビットラインを形成する段階と、をさらに備え
    ることを特徴とする請求項７に記載の不揮発性メモリ装
    置の製造方法。
  10. 【請求項１０】 （ａ）第１導電型の半導体基板の上部
    にゲート絶縁膜を介してメモリセルのゲートを形成する
    段階と、 （ｂ）前記ゲートをマスクとして用いて第２導電型の不
    純物をイオン注入して前記ゲートの両側の基板表面に前
    記セルの第２導電型のソース及びドレイン領域を形成す
    る段階と、 （ｃ）前記（ｂ）の段階を経た前記半導体基板の上部に
    第１絶縁層を形成し、前記第１絶縁層をエッチバックし
    て前記ソース及びドレイン領域の一部位を露出させる段
    階と、 （ｄ）前記（ｃ）の段階を経た前記半導体基板の上部に
    第１導電体と第２絶縁層を順次に形成する段階と、 （ｅ）前記第２絶縁層を前記ドレイン領域に形成される
    パッド層のパターンでパタニングする段階と、 （ｆ）前記（ｅ）の段階を経た前記半導体基板の上部
    に、隣接するセルのソース領域を連結させるソース連結
    層を形成するためのフォトレジストパターンを形成する
    段階と、 （ｇ）前記フォトレジストパターン及び前記第２絶縁層
    を食刻マスクとして用いて露出された第１導電体を食刻
    することにより、前記ドレイン領域の上部には前記第１
    導電体からなるパッド層を形成し、前記ソース領域の上
    部には前記第１導電体からなるソース連結層を形成する
    段階と、 （ｈ）前記フォトレジストパターンを取り除く段階とを
    備えることを特徴とする不揮発性メモリ装置の製造方
    法。
  11. 【請求項１１】 前記（ａ）段階は、 前記半導体基板の上部にゲート絶縁膜、第１電極層、層
    間誘電膜及び第２電極層を順次に形成する段階と、 前記第２電極層、層間誘電膜及び第１電極層を順次に食
    刻することにより、前記第１電極層と第２電極層からな
    るセルのスタック型のゲートを形成する段階とを含むこ
    とを特徴とする請求項１０に記載の不揮発性メモリ装置
    の製造方法。
  12. 【請求項１２】 前記（ｈ）段階後、 前記パッド層及び前記ソース連結層を形成した前記半導
    体基板の上部に第３絶縁層を形成する段階と、 前記パッド層の上部の第３絶縁層を食刻することによ
    り、前記ゲートと部分的に重なるように前記パッド層を
    露出させるビットラインコンタクトを形成する段階と、 前記第３絶縁層にビットラインコンタクトを形成した前
    記半導体基板の上部に第２導電体を形成し、その第２導
    電体をパタニングして前記ビットラインコンタクト及び
    パッド層を通して前記ドレイン領域に連結されるビット
    ラインを形成する段階とをさらに備えることを特徴とす
    る請求項１０に記載の不揮発性メモリ装置の製造方法。
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