JPH09246382A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路の集積度と性能の向上を図
る。 【解決手段】 ソース・ドレイン領域５上に選択ＣＶＤ
法を用いて導電層７を自己整合で形成し、ゲート電極４
の上面と側面を、層間絶縁膜である第２絶縁層８と異な
る材料の第１絶縁層６で覆う。コンタクトホール１０
ａ，１０ｂのエッチングにおいて、まずソース・ドレイ
ン領域５上のコンタクトホール１０ａと分離領域２のゲ
ート電極４上のコンタクトホール１０ｂのエッチングを
同時に行い、ゲート電極４上の第１絶縁層６を残す。続
いてゲート電極４上のコンタクトホール１０ｂの部分の
みを開口したレジストをマスクとしてゲート電極４上に
残存したの第１絶縁層６をエッチングする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＯＳトランジス
タ等ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) で構成されるメモリＬＳＩおよ
び論理ＬＳＩ等の半導体集積回路装置の高集積化、高性
能化に適用して有効な技術に関するものである。

【０００２】

【従来の技術】ＭＩＳＦＥＴで構成されるメモリＬＳ
Ｉ、論理ＬＳＩ等の半導体集積回路装置においては、Ｍ
ＩＳＦＥＴのソース・ドレイン領域である拡散層、ある
いはＭＩＳＦＥＴのゲート電極が、絶縁層に開孔された
コンタクトホールを介して絶縁層の上部に設られた配線
層と接続されることにより、ＬＳＩとしての機能を発揮
することは周知の通りである。

【０００３】このＬＳＩの集積度を高めるためには、微
細化の他に素子間のレイアウトを決定するパターン設計
ルールが重要となる。パターン設計ルールの詳細につい
ては、昭和６１年２月１０日、株式会社培風館発行、
「超高速ＭＯＳデバイス」、ｐ１６７〜ｐ１６９に記載
されているが、概要を説明すれば以下の通りである。

【０００４】すなわち、ＬＳＩの集積度を向上するため
には素子間距離をぎりぎりまで詰めればよいことになる
が、品質、信頼性、歩留まり等を考慮すれば、一定の制
限が加わることとなる。つまり、同一層内あるいは異層
間のパターン配置を決めるパターン設計ルールにおいて
は、フォトレジストの解像度および精度、あるいはエッ
チング時または素子分離時の変換差および精度等を考慮
して適当なマージンを確保する必要がある。

【０００５】そこで、従来、拡散層と配線層とを接続す
るコンタクトホールは、ゲート電極と拡散層との電気的
絶縁性を確保する目的で、あるいは拡散層と半導体基板
との電気的絶縁性を確保する目的で、コンタクトホール
とゲート電極との間に、またコンタクトホールと分離領
域との間にアライメント余裕をとるのが一般的である。

【０００６】また、ゲート電極に対するコンタクトホー
ルについては、ゲート電極と半導体基板との電気的絶縁
性を確保する目的で、コンタクトホールがゲート電極か
らはみ出さないようにゲート電極をコンタクトホールよ
り大きくしてアライメント余裕をとることが一般的であ
る。

【０００７】

【発明が解決しようとする課題】前記従来技術による
と、必然的に前記アライメント余裕をとる必要があり、
これらアライメント余裕は、ＬＳＩの集積度を向上させ
る際の制限要因となっている。

【０００８】また、アライメント余裕を設けるために
は、拡散層の面積が大きくする必要があり、このため拡
散層のキャパシタンスが増加し、ＬＳＩの動作速度を低
下させる要因となっている。

【０００９】本発明の目的は、パターン設計においてア
ライメント余裕を設ける必要のないデバイス構造を有す
る半導体集積回路装置とその製造方法を提供することに
ある。

【００１０】本発明の他の目的は、拡散層体積を縮小
し、キャパシタンスを低減して、半導体集積回路装置の
動作速度を向上することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】（１）本発明の半導体集積回路装置は、半
導体基板の主面上にゲート絶縁膜を介して形成されたゲ
ート電極およびゲート電極の両側の半導体基板の主面に
形成されたソース・ドレイン領域を有する半導体集積回
路装置であって、ゲート電極の上面および側面に設けら
れた第１絶縁層と、ソース・ドレイン領域上に設けら
れ、ゲート電極の膜厚以上の膜厚となるよう形成された
導電層と、第１絶縁層および導電層を覆う第２絶縁層
と、を含むものである。

【００１４】このような半導体集積回路装置によれば、
ゲート電極の上面および側面に第１絶縁層を設け、ソー
ス・ドレイン領域上にゲート電極の膜厚以上の膜厚を有
する導電層を設けるため、ゲート電極とソース・ドレイ
ン領域上のコンタクトホール間のアライメント余裕、お
よび、分離領域とソース・ドレイン領域上のコンタクト
ホール間のアライメント余裕を設ける必要がない。

【００１５】すなわち、第２絶縁層上に形成される配線
層とソース・ドレイン領域とを電気的に接続するには第
２絶縁層にコンタクトホールを開孔する必要があるが、
そのコンタクトホールは、ソース・ドレイン領域上に形
成された導電層の上面まで開孔すれば十分であるため、
コンタクトホールの深さを浅くすることができる。その
結果、ゲート電極と導電層とは第１絶縁層により絶縁さ
れ、導電層の膜厚はゲート電極よりも厚いため、コンタ
クトホールとゲート電極とが重なった部分であってもコ
ンタクトホールの底面にゲート電極が露出することはな
い。同様に、コンタクトホールと素子間の電気的分離を
行うための分離領域とが重なった部分であっても、コン
タクトホールの底面に半導体基板が露出することがな
い。

【００１６】この結果、素子を稠密にレイアウトするこ
とができ、半導体集積回路装置の集積度を向上すること
ができる。

【００１７】また、本発明の半導体集積回路装置によれ
ば、ソース・ドレイン領域上にゲート電極の膜厚以上の
膜厚を有する導電層を設けるため、配線層とゲート電極
とを接続するためのコンタクトホールの底面部のゲート
電極領域を広げる必要がない。

【００１８】すなわち、配線層とゲート電極とを接続す
るためのコンタクトホールは、分離領域上に設けるもの
であり、その深さは第１絶縁層の表面から半導体基板ま
での深さよりも浅いものである。従来、ソース・ドレイ
ン領域上のコンタクトホールは、ゲート電極上のコンタ
クトホールよりもそのゲート電極厚さ分に相当する距離
だけ深くなるため、コンタクトホールのエッチング深さ
は、ソース・ドレイン領域上のコンタクトホールの深さ
に合わせる必要があり、ゲート電極上のコンタクトホー
ルの底部に半導体基板が露出する危険がある。そのた
め、ゲート電極上のコンタクトホールの開孔に際して、
コンタクトホール下のゲート電極をエッチングストッパ
として作用させ、また、ゲート電極領域をコンタクトホ
ール面積より大きくして、コンタクトホールのアライメ
ントばらつきの発生によりゲート電極から外れることが
ないよう処置する必要がある。しかし、本発明の半導体
集積回路装置では、ソース・ドレイン領域上に導電体層
を設けることにより、コンタクトホールのエッチング深
さを浅くでき、このため、コンタクトホールのアライメ
ントがゲート電極から外れるようなことがあっても、コ
ンタクトホール底部に半導体基板が露出し、配線層と半
導体基板がショートするような不具合は発生し得ない。

【００１９】この結果、コンタクトホール下のゲート電
極にアライメント余裕を設ける必要がなく、素子レイア
ウトを稠密に設計することができ、半導体集積回路装置
の集積度を向上することができる。

【００２０】なお、本発明の半導体集積回路装置では、
ソース・ドレイン領域のゲート長方向の幅を、コンタク
トホールの開孔に必要にして最小限の幅にすることがで
きるため、ソース・ドレイン領域を縮小することができ
る。このため、ソース・ドレイン領域によって発生する
素子と半導体基板との間の接合容量を低減することがで
き、素子の動作速度を向上することができるという利点
も有する。

【００２１】（２）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置であって、前記第１
絶縁層と第２絶縁層とを、互いにエッチング速度の選択
性を有する材料で構成したものである。

【００２２】このような半導体集積回路装置によれば、
前記第１絶縁層と第２絶縁層とを、互いにエッチング速
度の異なる材料で構成し、互いにエッチング選択性を有
するものとすることにより、ソース・ドレイン領域上の
コンタクトホールの底部がゲート電極に達するという不
測の事態に対する製造余裕を拡大することが可能とな
る。

【００２３】すなわち、配線層とソース・ドレイン領域
とを接続するためのコンタクトホールの形成におけるエ
ッチング工程において、たとえば、第１絶縁層のエッチ
ング速度を第２絶縁層のエッチング速度より小さくする
ことにより、第１絶縁層を第２絶縁層のエッチングにお
けるエッチングストッパとして作用させることができ、
第２絶縁層の開孔を導電層上面まで確実に行うと同時
に、第１絶縁層に覆われたゲート電極は露出し得ないよ
うにすることができる。これにより、導電層を介した配
線層とソース・ドレイン領域との接続を確実に行うと同
時に、配線層とゲート電極とのショートを確実に防止す
ることが可能となる。

【００２４】（３）本発明の半導体集積回路装置は、前
記（１）または（２）記載の半導体集積回路装置であっ
て、第１絶縁層を窒化シリコンとし、第２絶縁層をＰＳ
ＧまたはＢＰＳＧとしたものである。

【００２５】このような半導体集積回路装置によれば、
第１絶縁層を窒化シリコンとし、第２絶縁層をＰＳＧま
たはＢＰＳＧとするため、前記（１）または（２）の効
果を確実に達成することが可能である。

【００２６】すなわち、窒化シリコンとＰＳＧまたはＢ
ＰＳＧとは、互いにエッチング選択性を有し、一方のエ
ッチングを進行させると同時に、他方のエッチングはほ
とんど進行させない関係とすることができるからであ
る。

【００２７】たとえば、水素を多く含んだハロゲン化炭
素系ガスをエッチングガスとしてエッチングする場合に
は窒化シリコンはエッチングされるがＰＳＧまたはＢＰ
ＳＧはエッチングされないのに対し、カーボンを多く含
んだハロゲン化炭素系ガスをエッチングガスとしてエッ
チングする場合にはＰＳＧまたはＢＰＳＧはエッチング
されるが窒化シリコンはエッチングされない、という性
質を利用することができる。

【００２８】つまり、前記ガス用いたエッチング工程を
組み合わせることにより、半導体集積回路装置の製造マ
ージンをとることが可能となる。

【００２９】（４）本発明の半導体集積回路装置は、前
記（１）、（２）または（３）記載の半導体集積回路装
置であって、導電層をソース・ドレイン領域上に選択Ｃ
ＶＤ法により選択的に形成されたタングステン層または
シリコン層としたものである。

【００３０】このような半導体集積回路装置によれば、
導電層をソース・ドレイン領域上に選択ＣＶＤ法により
選択的に形成されたタングステン層またはシリコン層と
するため、導電層がセルフアラインで形成できる。ま
た、導電層を形成するための特別なマスクを必要としな
い。このため、導電層形成位置の信頼性は格段に向上
し、また、製造工程を簡略化することが可能となる。そ
の結果、半導体集積回路装置の信頼性を向上し、また、
製品歩留まりを向上することができる。

【００３１】（５）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置であって、（ａ）ソ
ース・ドレイン領域上に形成された導電層と第２絶縁層
上に形成された配線層とを接続するために第２絶縁層に
開孔された第１の接続孔と、ソース・ドレイン領域に隣
接するゲート電極との間の第１のアライメント余裕、
（ｂ）半導体基板の主面にゲート電極およびソース・ド
レイン領域からなるＭＩＳＦＥＴを電気的に分離するた
めに設けられた分離領域と、第１の接続孔との間の第２
のアライメント余裕、（ｃ）分離領域上に設けられたゲ
ート電極と配線層とを接続するためにゲート電極上の第
１絶縁層および第２絶縁層に開孔した第２の接続孔と、
ゲート電極との間の第３のアライメント余裕、の少なく
ともいずれか１つの前記（ａ）〜（ｃ）記載のアライメ
ント余裕を除去したことを特徴とするものである。

【００３２】このような半導体集積回路装置によれば、
配線層とソース・ドレイン領域とを接続するためのコン
タクトホールとゲート電極との間の第１のアライメント
余裕、あるいは配線層とソース・ドレイン領域とを接続
するためのコンタクトホールと分離領域との第２のアラ
イメント余裕、あるいは、配線層とゲート電極とを接続
するためのコンタクトホール下部のゲート電極に設けら
れた第３のアライメント余裕のいずれかのアライメント
余裕を除去するため、素子のレイアウトを稠密に設計す
ることが可能となり、半導体集積回路装置の集積度を向
上することが可能である。

【００３３】（６）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面上にゲート絶縁膜を介して設
けられ、その上面および側面が第１絶縁層により覆われ
たゲート電極と、ゲート電極の両側の半導体基板の活性
領域に形成されたソース・ドレイン領域とを含むＭＩＳ
ＦＥＴを有し、ＭＩＳＦＥＴを電気的に分離するための
分離領域の上面にゲート電極の一部を有する半導体集積
回路装置の製造方法であって、（ａ）ソース・ドレイン
領域の上面に、ゲート電極の膜厚以上の膜厚の導電層
を、選択ＣＶＤ法を用いてセルフアラインで形成する工
程、（ｂ）第１絶縁層とはエッチング速度の異なる材料
からなる第２絶縁層を、半導体基板の主面上に形成する
工程、（ｃ）ソース・ドレイン領域に接続するための第
１の接続孔、および分離領域の上面に形成されたゲート
電極に接続するための第２の接続孔を開孔するためのレ
ジストマスクを用いて、第１絶縁層の少なくとも一部を
残し、第２絶縁層を開孔する工程、（ｄ）第２絶縁層に
開孔された第１の接続孔を覆い、第２の接続孔を開孔す
るためのレジストマスクを用いて第１絶縁層を開孔する
工程、を有するものである。

【００３４】このような半導体集積回路装置の製造方法
によれば、前記（１）から（５）に記載の半導体集積回
路装置を製造することが可能である。

【００３５】また、このような半導体集積回路装置の製
造方法によれば、ソース・ドレイン領域の上面にゲート
電極の膜厚以上の膜厚の導電層を選択ＣＶＤ法を用いて
セルフアラインで形成するため、半導体集積回路装置の
信頼性と製品歩留まりを向上し、第１絶縁層とはエッチ
ング速度の異なる材料からなる第２絶縁層を用いるた
め、第２絶縁層にコンタクトホールを開孔する際の製造
余裕を拡大することができる。

【００３６】さらに、このような半導体集積回路装置の
製造方法によれば、第１の接続孔と第２の接続孔を開孔
した後に、第１の接続孔をマスクで覆い、第２の接続孔
の下部に存在する第１絶縁層を開孔するため、第１絶縁
層のエッチングを確実に行うことができる。また、第１
絶縁層のエッチングに際して第２絶縁層がほとんどエッ
チングされないエッチングプロセスを用いることによ
り、第２絶縁層に開孔した第１の接続孔を実質的なマス
クとして作用させることが可能である。これにより、第
２の接続孔の加工精度を向上して半導体集積回路装置の
信頼性と製品歩留まりを向上することが可能となる。

【００３７】（７）本発明の製造方法は、前記（６）記
載の半導体集積回路装置の製造方法であって、（ｃ）の
工程において、レジストマスクのアライメントがずれる
ことにより、第１の接続孔を開孔するためのマスクパタ
ーンがソース・ドレイン領域に隣接するゲート電極もし
くはソース・ドレイン領域に隣接する分離領域に重なる
こと、または第２の接続孔を開孔するためのマスクパタ
ーンが分離領域上のゲート電極からはみ出すことを妨げ
ないことを特徴とするものである。

【００３８】このような半導体集積回路装置の製造方法
によれば、マスク合わせ余裕がなくても半導体集積回路
装置の製造が可能であり、また、マスク合わせに要求さ
れる精度の余裕が大きくなり、製造工程の簡略化に寄与
することができる。

【００３９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００４０】（実施の形態１）図１は、本発明の一実施
の形態である半導体集積回路装置の一例をその要部につ
いて示した断面図である。

【００４１】半導体基板１の主面には、その主面上に形
成されるＭＩＳＦＥＴを電気的に分離するための分離領
域２が形成されている。図１において、分離領域２は、
シリコン酸化物等の絶縁体により浅溝構造で構成された
ものであるが、ＬＯＣＯＳ法を用いて形成された厚い絶
縁膜であってもよい。

【００４２】また、半導体基板１の主面には、ゲート酸
化膜３を介してポリシリコン膜４ａおよびタングステン
シリサイド膜４ｂからなるゲート電極４が形成され、ゲ
ート電極４の両側にはソース・ドレイン領域５が形成さ
れている。ゲート電極４およびソース・ドレイン領域５
は能動素子であるＭＩＳＦＥＴＱｎを構成する。なお、
図１においては便宜上ｎチャネル形ＭＩＳＦＥＴＱｎを
示すが、ｐチャネル形であってもよく、また。ＣＭＯＳ
であってもよい。

【００４３】ゲート電極４の側面にはサイドウォールス
ペーサ６ａが形成され、ゲート電極４の上面にはキャッ
プ絶縁膜６ｂが形成されている。サイドウォールスペー
サ６ａとキャップ絶縁膜６ｂとは、第１絶縁層６を構成
する。第１絶縁層６は窒化シリコンを材料とするもので
ある。

【００４４】ソース・ドレイン領域５の上面には、導電
層７が形成されている。導電層７は、ＣＶＤタングステ
ン膜からなり、選択ＣＶＤ法によりセルフアラインで形
成されたものである。

【００４５】活性領域上に設けられたゲート電極４を覆
う第１絶縁層６と導電層７、および分離領域２上に設け
られたゲート電極４を覆う第１絶縁層６を覆うように第
２絶縁層８が形成されている。第２絶縁層８はＰＳＧか
らなり、第１絶縁層６である窒化シリコンとはエッチン
グ工程において互いに異なるエッチング速度となるもの
である。

【００４６】第２絶縁層８の上層には配線層９が設けら
れ、第２絶縁層８には配線層９とソース・ドレイン領域
５とを接続するためのコンタクトホール１０ａが開孔さ
れている。また、コンタクトホール１０ａにはタングス
テンプラグ１１ａが埋め込まれている。

【００４７】また、第２絶縁層８には配線層９とゲート
電極４とを接続するためのコンタクトホール１０ｂが開
孔され、、コンタクトホール１０ｂにはタングステンプ
ラグ１１ｂが埋め込まれている。

【００４８】コンタクトホール１０ａ，１０ｂは、本来
形成される位置から距離ｄだけずれた位置に形成されて
いるものである。このように本来の位置から距離ｄだけ
ずれていても、本実施の形態１の半導体集積回路装置で
は、導電層７および第１絶縁層６が形成されているた
め、タングステンプラグ１１ａとゲート電極４とが接触
することなく、また、タングステンプラグ１１ｂと半導
体基板１とが接触することがない。

【００４９】次に、本実施の形態１の半導体集積回路装
置の製造方法を図２〜図７に従って説明する。

【００５０】まず、半導体基板１の主面に、分離領域２
および図示しないウェルを形成した後、ゲート酸化膜
３、ポリシリコン膜１２、タングステンシリサイド膜１
３および窒化シリコン膜１４を形成する（図２）。

【００５１】分離領域２およびゲート酸化膜３は公知の
浅溝形成方法および熱酸化法を、ポリシリコン膜１２、
タングステンシリサイド膜１３および窒化シリコン膜１
４は公知のＣＶＤ法等を用いて製造することができる。
なお、ポリシリコン膜１２、タングステンシリサイド膜
１３および窒化シリコン膜１４の膜厚は各々１００ｎｍ
とする。

【００５２】ゲート電極４上のキャップ絶縁膜６ｂとし
て窒化シリコン膜を用いたのは、後述するように、プラ
ズマエッチングの条件によりエッチング速度を第２絶縁
層８より大きくすることも小さくすることもできるため
ある。

【００５３】ソース・ドレイン領域５に接続するための
コンタクトホール１０ａとゲート電極４との間のアライ
メント余裕のみを無くす場合には、コンタクトホール１
０ａのプラズマエッチングにおいて、第１絶縁層６のエ
ッチング速度が第２絶縁層８のエッチング速度以下とな
る条件を満足するような材料の組み合わせを用いればよ
い。

【００５４】次に、公知のリソグラフィ技術およびプラ
ズマエッチング技術を用い、レジストをマスクとして、
窒化シリコン膜１４、タングステンシリサイド膜１３お
よびポリシリコン膜１２を順次パターンニングし、ゲー
ト電極４およびキャップ絶縁膜６ｂを形成する。さら
に、半導体基板１の全面に窒化シリコン膜を１５０ｎｍ
の厚さで形成した後、異方性プラズマエッチングにより
ゲート電極４の側面に窒化シリコン膜を残して、窒化シ
リコンからなるサイドウォールスペーサ６ａを形成する
（図３）。

【００５５】サイドウォールスペーサ６ａの材料は、コ
ンタクトホール１０ａのプラズマエッチング工程におい
て、エッチング速度が後述する第２絶縁層８より遅い材
料が望ましい。このため、本実施の形態１ではキャップ
絶縁膜６ｂと同じ窒化シリコンを用いた。しかし、必ず
しも同じ材料でなくてもよく、上記要件を満足するもの
であれば、たとえばアルミナ、酸化チタン等の材料を用
いてもよい。

【００５６】次に、ゲート電極４の両側の半導体基板１
の主面に、ソース・ドレイン領域５を形成する（図
４）。

【００５７】ＣＭＯＳデバイスの場合、ソース・ドレイ
ン領域５は、ＮＭＯＳでは高濃度のｎ形、ＰＭＯＳでは
高濃度のｐ形であるが、ここでは便宜のため、ＮＭＯＳ
領域のみ図示する。

【００５８】ソース・ドレイン領域５の形成は、ＮＭＯ
Ｓ領域に開口したレジストパターンを設け、レジスト、
ゲート電極４、キャップ絶縁膜６ｂおよびサイドウォー
ルスペーサ６ａをマスクとして、ｎ形不純物であるヒ素
イオンを、たとえば加速電圧５０ｋｅＶで５×１０¹⁵at
oms/cm² のイオン打ち込むことにより行う。次いでレジ
ストマスクを除去した後、ＰＭＯＳ領域にも同様の方法
でボロンイオンを選択的に打ち込む。さらに、たとえば
１０００℃の温度で１０分間の熱処理をＮ２雰囲気下で
行い、ヒ素およびボロンイオンを活性化するとともに各
々の不純物層がゲート電極４の直下にまで到達するよう
に拡散する。

【００５９】なお、図４のソース・ドレイン領域５はヒ
素イオンのみで形成したが、公知のＬＤＤ(Lightly Dop
ed Drain) 構造であってもよい。この場合、サイドウォ
ールスペーサ６ａの窒化シリコン膜を形成する前にＮＭ
ＯＳのゲート電極４の両側にリンを３×１０¹³atoms/cm
² 程度のイオンを打ち込むことによって、低濃度の半導
体領域を形成しておく。

【００６０】次に、ソース・ドレイン領域５上に導電層
７を形成する（図５）。

【００６１】導電層７の形成は、露出したシリコン基板
上にのみタングステン膜を３００ｎｍの膜厚で成長させ
る。

【００６２】選択的なタングステン膜の成長方法は以下
のとおりである。

【００６３】まず、減圧下で基板を約３００℃に加熱
し、ＷＦ₆ ガスと基板シリコンとの還元反応によるタン
グステン核を形成する。続いて、ＷＦ₆ ガスおよびＳｉ
Ｈ₄ ガスとＡｒガスとの混合ガスを流し、水素還元法に
より、タングステン核を成長核として基板シリコン上に
タングステン膜を設定膜厚になるまで推積する。

【００６４】シリコン還元反応は、半導体基板のシリコ
ンを消費してタングステンが成長するため、タングステ
ン核成長の期間を短時間とし、その膜厚を２０ｎｍ程度
に止めることが望ましい。

【００６５】導電層７の膜厚は、その上面がゲート電極
４上のキャップ絶縁膜６ｂの上面とほぼ同じかあるいは
それ以上の高さとなるように設定することが望ましい。
これは、後述するコンタクトホール１０ａを形成するプ
ラズマエッチングにおいて、コンタクトホール１０ａの
底部にゲート電極４が露出しないようにするためであ
る。なお、後述する第２絶縁層８と第１絶縁層６とのエ
ッチング速度の比が充分大きくとれる場合にはその程度
に応じてタングステン膜厚を小さく設定してもよい。

【００６６】次に、半導体基板１の全面に第２絶縁層８
としてＰＳＧ膜を1.２μｍの厚さで形成した後、公知の
化学機械研磨法によりＰＳＧ膜を研磨して平坦化し、第
２絶縁層８にソース・ドレイン領域５に接続するための
コンタクトホール１０ａおよびゲート電極４に接続する
ためのコンタクトホール１０ｂの一部を開孔する（図
６）。

【００６７】平坦化後の第２絶縁層８の膜厚は、キャッ
プ絶縁膜６ｂ上で約0.５μｍであり、分離領域２上で約
0.８μｍとなる。

【００６８】コンタクトホール１０ａおよびコンタクト
ホール１０ｂの一部の開孔は、カーボンを多く含んだフ
レオンガス、たとえばＣ₂ Ｆ₆ やＣ₄ Ｆ₈ ガスを用い
て、ＲＩＥ(Reactive Ion Etching)法によりＰＳＧから
なる第２絶縁層８をエッチングすることにより行う。エ
ッチングマスクは、ソース・ドレイン領域５の上部およ
び分離領域２上のゲート電極４の上部を開孔したレジス
トパターンを公知のフォトリソグラフィ技術を用いて形
成する。

【００６９】本実施の形態１では、導電層７を設けたた
め、導電層７がない従来の構造に比べて本工程のエッチ
ングを過度に行う必要がない。このため、コンタクトホ
ール１０ａの底部にゲート電極４が露出することがな
い。この結果、コンタクトホール１０ａおよびコンタク
トホール１０ｂの一部を開孔するためのエッチングマス
クに距離ｄのずれが発生しても不具合は発生せず、マス
ク合わせのためのアライメント余裕を設ける必要がなく
なり、半導体集積回路装置の集積度を向上することがで
きる。

【００７０】また、本実施の形態１のエッチング工程
は、窒化シリコンのエッチング速度がＰＳＧのエッチン
グ速度よりも小さくなるものであるため、窒化シリコン
を本エッチング工程のエッチストッパとして作用させる
ことができ、より安定して第１絶縁層６でエッチングを
止めることができる。よって、コンタクトホール１０ａ
の開孔を確実に行うと同時に、プロセスマージンを確保
することが可能となる。

【００７１】なお、本工程が終了した時点では、コンタ
クトホール１０ｂは、その一部が開孔した状態であり、
コンタクトホール１０ｂの底部に存在する第１絶縁層６
であるキャップ絶縁膜６ｂは未だエッチングされていな
い状態である。

【００７２】次に、レジストを除去した後、公知のフォ
トリソグラフィ技術によりコンタクトホール１０ａを覆
い、分離領域上のコンタクトホール１０ｂを開口したレ
ジストパターンを形成する。その後、水素を多く含むた
とえばＣＨ₂ Ｆ₂ やＣＨＦ₃ガスを用いたＲＩＥ法でゲ
ート電極上のコンタクトホール１０ｂの底部に残存した
窒化シリコンからなる第１絶縁層６をエッチングする
（図７）。

【００７３】本実施の形態１では、上記導電層７を設け
た効果に加え、本工程のエッチング法によれば、窒化シ
リコンのエッチング速度をＳｉＯ₂ やＰＳＧ膜のエッチ
ング速度より大きくできるので、コンタクトホール１０
ｂの底部に半導体基板１を露出させることがなく、製造
余裕を拡大することができる。

【００７４】最後に、コンタクトホール１０ａ，１０ｂ
の各々に、タングステンプラグ１１ａ，１１ｂを形成
し、配線層９を形成して図１の半導体集積回路装置がほ
ぼ完成する。

【００７５】タングステンプラグ１１ａ，１１ｂの形成
は以下のとおりである。まず、半導体基板全面にタング
ステン膜をスパッタ法で形成し、続いてＣＶＤ法を用い
てタングステン膜を全面に形成する。ＣＶＤ法で形成す
るタングステンの膜厚はプラグの中心部にボイドが生じ
ないようにするため、コンタクトホール１０ａ，１０ｂ
の直径と同程度の膜厚にすることが望ましい。次に公知
のアルミナ研磨材を用いてタングステン膜を研磨し、コ
ンタクトホール１０ａ，１０ｂにのみタングステンを残
置し、タングステンプラグ１１ａ，１１ｂを形成する。

【００７６】配線層９の形成は、公知のアルミニウムス
パッタ法を用い、フォトリソグラフィ技術を用いてパタ
ーニングして形成する。

【００７７】本実施の形態１の半導体集積回路装置およ
びその製造方法によれば、以下の効果が得られる。

【００７８】（１）ゲート電極４の上面および側面に第
１絶縁層６を設け、ソース・ドレイン領域５上にゲート
電極４の膜厚以上の膜厚を有する導電層７を設けるた
め、ゲート電極４とコンタクトホール１０ａ間のアライ
メント余裕、および、分離領域２とコンタクトホール１
０ａ間のアライメント余裕を設ける必要がない。この結
果、素子を稠密にレイアウトすることができ、半導体集
積回路装置の集積度を向上することができる。

【００７９】（２）ソース・ドレイン領域５上にゲート
電極４の膜厚以上の膜厚を有する導電層７を設けるた
め、コンタクトホール１０ｂの底面部のゲート電極４を
広げる必要がない。この結果、コンタクトホール１０ｂ
下のゲート電極４にアライメント余裕を設ける必要がな
く、半導体集積回路装置の集積度を向上することができ
る。

【００８０】（３）ソース・ドレイン領域５のゲート長
方向の幅を、コンタクトホール１０ａの必要最小限の開
孔幅にすることができるため、ソース・ドレイン領域を
縮小するし、素子の接合容量を低減することができ、半
導体集積回路装置の動作速度を向上することができる。

【００８１】（４）第１絶縁層６と第２絶縁層８とを、
互いにエッチング速度の異なる材料、すなわち窒化シリ
コンおよびＰＳＧで構成するため、コンタクトホール１
０ａの底部がゲート電極４に達するという不測の事態に
対する製造余裕を拡大することができる。

【００８２】（５）導電層７を、選択ＣＶＤ法により形
成されたタングステン層とするため、導電層７をソース
・ドレイン領域５上にセルフアラインで形成することが
できる。また、導電層７を形成するための特別なマスク
を必要とせず、このため、導電層７の形成位置の信頼性
を向上し、製造工程を簡略化することが可能となる。

【００８３】（６）コンタクトホール１０ａとゲート電
極４との第１のアライメント余裕、あるいはコンタクト
ホール１０ａと分離領域２との第２のアライメント余
裕、あるいは、コンタクトホール１０ｂ下部のゲート電
極４に設けられた第３のアライメント余裕のいずれかの
アライメント余裕を設けないものであるため、素子のレ
イアウトを稠密に設計することが可能となり、半導体集
積回路装置の集積度を向上することが可能である。

【００８４】（７）コンタクトホール１０ａとコンタク
トホール１０ｂの一部を開孔した後に、コンタクトホー
ル１０ａをマスクで覆い、コンタクトホール１０ｂ下部
の第１絶縁層６を開孔するため、第１絶縁層６のエッチ
ングを確実に行うことができ、また、第１絶縁層６のエ
ッチングに際して第２絶縁層８がほとんどエッチングさ
れないエッチングプロセスを用いることにより、第２絶
縁層８に開孔したコンタクトホール１０ｂの一部を実質
的なマスクとして作用させることが可能である。これに
より、コンタクトホール１０ｂの加工精度を向上して半
導体集積回路装置の信頼性と製品歩留まりを向上するこ
とができる。

【００８５】（８）マスク合わせ余裕がなくても半導体
集積回路装置の製造が可能であり、また、マスク合わせ
に要求される精度の余裕が大きくなり、製造工程の簡略
化に寄与することができる。

【００８６】なお、図８を用いて本実施の形態１の高集
積化の効果を説明する。図８は、ＣＭＯＳ半導体集積回
路によく用いられる２入力ＮＡＮＤゲートの平面レイア
ウトの一例を従来技術（図８（ａ））と本実施の形態１
の場合（図８（ｂ））とで比較した平面図である。

【００８７】基本レイアウトルールはいずれも0.５μｍ
であり、図８（ａ）では２層間のアライメント余裕を0.
１μｍ、３層間のアライメント余裕を0.２μｍで設計し
ている。また、図８（ｂ）ではコンタクトホール１０
ａ，１０ｂに関するアライメント余裕を設けていない。
図８のレイアウト例では、２入力ゲートの幅が約0.６４
倍になり、集積度を約1.６倍にできる。また、ソース・
ドレイン領域５の面積は約0.５０倍となって接合容量が
低減するため、高速な半導体集積回路装置が得られる。

【００８８】（実施の形態２）本実施の形態２では、導
電層７として選択ＣＶＤ法を用いたシリコン膜の場合を
説明する。

【００８９】導電層７の形成方法以外は、実施の形態１
と同様であるため、説明を省略する。

【００９０】本実施の形態２の半導体集積回路装置の導
電層７は、ソース・ドレイン領域５上に選択ＣＶＤ法を
用いて、シリコン膜をセルフアラインで形成する。

【００９１】続いて、ＮＭＯＳ領域のシリコン膜にはレ
ジストマスクを用いてリンもしくはヒ素を選択的にイオ
ン打ち込みする。さらに、ＰＭＯＳ領域にはボロンを同
様の方法でイオン打ち込みを行う。その後、１０００℃
の温度で２０分程度の熱処理をＮ₂ 雰囲気下で行い、各
々１×１０²⁰atoms/cm² 程度の不純物濃度にしてシリコ
ン膜を導電体化する。

【００９２】本実施の形態２では、半導体基板１を消費
せずに選択的にシリコンが成長するので、半導体基板１
の消費による、接合のリーク電流の増大を防ぐことがで
きる。

【００９３】なお、ソース・ドレイン領域５の形成は前
記シリコン層への不純物ドーピングと兼ねて、同時に行
うこともできる。また、ソース・ドレイン領域５の抵抗
を実質的に低減するため、導電層７であるシリコン層へ
の不純物導入後、その表面に公知のサリサイド技術でＴ
ｉＳｉ₂ 等のシリサイド層を設けてもよい。

【００９４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００９５】たとえば、上記実施の形態１および２で
は、第２絶縁層８としてＰＳＧの場合を例示したが、Ｂ
ＰＳＧであってもよいことはいうまでもない。

【００９６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００９７】（１）ゲート電極の上面および側面に第１
絶縁層を設け、ソース・ドレイン領域上にゲート電極の
膜厚以上の膜厚を有する導電層を設けるため、ゲート電
極とソース・ドレイン領域上のコンタクトホール間のア
ライメント余裕、および、分離領域とソース・ドレイン
領域上のコンタクトホール間のアライメント余裕を設け
る必要がない。

【００９８】この結果、素子を稠密にレイアウトするこ
とができ、半導体集積回路装置の集積度を向上すること
ができる。

【００９９】（２）また、本発明の半導体集積回路装置
によれば、ソース・ドレイン領域上にゲート電極の膜厚
以上の膜厚を有する導電層を設けるため、配線層とゲー
ト電極とを接続するためのコンタクトホールの底面部の
ゲート電極領域を広げる必要がない。

【０１００】この結果、コンタクトホール下のゲート電
極にアライメント余裕を設ける必要がなく、素子レイア
ウトを稠密に設計することができ、半導体集積回路装置
の集積度を向上することができる。

【０１０１】（３）ソース・ドレイン領域のゲート長方
向の幅を、コンタクトホールの開孔に必要にして最小限
の幅にすることができるため、ソース・ドレイン領域を
縮小することができる。このため、ソース・ドレイン領
域によって発生する素子と半導体基板との間の接合容量
を低減することができ、素子の動作速度を向上すること
ができるという利点も有する。

【０１０２】（４）前記第１絶縁層と第２絶縁層とを、
互いにエッチング速度の異なる材料で構成し、互いにエ
ッチング選択性を有するものとすることにより、ソース
・ドレイン領域上のコンタクトホールの底部がゲート電
極に達するという不測の事態に対する製造余裕を拡大す
ることが可能となる。

【０１０３】（５）第１絶縁層を窒化シリコンとし、第
２絶縁層をＰＳＧまたはＢＰＳＧとするため、前記の効
果を確実に達成することが可能である。

【０１０４】（６）導電層をソース・ドレイン領域上に
選択ＣＶＤ法により選択的に形成されたタングステン層
またはシリコン層とするため、導電層がセルフアライン
で形成できる。また、導電層を形成するための特別なマ
スクを必要としない。このため、導電層形成位置の信頼
性は格段に向上し、また、製造工程を簡略化することが
可能となる。その結果、半導体集積回路装置の信頼性を
向上し、また、製品歩留まりを向上することができる。

【０１０５】（７）配線層とソース・ドレイン領域とを
接続するためのコンタクトホールとゲート電極との間の
第１のアライメント余裕、あるいは配線層とソース・ド
レイン領域とを接続するためのコンタクトホールと分離
領域との第２のアライメント余裕、あるいは、配線層と
ゲート電極とを接続するためのコンタクトホール下部の
ゲート電極に設けられた第３のアライメント余裕のいず
れかのアライメント余裕を設けないものであるため、素
子のレイアウトを稠密に設計することが可能となり、半
導体集積回路装置の集積度を向上することが可能であ
る。

【０１０６】（８）前記（１）から（５）に記載の半導
体集積回路装置を製造することが可能である。

【０１０７】また、このような半導体集積回路装置の製
造方法によれば、ソース・ドレイン領域の上面にゲート
電極の膜厚以上の膜厚の導電層を選択ＣＶＤ法を用いて
セルフアラインで形成するため、半導体集積回路装置の
信頼性と製品歩留まりを向上し、第１絶縁層とはエッチ
ング速度の異なる材料からなる第２絶縁層を用いるた
め、第２絶縁層にコンタクトホールを開孔する際の製造
余裕を拡大することができる。

【０１０８】さらに、このような半導体集積回路装置の
製造方法によれば、第１の接続孔と第２の接続孔を開孔
した後に、第１の接続孔をマスクで覆い、第２の接続孔
の下部に存在する第１絶縁層を開孔するため、第１絶縁
層のエッチングを確実に行うことができる。また、第１
絶縁層のエッチングに際して第２絶縁層がほとんどエッ
チングされないエッチングプロセスを用いることによ
り、第２絶縁層に開孔した第１の接続孔を実質的なマス
クとして作用させることが可能である。これにより、第
２の接続孔の加工精度を向上して半導体集積回路装置の
信頼性と製品歩留まりを向上することが可能となる。

【０１０９】（９）マスク合わせ余裕がなくても半導体
集積回路装置の製造が可能であり、また、マスク合わせ
に要求される精度の余裕が大きくなり、製造工程の簡略
化に寄与することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の一例をその要部について示した断面図である。

【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図８】ＣＭＯＳ半導体集積回路に用いられる２入力Ｎ
ＡＮＤゲートの平面レイアウトの一例を比較して示した
平面図であり、（ａ）は従来技術、（ｂ）は本実施の形
態の場合を示す。

【符号の説明】

１ 半導体基板 ２ 分離領域 ３ ゲート酸化膜 ４ ゲート電極 ４ａ ポリシリコン膜 ４ｂ タングステンシリサイド膜 ５ ソース・ドレイン領域 ６ 第１絶縁層 ６ａ サイドウォールスペーサ ６ｂ キャップ絶縁膜 ７ 導電層 ８ 第２絶縁層 ９ 配線層 １０ａ コンタクトホール １０ｂ コンタクトホール １１ａ タングステンプラグ １１ｂ タングステンプラグ １２ ポリシリコン膜 １３ タングステンシリサイド膜 １４ 窒化シリコン膜 Ｑｎ ＭＩＳＦＥＴ ｄ 距離

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面上にゲート絶縁膜を介
   して形成されたゲート電極および前記ゲート電極の両側
   の前記半導体基板の主面に形成されたソース・ドレイン
   領域を有する半導体集積回路装置であって、 前記ゲート電極の上面および側面に設けられた第１絶縁
   層と、 前記ソース・ドレイン領域上に設けられ、前記ゲート電
   極の膜厚以上の膜厚となるよう形成された導電層と、 前記第１絶縁層および前記導電層を覆う第２絶縁層と、
   を含むことを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、 前記第１絶縁層と前記第２絶縁層とは、互いにエッチン
   グ速度の選択性を有する材料で構成されていることを特
   徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置であって、 前記第１絶縁層は窒化シリコンにより構成され、前記第
   ２絶縁層はＰＳＧまたはＢＰＳＧにより構成されること
   を特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置であって、 前記導電層は、前記ソース・ドレイン領域上に選択ＣＶ
   Ｄ法により選択的に形成されたタングステン層またはシ
   リコン層であることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１記載の半導体集積回路装置であ
   って、 前記ソース・ドレイン領域上に形成された前記導電層と
   前記第２絶縁層上に形成された配線層とを接続するため
   に前記第２絶縁層に開孔された第１の接続孔と、前記ソ
   ース・ドレイン領域に隣接するゲート電極との間の第１
   のアライメント余裕、 前記半導体基板の主面に前記ゲート電極および前記ソー
   ス・ドレイン領域からなるＭＩＳＦＥＴを電気的に分離
   するために設けられた分離領域と、前記第１の接続孔と
   の間の第２のアライメント余裕、 前記分離領域上に設けられた前記ゲート電極と前記配線
   層とを接続するために前記ゲート電極上の第１絶縁層お
   よび第２絶縁層に開孔した第２の接続孔と、前記ゲート
   電極との間の第３のアライメント余裕、 の少なくともいずれか１つのアライメント余裕を除去し
   たことを特徴とする半導体集積回路装置。
6. 【請求項６】 半導体基板の主面上にゲート絶縁膜を介
   して設けられ、その上面および側面が第１絶縁層により
   覆われたゲート電極と、前記ゲート電極の両側の前記半
   導体基板の活性領域に形成されたソース・ドレイン領域
   とを含むＭＩＳＦＥＴを有し、前記ＭＩＳＦＥＴを電気
   的に分離するための分離領域の上面に前記ゲート電極の
   一部を有する半導体集積回路装置の製造方法であって、 （ａ）前記ソース・ドレイン領域の上面に、前記ゲート
   電極の膜厚以上の膜厚の導電層を、選択ＣＶＤ法を用い
   てセルフアラインで形成する工程、 （ｂ）前記第１絶縁層とはエッチング速度の異なる材料
   からなる第２絶縁層を、前記半導体基板の主面上に形成
   する工程、 （ｃ）前記ソース・ドレイン領域に接続するための第１
   の接続孔、および前記分離領域の上面に形成されたゲー
   ト電極に接続するための第２の接続孔を開孔するための
   レジストマスクを用いて、前記第１絶縁層の少なくとも
   一部を残し、前記第２絶縁層を開孔する工程、 （ｄ）前記第２絶縁層に開孔された第１の接続孔を覆
   い、前記第２の接続孔を開孔するためのレジストマスク
   を用いて前記第１絶縁層を開孔する工程、 を有することを特徴とする半導体集積回路装置の製造方
   法。
7. 【請求項７】 請求項６記載の半導体集積回路装置の製
   造方法であって、 前記（ｃ）の工程において、前記レジストマスクのアラ
   イメントがずれることにより、前記第１の接続孔を開孔
   するためのマスクパターンが前記ソース・ドレイン領域
   に隣接するゲート電極もしくは前記ソース・ドレイン領
   域に隣接する分離領域に重なること、または前記第２の
   接続孔を開孔するためのマスクパターンが前記分離領域
   上のゲート電極からはみ出すことを妨げないことを特徴
   とする半導体集積回路装置の製造方法。