KR19990054372A - 비휘발성 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
비휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는, 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 영역에 위치하며, 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 개재하여 이웃한 단위 셀의 게이트와 연결되어 상기 워드라인을 형성하는 게이트, 및 상기 게이트 양측의 기판 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 단위 셀; 상기 셀의 드레인 영역에 연결되며, 그 상부에 비트라인 콘택을 통해 상기 비트라인이 연결되어 있는 제1 도전체로 이루어진 패드층; 및 상기 셀의 소오스 영역의 상부에 워드라인 방향으로 이웃하는 셀의 소오스 영역들을 연결시키도록 형성되고, 상기 패드층과는 분리된 상기 제1 도전체로 이루어진 소오스 연결층을 구비하며, 상기 비트라인 콘택의 일부분이 상기 셀의 게이트와 중첩되는 영역을 갖는다. 상기 패드층과 소오스 연결층 간의 간격을 워드라인의 폭보다 작게 패터닝할 수 있으므로, 비트라인 콘택과 패드층 간에 일정 거리를 유지하면서 상기 비트라인 콘택이 워드라인과 일부 중첩되도록 형성하여 셀 면적을 축소시킬 수 있다.
Description
본 발명은 비휘발성 메모리 장치(non-volatile memory device) 및 그 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 스택형 게이트 구조를 갖는 NOR형 플래쉬(flash) 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있든데, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM 셀이나 일괄 소거 기능을 갖는 플래쉬 메모리 셀은 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조를 갖는다.
플래쉬 메모리 셀을 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NAND형은 고집적화에 유리한 반면, NOR형은 고속 동작에 유리하다.
기본적인 NOR형 플래쉬 메모리 셀의 구조 및 그 동작 방식은 미합중국 특허공보 제4,698,787호에 개시되어 있으며, 이를 도면을 참조하여 설명하고자 한다.
도 1은 상기 미합중국 특허 공보 제4,698,787호에 개시되어 있는 NOR형 플래쉬 메모리 장치에서 셀 어레이의 일부를 도시한 레이아웃도이다. 도 2는 상기 셀 어레이의 등가 회로도이고, 도 3은 단위 셀의 수직 단면도이다. 여기서, 참조 부호 10은 반도체 기판, 12는 터널 산화막, 14는 플로팅 게이트, 16은 층간 유전막, 18은 컨트롤 게이트, 20은 액티브 영역, 20a 및 20b는 n+소오스 및 드레인 영역, 24는 비트라인 콘택, 그리고 26은 비트라인을 각각 나타낸다.
도 1 내지 도 3을 참조하면, 일정 간격으로 형성되는 다수의 비트라인(B/L; 26), 워드라인(W/L; 18) 및 소오스 라인(CSL)을 포함하는 다수의 셀 어레이에 있어서, 상기 워드라인(W/L; 18)과 금속층으로 이루어진 비트라인(B/L; 26)이 직교하는 영역에 플로팅 게이트(14)와 컨트롤 게이트(18)의 스택형 게이트 구조로 단위 셀이 형성된다. 두 개의 셀은 하나의 비트라인 콘택(24)에 의해 비트라인(26)과 연결된다.
단위 셀의 구조를 살펴보면, 플로팅 게이트(14)와 기판(10) 사이에 터널 산화막(12)이 형성되고, 상기 플로팅 게이트(14)와 워드라인(W/L)으로 제공되는 컨트롤 게이트(18)의 사이에 층간 유전막(16)이 형성된다. 또한, 상기 스택형 게이트에 셀프-얼라인되어 n+소오스/드레인 영역(20a,20b)이 형성된다. 상기 플로팅 게이트(14)는 액티브 영역(20)과 상기 액티브 영역(20) 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트(14)와 격리된다. 상기 컨트롤 게이트(18)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(14)를 포함하여 이웃한 셀의 컨트롤 게이트(18)와 연결됨으로써 워드라인(W/L)을 형성한다.
인접한 셀들은 서로 각각 소오스/드레인 영역(20a,20b)을 공유한다. 단위 셀의 드레인 영역(20b)은 동일 행(column)의 인접한 셀의 드레인 영역(20b)과 연결되며, 상기 드레인 영역(20b)에는 비트라인 콘택(24)이 형성된다. 동일 행에 형성된 비트라인 콘택(24)들은 워드라인(18)에 대해 수직으로 배치되는 비트라인(26)에 의해 전기적으로 연결된다. 즉, 두 개의 셀은 하나의 비트라인 콘택(24)에 의해 비트라인(26)과 연결된다.
단위 셀의 소오스 영역(20a)은 그 액티브 영역이 워드라인 방향으로 굽어진 형태로 패터닝되어 상기 워드라인(18)과 평행하게 신장됨으로써, 동일 행과 동일 열(row)의 인접한 셀의 소오스 영역(20a)과 연결된다. 소오스 소거 방식을 사용하는 통상적인 NOR형 플래쉬 메모리 셀은 소오스 영역(20a)이 드레인 영역(20b)보다 높은 항복 전압(breakdown voltage)을 갖게 하도록 상기 소오스 영역(20a)을 n-영역이 n+영역을 감싸고 있는 이중 확산 접합(double diffused junction; 이하 "DDD"라 한다) 구조로 형성한다. 또한, 소오스 라인의 저항을 감소시키기 위하여 워드라인(18)을 따라 평행하게 형성된 소오스 액티브 영역(20)에 복수개의 비트라인(26)마다 하나씩 소오스 라인 콘택(도시하지 않음)이 형성되며, 상기 비트라인(26)과 평행하게 형성된 소오스 라인(CSL)이 수 비트마다 하나씩 소오스 라인 콘택을 통해 상기 소오스 액티브 영역(20)에 전기적으로 연결된다.
상기한 NOR형 플래쉬 메모리 셀의 동작은 채널 열전자(channel hot electron; CHE) 주입 방식을 이용하여 프로그램하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 이용하여 소오스나 벌크 기판을 통해 소거한다.
먼저, 프로그램 동작은 플로팅 게이트(14)에 전자를 저장하여 셀의 문턱 전압(threshold voltage; Vth)을 초기 Vth 값인 2V 내외에서 7V 정도로 증가시키는 동작이다. 즉, 선택 비트라인에 6∼7V, 컨트롤 게이트로 사용되는 선택 워드라인에 10∼12V를 인가하고 소오스 및 기판에 0V를 인가하면, 채널 열전자 중에서 일부가 게이트 전계에 의해 터널 산화막(12)을 통해 플로팅 게이트(14)에 주입됨으로써 프로그램이 이루어진다.
소거 동작은 플로팅 게이트의 전자를 방전시켜 셀의 문턱 전압을 초기 Vth인 2V 내외로 낮추는 동작이다. 즉, 선택 비트라인을 플로팅시키고 소오스에 12∼15V를 인가하고 선택 워드라인에 0V를 인가하면, 플로팅 게이트(14)와 소오스 접합(20a) 사이의 전압 차에 의해 100Å 내외의 터널 산화막(12)을 통한 F-N 터널링 방식으로 플로팅 게이트 내의 전자가 소오스 접합(20a)으로 방전됨으로써 소거가 이루어진다. 소거 동작은 다수의 워드라인과 비트라인을 포함하는 수백 내지 수천 비트들을 하나의 블록으로 진행하는 일괄 블록 소거 방식을 채용한다.
판독 동작은 선택 비트라인에 1V 내외의 전압을 인가하고 워드라인에 4∼5V를 인가하여 소거 및 프로그램 셀을 통한 전류 경로의 발생 유·무를 감지한다.
여기서, 상기 소오스 라인(CSL)의 역할은 프로그램 및 판독 동작시 셀을 통해 발생하는 다량의 전류를 접지 노드로 방출시키는 것으로, 채널 열전자 주입 방식을 사용하는 플래쉬 메모리 셀에서는 다량의 전류를 빠른 시간 내에 방출시키기 위하여 8∼16개의 셀마다 하나의 소오스 라인을 형성하고 있다.
그러나, 상술한 구조를 갖는 NOR형 플래쉬 메모리 장치에서는 다음과 같은 문제점들이 발생한다.
첫째, 비트라인(26)과 드레인 영역(20b)을 연결시키기 위한 비트라인 콘택(24)과 워드라인(18) 사이에 전기적인 격리를 위하여 일정 거리(도 1의 "a")가 확보되어야 한다. 상기한 비트라인 콘택(24)과 워드라인(18) 사이의 거리(a)는 공정 마진에 따라 최소 디자인 룰로 결정되므로, 고집적화가 진행됨에 따라 일정한 비율로 축소하기가 매우 어렵다.
둘째, 소오스 영역이 형성되는 액티브 영역(즉, 소오스 액티브 영역)(20)을 일정 비율로 축소할 경우, 줄어든 액티브 면적에 따라 면저항이 증가하는 문제가 발생한다.
셋째, 워드라인(18)과 소오스 액티브 영역(20) 간의 일정 거리(도 1의 "b")가 상기 워드라인(18)을 패터닝하기 위한 공정의 미스얼라인 마진에 의해 결정되므로, 셀 면적의 축소에 제한 요소로 작용한다.
따라서, 상술한 문제점을 해결할 수 있는 새로운 셀 구조가 미합중국 특허 공보 제5,519,239호에 제안되었으며, 이를 도면을 참조하여 설명하면 다음과 같다.
도 4는 상기 미합중국 특허 공보 제5,519,239호에 개시되어 있는 NOR형 플래쉬 메모리 셀 장치에서 셀 어레이의 일부를 도시한 레이아웃도이다. 상기 셀 어레이의 등가 회로도와 단위 셀의 구조는 도 2 및 도 3에 도시한 것과 동일하다.
도 4를 참조하면, 비트라인 콘택(69)과 워드라인(54) 사이의 일정 거리가 콘트롤 게이트(58)과 만날 정도로 축소하여 "0"에 가깝거나, 경우에 따라 "0"이 된다. 또한, 소오스 액티브 영역을 도 1에서와 같이 굽어진 형태로 형성하게 되면 워드라인과의 일정 거리 확보가 요구되는 반면에, 도 4에서는 소오스/드레인이 형성되는 액티브 영역(64)을 비트라인(70)과 평행하게 패터닝한 후 이웃하는 셀의 소오스 영역들을 워드라인(58)과 평행한 소오스 금속층(66a)으로 연결한다. 따라서, 워드라인(58)과 소오스 액티브 영역(64) 사이에 일정 거리의 확보가 요구되지 않으므로, 셀 면적을 용이하게 축소시킬 수 있다.
도 5a 내지 도 5c는 도 4에 도시한 셀 어레이의 제조 방법을 설명하기 위한 수직 단면도들이다.
도 5a를 참조하면, 통상의 소자분리 공정에 의해 액티브 영역과 필드 영역으로 구분되어진 p형 반도체 기판(50)의 상부에 터널 산화막(52)을 성장시킨 후, 그 위에 플로팅 게이트(54), 층간 유전막(56) 및 컨트롤 게이트(58)로 구성된 스택형 게이트를 형성한다. 이때, 상기 컨트롤 게이트(58)는 산화막과 같은 절연막(60)으로 캡핑된다.
이어서, 이온주입 공정을 통해 상기 스택형 게이트에 셀프-얼라인되는 n+소오스/드레인 영역(64a,64b)을 형성한 후, 결과물의 상부에 절연막을 증착하고 상기 절연막을 이방성 식각함으로써 스택형 게이트의 측벽에 절연막 스페이서(62)를 형성한다. 상기한 공정의 결과로, 상기 n+소오스 및 드레인 영역(64a,64b)을 각각 노출시키는 셀프-얼라인 콘택(65a,65b)이 형성된다.
도 5b를 참조하면, 상기 결과물의 상부에 텅스텐과 같은 금속층을 증착한 후, 그 상부에 포토레지스트 패턴(67)을 형성한다. 이어서, 상기 포토레지스트 패턴(67)을 식각 마스크로 사용하여 금속층을 패터닝함으로써 상기 콘택(65a)을 통해 소오스 영역(64a)에 연결되는 소오스 금속층(66a) 및 상기 콘택(65b)을 통해 드레인 영역(64b)에 연결되는 비트라인 패드(66b)가 형성된다. 상기 소오스 금속층(66a)은 워드라인(58)과 평행하게 신장되어 각 셀의 소오스 영역(64a)들을 연결시키는 역할을 한다.
도 5c를 참조하면, 상기 포토레지스트 패턴(67)을 제거한 후, 결과물의 상부에 층간 절연막(68)을 형성하고 평탄화 공정을 통해 상기 층간 절연막(68)의 표면을 평탄화시킨다. 이어서, 사진식각 공정을 통해 상기 층간 절연막(68)을 식각하여 비트라인 패드(66b)를 노출시키는 비트라인 콘택(69)을 형성한 후, 결과물의 상부에 금속층을 증착하여 비트라인(70)을 형성한다.
그러나, 상술한 구조를 갖는 NOR형 플래쉬 메모리 장치에 의하면 다음과 같은 문제점들이 발생한다.
첫째, 비트라인 패드(66b)와 소오스 금속층(66a)을 동일한 금속층으로 형성하고 하나의 포토마스크를 사용하여 패터닝하므로, 비트라인 패드(66b)와 소오스 금속층(66a) 사이의 거리(도 5b의 "c")를 공정 한계 이하로 줄일 수 없다. 즉, 워드라인(58)의 폭에 의해 결정되는 셀의 채널 길이를 축소시켜 최소 패턴을 형성할 경우, 상기 워드라인(58)의 폭 이하로 비트라인 패드(66b)와 소오스 금속층(66a) 사이의 거리(c)를 줄일 수 없게 된다.
둘째, 비트라인 패드(66b)와 비트라인(70)을 연결시키는 비트라인 콘택(69)이 상기 비트라인 패드(66b)의 면적 내에서 일정 마진(도 5c의 "d")을 가져야 하므로, 궁국적으로 비트라인 콘택(69)과 워드라인(58) 사이의 거리를 "0"으로 할 수 없다.
따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 비트라인 패드와 비트라인 콘택 사이에 일정 거리를 유지하면서 상기 비트라인 콘택을 워드라인과 일부 중첩되도록 형성함으로써 셀 면적을 축소시킬 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 비휘발성 메모리 장치를 제조하는데 특히 적합한 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 NOR형 플래쉬 메모리 셀 어레이의 레이아웃도이다.
도 2는 도 1에 도시한 셀 어레이의 등가 회로도이다.
도 3은 도 1에 도시한 셀 어레이에 있어서, 단위 셀의 수직 단면도이다.
도 4는 종래의 다른 방법에 의한 NOR형 플래쉬 메모리 셀 어레이의 레이아웃도이다.
도 5a 내지 도 5c는 도 4에 도시한 셀 어레이의 제조 방법을 설명하기 위한 수직 단면도들이다.
도 6은 본 발명에 의한 NOR형 플래쉬 메모리 셀 어레이의 레이아웃도이다.
도 7은 도 6에 도시한 셀 어레이의 수직 단면도이다.
도 8 내지 도 11은 도 7에 도시한 셀 어레이의 제조 방법을 설명하기 위한 수직 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 플로팅 게이트 106 : 층간 유전막
108 : 컨트롤 게이트 110 : 캡핑층
112 : 액티브 영역 112a, 112b : n+소오스/드레인
114 : 제1 절연층 116a : 소오스 연결층
116b : 패드층 118 : 제2 절연층
120 : 제3 절연층 122 : 비트라인 콘택
124 : 비트라인
상기 목적을 달성하기 위하여 본 발명은, 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 영역에 위치하며, 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 개재하여 이웃한 단위 셀의 게이트와 연결되어 상기 워드라인을 형성하는 게이트, 및 상기 게이트 양측의 기판 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 단위 셀; 상기 셀의 드레인 영역에 연결되며, 그 상부에 비트라인 콘택을 통해 상기 비트라인이 연결되어 있는 제1 도전체로 이루어진 패드층; 및 상기 셀의 소오스 영역의 상부에 워드라인 방향으로 이웃하는 셀의 소오스 영역들을 연결시키도록 형성되고, 상기 패드층과는 분리된 상기 제1 도전체로 이루어진 소오스 연결층을 구비하며, 상기 비트라인 콘택의 일부분이 상기 셀의 게이트와 중첩되는 영역을 갖는 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 패드층과 비트라인의 사이에 형성되는 절연막과, 상기 소오스 연결층과 비트라인의 사이에 형성되는 절연막 중에서 적어도 하나의 층이 다르다.
상기 단위 셀은 전기적 프로그래밍 및 소거가 가능한 셀로서, 상기 게이트는 플로팅 게이트와 컨트롤 게이트의 적층 구조를 갖는다. 또한, 상기 단위 셀은 단층의 게이트를 갖는 마스크-롬 셀일 수 있다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 영역에 위치하며, 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 개재하여 이웃한 단위 셀의 게이트와 연결되어 상기 워드라인을 형성하는 게이트, 및 상기 게이트 양측의 기판 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 단위 셀; 상기 셀의 드레인 영역에 연결되며, 그 상부에 비트라인 콘택을 통해 상기 비트라인이 연결되어 있는 제1 도전체로 이루어진 패드층; 및 상기 셀의 소오스 영역의 상부에 워드라인 방향으로 이웃하는 셀의 소오스 영역들을 연결시키도록 형성되고, 상기 패드층과는 분리된 상기 제1 도전체로 이루어진 소오스 연결층을 구비하며, 상기 비트라인 방향으로 상기 게이트의 폭이 상기 패드층과 상기 소오스 연결층과의 간격보다 큰 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 영역에 위치하며, 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 개재하여 이웃한 단위 셀의 게이트와 연결되어 상기 워드라인을 형성하는 게이트, 및 상기 게이트 양측의 기판 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 단위 셀; 상기 셀의 드레인 영역에 연결되며, 그 상부에 비트라인 콘택을 통해 상기 비트라인이 연결되어 있는 제1 도전체로 이루어진 패드층; 및 상기 셀의 소오스 영역의 상부에 워드라인 방향으로 이웃하는 셀의 소오스 영역들을 연결시키도록 형성되고, 상기 패드층과는 분리된 상기 제1 도전체로 이루어진 소오스 연결층을 구비하며, 상기 패드층의 비트라인 방향의 폭이 상기 소오스 연결층의 비트라인 방향의 폭보다 큰 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 개재하여 메모리 셀의 게이트를 형성하는 단계; 상기 게이트를 마스크로 이용하여 제2 도전형의 불순물을 이온주입하여, 상기 게이트 양측의 기판 표면에 상기 셀의 제2 도전형의 소오스 및 드레인 영역을 형성하는 단계; 상기 결과물의 상부에 제1 절연층을 형성하고 상기 제1 절연층을 에치백하여 상기 소오스 및 드레인 영역의 일부위를 노출시키는 단계; 상기 결과물의 상부에 제1 도전체와 제2 절연층을 차례로 형성하는 단계; 상기 제2 절연층을 이웃하는 셀의 소오스 영역들을 연결시키기 위한 소오스 연결층의 패턴으로 패터닝하는 단계; 상기 결과물의 상부에 상기 드레인 영역에 연결되어질 패드층을 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴 및 상기 제2 절연층을 식각 마스크로 이용하여 노출된 제1 도전체를 식각함으로써, 상기 드레인 영역의 상부에는 상기 제1 도전체로 이루어진 패드층을 형성하고 상기 소오스 영역의 상부에는 상기 제1 도전체로 이루어진 소오스 연결층을 형성하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
상기 메모리 셀의 게이트를 형성하는 단계는, 상기 기판의 상부에 게이트 절연막, 제1 전극층, 층간 유전막 및 제2 전극층을 차례로 형성하는 단계; 상기 제2 전극층, 층간 유전막 및 제1 전극층을 차례로 식각함으로써, 상기 제1 전극층과 제2 전극층으로 이루어진 셀의 스택형 게이트를 형성하는 단계로 이루어진다.
상기 포토레지스트 패턴을 제거하는 단계 후, 상기 결과물의 상부에 제3 절연층을 형성하는 단계; 상기 패드층 상부의 제3 절연층을 식각함으로써, 상기 게이트와 일부 중첩되도록 상기 패드층을 노출시키는 비트라인 콘택을 형성하는 단계; 및 상기 결과물의 상부에 제2 도전체를 형성하고 상기 제2 도전체를 패터닝하여, 상기 비트라인 콘택 및 패드층을 통해 상기 드레인 영역에 연결되는 비트라인을 형성하는 단계를 더 구비할 수 있다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 개재하여 메모리 셀의 게이트를 형성하는 단계; 상기 게이트를 마스크로 이용하여 제2 도전형의 불순물을 이온주입하여, 상기 게이트 양측의 기판 표면에 상기 셀의 제2 도전형의 소오스 및 드레인 영역을 형성하는 단계; 상기 결과물의 상부에 제1 절연층을 형성하고 상기 제1 절연층을 에치백하여 상기 소오스 및 드레인 영역의 일부위를 노출시키는 단계; 상기 결과물의 상부에 제1 도전체와 제2 절연층을 차례로 형성하는 단계; 상기 제2 절연층을 상기 드레인 영역에 형성될 패드층의 패턴으로 패터닝하는 단계; 상기 결과물의 상부에 이웃하는 셀의 소오스 영역들을 연결시키는 소오스 연결층을 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴 및 상기 제2 절연층을 식각 마스크로 이용하여 노출된 제1 도전체를 식각함으로써, 상기 드레인 영역의 상부에는 상기 제1 도전체로 이루어진 패드층을 형성하고 상기 소오스 영역의 상부에는 상기 제1 도전체로 이루어진 소오스 연결층을 형성하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
상술한 바와 같이 본 발명에 의하면, 셀의 드레인 영역과 비트라인을 연결시키기 위하여 상기 드레인 영역의 상부에 형성되는 패드층과 이웃하는 셀의 소오스 영역들을 연결시키기 위한 소오스 연결층을 동일한 도전체를 서로 다른 포토마스크를 사용하여 한번에 식각함으로써 형성한다. 따라서, 상기 패드층과 소오스 연결층 간의 간격을 워드라인의 폭보다 작게 패터닝할 수 있으므로, 비트라인 콘택과 패드층 간에 일정 거리를 유지하면서 상기 비트라인 콘택이 워드라인과 일부 중첩되도록 형성함으로써 메모리 셀의 면적을 축소시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 6은 본 발명에 의한 NOR형 플래쉬 메모리 셀 어레이의 레이아웃도이고, 도 7은 상기 셀 어레이의 수직 단면도이다. 본 발명의 NOR형 플래쉬 메모리 셀 어레이의 등가 회로도는 도 2에 도시한 종래의 것과 동일하므로 생략한다.
도 6 및 도 7을 참조하면, 일정 간격으로 형성되는 다수의 비트라인(B/L; 124), 워드라인(W/L; 108) 및 소오스 라인(도시하지 않음)을 포함하는 다수의 셀 어레이에 있어서, 상기 워드라인(W/L; 108)과 금속층으로 이루어진 비트라인(B/L; 124)이 직교하는 영역에 플로팅 게이트(104)와 컨트롤 게이트(108)의 스택형 게이트 구조로 단위 셀이 형성된다. 두 개의 셀은 하나의 비트라인 콘택(122)에 의해 비트라인(124)과 연결되며, 이웃하는 셀의 소오스 영역(112a)들은 상기 워드라인(108)과 평행한 소오스 연결층(116a)을 통해 서로 연결되며, 상기 비트라인(124)과 평행한 소오스 라인이 수 비트마다 하나씩 위치하면서 상기 소오스 연결층(116a)에 연결된다. 단위 셀의 소오스/드레인 영역(112a, 112b)이 형성되는 액티브 영역(112)은 상기 비트라인(124)과 평행하게 패터닝된다.
단위 셀의 구조를 살펴보면, 플로팅 게이트(104)와 기판(100) 사이에 터널 산화막(102)이 형성되고, 상기 플로팅 게이트(104)와 워드라인(W/L)으로 제공되는 컨트롤 게이트(108)의 사이에 층간 유전막(106)이 형성된다. 또한, 상기 스택형 게이트에 셀프-얼라인되어 n+소오스/드레인 영역(112a,112b)이 형성된다. 상기 플로팅 게이트(104)는 액티브 영역(112)과 상기 액티브 영역(112) 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트(104)와 격리된다. 상기 컨트롤 게이트(108)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(104)를 포함하여 이웃한 셀의 컨트롤 게이트(108)와 연결됨으로써 워드라인(W/L)을 형성한다.
인접한 셀들은 서로 각각 형성되어 소오스/드레인 영역(112a,112b)을 공유한다. 단위 셀의 드레인 영역(112b)은 동일 행의 인접한 셀의 드레인 영역(112b)과 연결되며, 상기 드레인 영역(112b)의 상부에는 제1 도전체로 이루어진 패드층(116b)이 형성된다. 상기 패드층(116b)의 상부에는 비트라인 콘택(122)이 형성된다. 동일 행에 형성된 비트라인 콘택(122)들은 워드라인(108)에 대해 수직으로 배치되는 비트라인(124)에 의해 전기적으로 연결된다. 즉, 두 개의 셀은 하나의 비트라인 콘택(122)에 의해 비트라인(124)과 연결된다. 또한, 상기 비트라인 콘택(122)은 워드라인(108)과 일부분이 중첩되도록 배치된다.
단위 셀의 소오스 영역(112a)은 워드라인(108)과 평행한 상기 제1 도전체로 이루어진 소오스 연결층(116a)을 통해 동일 행과 동일 열의 인접한 셀의 소오스 영역(112a)과 연결된다. 상기 소오스 연결층(116a)의 상부에는 복수개의 비트라인(124)마다 하나씩 소오스 라인 콘택(도시하지 않음)이 형성된다. 상기 비트라인(124)과 평행하게 형성된 소오스 라인은 상기 소오스 라인 콘택을 통해 소오스 연결층(116a)에 연결된다.
상기 패드층(116b)과 소오스 연결층(116a)은 동일한 제1 도전체를 서로 다른 포토마스크를 이용하여 한번에 식각함으로써 형성한다. 따라서, 상기 패드층(116b)과 소오스 연결층(116a) 간의 이격 거리(f)를 사진 공정의 한계 해상도 이하로 패터닝할 수 있다. 또한, 상기 소오스 연결층(116a)의 비트라인 방향의 폭(h)을 상기 패드층(116b)의 비트라인 방향의 폭(g)보다 작게 패터닝함으로써, 공정 마진에 의해 결정되는 비트라인 콘택(122)과 패드층(116b)과의 일정 거리를 유지할 수 있다.
도 8 내지 도 11은 도 7에 도시한 NOR형 플래쉬 메모리 셀 어레이의 제조 방법을 설명하기 위한 수직 단면도들이다.
도 8은 제1 절연층(114), 제1 도전체(116) 및 제2 절연층(118)을 형성하는 단계를 도시한다. p형의 반도체 기판(100)의 상부에 통상의 소자분리 공정, 예컨대 실리콘 부분 산화법(local oxidation of silicon; LOCOS) 또는 선택적 폴리실리콘 산화법(selective polysilicon oxidation; SEPOX)을 실시하여 상기 기판(100)의 상부에 5000Å 정도의 두께를 갖는 필드 산화막(도시하지 않음)을 형성함으로써, 기판(100)을 액티브 영역(도 6의 참조 부호 112)과 필드 영역으로 구분한다.
다음에, 상기 액티브 영역과 필드 영역의 경계 부분에 생긴 불필요한 막들을 제거하기 위하여 수백 Å 두께의 희생 산화막을 형성한 후, 습식 식각 공정으로 상기 희생 산화막을 모두 제거한다.
이어서, 상기 액티브 영역의 상부에 통상적으로 터널 산화막이라 불리우는 산화막 또는 산질화막을 100Å 내외의 두께로 성장시킴으로써 단위 셀의 게이트 산화막(102)을 형성한 후, 그 상부에 플로팅 게이트로 사용될 제1 전극층, 예컨대 제1 폴리실리콘층(104)을 1000Å 정도의 두께로 증착한다. 이어서, 인(P)을 다량 함유한 POCl3을 침적하여 상기 제1 폴리실리콘층(104)을 n+형으로 도핑시킨다. 다음에, 사진식각 공정을 통해 상기 필드 산화막 상부의 제1 폴리실리콘층(104)을 이방성 식각한다. 이때, 상기 제1 폴리실리콘층(104)은 액티브 영역과 상기 액티브 영역 양측의 필드 산화막의 가장자리 일부위에 걸쳐 형성되도록 이방성 식각한다.
이어서, 상기 제1 폴리실리콘층(104)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후, 그 위에 약 130Å 두께의 질화막을 증착하고 상기 질화막을 산화시켜 40Å 정도의 두께의 제2 산화막을 성장시킴으로써, ONO (oxide/nitride/oxide)막으로 이루어진 층간 유전막(106)을 형성한다. 다음에, 상기 층간 유전막(106)의 상부에 컨트롤 게이트로 사용될 제2 전극층, 예컨대 n+형으로 도핑된 1000Å 두께의 제2 폴리실리콘층과 1500Å 두께로 금속 실리사이드층을 차례로 적층하여 폴리사이드층(108)을 형성한다. 이어서, 상기 폴리사이드층(108)의 상부에 산화막과 같은 절연막을 2500Å 정도의 두께로 증착하여 캡핑층(capping layer)(110)을 형성한다. 여기서, 상기 캡핑층(110)은 후속하는 셀프-얼라인 식각 공정시 상기 컨트롤 게이트를 보호하기 위하여 형성된다.
계속해서, 사진 공정을 통해 셀의 스택형 게이트가 형성될 영역을 오픈한 후, 셀프-얼라인 식각법(self-alignment etching)을 이용하여 상기 캡핑층(110), 폴리사이드층(108), 층간 유전막(106) 및 제1 폴리실리콘층(104)을 연속적으로 이방성 식각한다. 상기한 공정의 결과로, 셀 영역에 플로팅 게이트(104)와 컨트롤 게이트(108)의 스택형 게이트가 형성된다. 상기 컨트롤 게이트(108)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(104)를 포함하여 이웃한 셀의 컨트롤 게이트(108)와 연결됨으로써 워드라인을 형성한다.
이어서, 상기 스택형 게이트를 이온주입 마스크로 사용하여 n형 불순물을 이온주입함으로써 상기 기판(100)의 액티브 영역에 n+형의 소오스/드레인 영역(112a,112b)을 형성한다.
다음에, 상기 결과물의 상부에 산화물을 약 1500Å의 두께로 증착하여 제1 절연층(114)을 형성한 후, 상기 제1 절연층(114)을 에치백하여 n+소오스/드레인 영역(112a, 112b)을 각각 노출시키는 셀프-얼라인 콘택을 형성한다. 이어서, 상기 결과물의 상부에 제1 도전체(116)를 2000∼5000Å의 두께로 형성하고, 그 상부에 산화막이나 질화막, 또는 상기 막들의 복합막을 1000∼3000Å의 두께로 증착하여 제2 절연층(118)을 형성한다. 여기서, 상기 제1 도전체(116)는 불순물이 도핑된 폴리실리콘과 텅스텐(W), 티타늄(Ti) 또는 탄탈륨(Ta)의 금속 실리사이드가 적층된 폴리사이드 구조로 형성할 수 있다. 또한, 상기 제1 도전체(116)는 텅스텐, 티타늄, 탄탈륨, 또는 알루미늄과 같은 금속으로 형성할 수 있고, 알루미늄 합금으로 형성할 수도 있다.
여기서, 상기 제1 도전체(116)는 상기 셀프-얼라인 콘택 영역을 완전히 채워 표면이 평탄화되도록 형성하는 것이 바람직하다. 또한, 상기 제1 도전체(116)를 텅스텐, 티타늄, 탄탈륨, 또는 알루미늄과 같은 금속이나 알루미늄 합금으로 형성할 경우, 상기 제1 도전체(116)의 하부에 금속과 실리콘과의 반응을 억제하는 티타늄 나이트라이드(TiN)층이나 저항 감소를 위한 티타늄층을 형성할 수 있으며, 상기 제1 도전체(116)의 상부에 힐록(hillock) 방지를 위한 티타늄층을 형성할 수도 있다.
도 9는 제2 절연층(118)을 소오스 연결층의 패턴으로 패터닝하는 단계를 도시한다. 상기와 같이 제2 절연층(118)을 형성한 후, 워드라인 방향으로 이웃하는 셀의 소오스 영역(112a)들을 연결하기 위한 소오스 연결층을 패터닝하기 위하여 사진 공정으로 상기 제2 절연층(118)의 상부에 제1 포토레지스트 패턴(117)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(117)을 식각 마스크로 이용하여 노출된 제2 절연층(118)을 식각함으로써, 상기 제2 절연층(118)을 소오스 연결층의 패턴으로 패터닝한다.
도 10은 소오스 연결층(116a) 및 패드층(116b)을 형성하는 단계를 도시한다. 상기와 같이 제2 절연층(118)을 패터닝한 후, 상기 제1 포토레지스트 패턴(117)을 제거한다. 이어서, 셀의 드레인 영역(112b)과 후속 공정에서 형성될 비트라인을 연결시키는 패드층을 형성하기 위하여, 사진 공정을 통해 상기 결과물의 상부에 제2 포토레지스트 패턴(119)을 형성한다. 다음에, 상기 제2 포토레지스트 패턴(119) 및 상기 패터닝된 제2 절연층(118)을 식각 마스크로 이용하여 노출된 제1 도전체(116)를 식각한다. 그 결과, 셀의 소오스 영역(112a)의 상부에는 상기 제1 도전체로 이루어진 소오스 연결층(116a)이 형성되고, 드레인 영역(112b)의 상부에는 상기 제1 도전체로 이루어진 패드층(116b)이 형성된다. 이와 같이 상기 패드층(116b)과 소오스 연결층(116a)은 동일한 제1 도전체를 서로 다른 포토마스크를 이용하여 한번에 식각하여 형성하기 때문에, 상기 패드층(116b)과 소오스 연결층(116a) 간의 이격 거리(f)를 워드라인(108)의 폭보다 작게 패터닝할 수 있다. 특히, 상기 워드라인(108)의 폭을 사진 공정의 한계 해상도로 패터닝할 경우, 패드층(116b)과 소오스 연결층(116a) 간의 이격 거리(f)를 상기 한계 해상도 이하로 패터닝할 수 있다.
또한, 바람직하게는, 상기 소오스 연결층(116a)의 비트라인 방향의 폭(도 11의 h)을 상기 패드층(116b)의 비트라인 방향의 폭(도 11의 g)보다 작게 패터닝한다. 이 경우, 소오스 연결층(116a)은 그 폭이 작아도 깊이가 깊기 때문에 저항 측면에서 문제가 없으며, 패드층(116b)의 폭(g)을 증가시킴으로써 후속 공정에서 형성될 비트라인 콘택과 상기 패드층(116b)과의 일정 거리를 확보할 수 있다.
도 11은 비트라인 콘택(122) 및 비트라인(124)을 형성하는 단계를 도시한다. 상기와 같이 소오스 연결층(116a)과 패드층(116b)을 형성한 후, 상기 제2 포토레지스트 패턴(119)을 제거한다. 이어서, 상기 결과물의 상부에 제3 절연층(120)을 증착하고 이를 평탄화시킨다. 여기서, 상기 제3 절연층(120)은 워드라인(108)과 후속 공정에서 형성될 비트라인을 서로 절연시키는 역할을 한다.
이어서, 사진식각 공정을 통해 상기 패드층(116b) 상부의 제3 절연층(120)을 식각함으로써 비트라인 콘택(122)을 형성한다. 이때, 상기 패드층(116b)의 폭(g)은 소오스 연결층(116a)의 폭(h)보다 크게 패터닝되어 있으므로, 상기 비트라인 콘택(122)과 패드층(116b) 간에 일정 거리를 유지하면서 비트라인 콘택(122)을 워드라인(108)과 일부 중첩되도록 형성할 수 있다.
계속해서, 상기 비트라인 콘택(122)이 형성된 결과물의 상부에 제2 도전체, 예컨대 텅스텐, 알루미늄 또는 알루미늄 합금을 증착하고 사진식각 공정을 통해 상기 제2 도전체를 패터닝함으로써, 상기 비트라인 콘택(122)과 패드층(116b)을 통해 셀의 드레인 영역(112b)에 연결되는 비트라인(124)을 형성한다.
본 발명의 바람직한 다른 실시예에 의하면, 상기 도 9의 공정에서 제2 절연층(118)을 패드층(116b)의 패턴으로 패터닝하고 도 10의 공정에서 포토레지스트 패턴과 상기 제2 절연층(118)을 이용하여 패드층(116b)와 소오스 연결층(116a)을 동시에 패터닝할 수 있다.
또한, 도시하지는 않았으나, 마스크-롬과 같은 단층 게이트나 2층 이상의 다층 게이트를 갖는 메모리 장치에도 본 발명의 셀 구조를 적용할 수 있다.
상술한 바와 같이 본 발명에 따른 NOR형 플래쉬 메모리 셀에 의하면, 셀의 드레인 영역과 비트라인을 연결시키기 위하여 상기 드레인 영역의 상부에 형성되는 패드층과 이웃하는 셀의 소오스 영역들을 연결시키기 위한 소오스 연결층을 동일한 도전체를 서로 다른 포토마스크를 사용하여 한번에 식각함으로써 형성한다. 따라서, 상기 패드층과 소오스 연결층 간의 간격을 워드라인의 폭보다 작게 패터닝할 수 있으므로, 비트라인 콘택과 패드층 간에 일정 거리를 유지하면서 상기 비트라인 콘택이 워드라인과 일부 중첩되도록 형성함으로써 메모리 셀의 면적을 축소시킬 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (12)
- 일정 간격으로 평행하게 배열된 복수개의 비트라인;상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인;상기 비트라인과 워드라인이 교차하는 영역에 위치하며, 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 개재하여 이웃한 단위 셀의 게이트와 연결되어 상기 워드라인을 형성하는 게이트, 및 상기 게이트 양측의 기판 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 단위 셀;상기 셀의 드레인 영역에 연결되며, 그 상부에 비트라인 콘택을 통해 상기 비트라인이 연결되어 있는 제1 도전체로 이루어진 패드층; 및상기 셀의 소오스 영역의 상부에 워드라인 방향으로 이웃하는 셀의 소오스 영역들을 연결시키도록 형성되고, 상기 패드층과는 분리된 상기 제1 도전체로 이루어진 소오스 연결층을 구비하며,상기 비트라인 콘택의 일부분이 상기 셀의 게이트와 중첩되는 영역을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 패드층과 비트라인의 사이에 형성되는 절연막과, 상기 소오스 연결층과 비트라인의 사이에 형성되는 절연막 중에서 적어도 하나의 층이 다른 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 단위 셀은 전기적 프로그래밍 및 소거가 가능한 셀로서, 상기 게이트는 플로팅 게이트와 컨트롤 게이트의 적층 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 단위 셀은 단층의 게이트를 갖는 마스크-롬 셀인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 게이트의 폭은 비트라인 방향으로 상기 패드층과 소오스 연결층과의 간격보다 큼을 특징으로 하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 패드층의 폭은 비트라인 방향으로 상기 소오스 연결층의 비트라인 방향의 폭에 비해 보다 큼을 특징으로 하는 비휘발성 메모리 장치.
- 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 개재하여 메모리 셀의 게이트를 형성하는 단계;상기 게이트를 마스크로 이용하여 제2 도전형의 불순물을 이온주입하여, 상기 게이트 양측의 기판 표면에 상기 셀의 제2 도전형의 소오스 및 드레인 영역을 형성하는 단계;상기 결과물의 상부에 제1 절연층을 형성하고 상기 제1 절연층을 에치백하여 상기 소오스 및 드레인 영역의 일부위를 노출시키는 단계;상기 결과물의 상부에 제1 도전체와 제2 절연층을 차례로 형성하는 단계;상기 제2 절연층을 이웃하는 셀의 소오스 영역들을 연결시키기 위한 소오스 연결층의 패턴으로 패터닝하는 단계;상기 결과물의 상부에 상기 드레인 영역에 연결되어질 패드층을 형성하기 위한 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴 및 상기 제2 절연층을 식각 마스크로 이용하여 노출된 제1 도전체를 식각함으로써, 상기 드레인 영역의 상부에는 상기 제1 도전체로 이루어진 패드층을 형성하고 상기 소오스 영역의 상부에는 상기 제1 도전체로 이루어진 소오스 연결층을 형성하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제7항에 있어서, 상기 메모리 셀의 게이트를 형성하는 단계는,상기 기판의 상부에 게이트 절연막, 제1 전극층, 층간 유전막, 제2 전극층 및 캡 절연막을 차례로 형성하는 단계;상기 제2 전극층, 층간 유전막 및 제1 전극층을 차례로 식각함으로써, 상기 제1 전극층과 제2 전극층으로 이루어진 셀의 스택형 게이트를 형성하는 단계로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제7항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계 후,상기 결과물의 상부에 제3 절연층을 형성하는 단계;상기 패드층 상부의 제3 절연층을 식각함으로써, 상기 게이트와 일부 중첩되도록 상기 패드층을 노출시키는 비트라인 콘택을 형성하는 단계; 및상기 결과물의 상부에 제2 도전체를 형성하고 상기 제2 도전체를 패터닝하여, 상기 비트라인 콘택 및 패드층을 통해 상기 드레인 영역에 연결되는 비트라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 개재하여 메모리 셀의 게이트를 형성하는 단계;상기 게이트를 마스크로 이용하여 제2 도전형의 불순물을 이온주입하여, 상기 게이트 양측의 기판 표면에 상기 셀의 제2 도전형의 소오스 및 드레인 영역을 형성하는 단계;상기 결과물의 상부에 제1 절연층을 형성하고 상기 제1 절연층을 에치백하여 상기 소오스 및 드레인 영역의 일부위를 노출시키는 단계;상기 결과물의 상부에 제1 도전체와 제2 절연층을 차례로 형성하는 단계;상기 제2 절연층을 상기 드레인 영역에 형성될 패드층의 패턴으로 패터닝하는 단계;상기 결과물의 상부에 이웃하는 셀의 소오스 영역들을 연결시키는 소오스 연결층을 형성하기 위한 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴 및 상기 제2 절연층을 식각 마스크로 이용하여 노출된 제1 도전체를 식각함으로써, 상기 드레인 영역의 상부에는 상기 제1 도전체로 이루어진 패드층을 형성하고 상기 소오스 영역의 상부에는 상기 제1 도전체로 이루어진 소오스 연결층을 형성하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제10항에 있어서, 상기 메모리 셀의 게이트를 형성하는 단계는,상기 기판의 상부에 게이트 절연막, 제1 전극층, 층간 유전막 및 제2 전극층을 차례로 형성하는 단계;상기 제2 전극층, 층간 유전막 및 제1 전극층을 차례로 식각함으로써, 상기 제1 전극층과 제2 전극층으로 이루어진 셀의 스택형 게이트를 형성하는 단계로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제10항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계 후,상기 결과물의 상부에 제3 절연층을 형성하는 단계;상기 패드층 상부의 제3 절연층을 식각함으로써, 상기 게이트와 일부 중첩되도록 상기 패드층을 노출시키는 비트라인 콘택을 형성하는 단계; 및상기 결과물의 상부에 제2 도전체를 형성하고 상기 제2 도전체를 패터닝하여, 상기 비트라인 콘택 및 패드층을 통해 상기 드레인 영역에 연결되는 비트라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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