JPH0642555B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0642555B2 JPH0642555B2 JP1157162A JP15716289A JPH0642555B2 JP H0642555 B2 JPH0642555 B2 JP H0642555B2 JP 1157162 A JP1157162 A JP 1157162A JP 15716289 A JP15716289 A JP 15716289A JP H0642555 B2 JPH0642555 B2 JP H0642555B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- type
- layer
- type diffusion
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 53
- 238000009792 diffusion process Methods 0.000 claims description 99
- 239000012535 impurity Substances 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 35
- 229920005591 polysilicon Polymers 0.000 description 35
- 238000000034 method Methods 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 229910052782 aluminium Inorganic materials 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 17
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 12
- 229910052785 arsenic Inorganic materials 0.000 description 12
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 12
- 238000001259 photo etching Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H01L21/205—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8613—Mesa PN junction diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、特に高不純物濃度のＰ型拡散層と、高不純
物濃度のＮ型拡散層との接合部を持つ半導体装置に関す
る。
物濃度のＮ型拡散層との接合部を持つ半導体装置に関す
る。
（従来の技術） 従来、例えばＤＲＡＭにおける基準電位発生回路には、
第５図に示すようなダイオードが用いられている。
第５図に示すようなダイオードが用いられている。
次に、このダイオードの構造について説明する。
まず、Ｎ型のシリコン基板１内には、Ｐ型の不純物であ
るボロンを含むＰ型拡散層２が形成されている。このＰ
型拡散層２の半導体主面からの深さは、例えば０．３μ
ｍ程度に設定され、また、その不純物濃度は１０19cm-3
以上に設定されている。さらに、このＰ型拡散層２内に
は、Ｎ型不純物であるヒ素を含むＮ型拡散層３が形成さ
れている。このＮ型拡散層３の半導体主面からの深さ
は、例えば０．２μｍ程度に設定され、また、その不純
物濃度は１０19cm-3以上に設定されている（上記Ｐ型拡
散層２より高めの濃度となる）。上記シリコン基板１上
には、絶縁膜４が形成されている。この絶縁膜４の半導
体主面からの高さは、例えば１〜２μｍ程度に設定され
ている。この絶縁膜４内には、上記Ｎ型拡散層３に対し
て、第１のコンタクト孔５が開孔されており、さらに上
記Ｐ型拡散層２に対しても、同様な第２のコンタクト孔
６が開孔されている。これら第１、第２のコンタクト孔
５、および６内には、Ｐ型拡散層２、およびＮ型拡散層
３にそれぞれ接するように、例えばアルミニウムからな
る配線７が形成されている。
るボロンを含むＰ型拡散層２が形成されている。このＰ
型拡散層２の半導体主面からの深さは、例えば０．３μ
ｍ程度に設定され、また、その不純物濃度は１０19cm-3
以上に設定されている。さらに、このＰ型拡散層２内に
は、Ｎ型不純物であるヒ素を含むＮ型拡散層３が形成さ
れている。このＮ型拡散層３の半導体主面からの深さ
は、例えば０．２μｍ程度に設定され、また、その不純
物濃度は１０19cm-3以上に設定されている（上記Ｐ型拡
散層２より高めの濃度となる）。上記シリコン基板１上
には、絶縁膜４が形成されている。この絶縁膜４の半導
体主面からの高さは、例えば１〜２μｍ程度に設定され
ている。この絶縁膜４内には、上記Ｎ型拡散層３に対し
て、第１のコンタクト孔５が開孔されており、さらに上
記Ｐ型拡散層２に対しても、同様な第２のコンタクト孔
６が開孔されている。これら第１、第２のコンタクト孔
５、および６内には、Ｐ型拡散層２、およびＮ型拡散層
３にそれぞれ接するように、例えばアルミニウムからな
る配線７が形成されている。
このような構造のダイオードは、Ｐ型拡散層２、および
Ｎ型拡散層３に接する配線７に順方向電流となるような
電流が流れた時に、Ｐ型シリコンと、Ｎ型シリコンとの
間で電位を発生する。この発生した電位は、Ｐ型シリコ
ン、およびＮ型シリコン、すなわち、Ｐ型拡散層２、お
よびＮ型拡散層３の不純物濃度に依存し、温度依存性は
小さい。このような点から、第５図に示すダイオード
は、例えばＤＲＡＭの基準電位発生回路に用いられてい
る。
Ｎ型拡散層３に接する配線７に順方向電流となるような
電流が流れた時に、Ｐ型シリコンと、Ｎ型シリコンとの
間で電位を発生する。この発生した電位は、Ｐ型シリコ
ン、およびＮ型シリコン、すなわち、Ｐ型拡散層２、お
よびＮ型拡散層３の不純物濃度に依存し、温度依存性は
小さい。このような点から、第５図に示すダイオード
は、例えばＤＲＡＭの基準電位発生回路に用いられてい
る。
ところで、現在、ＤＲＡＭを初めとして、各種半導体装
置の高集積化が進んでいる。この半導体装置の高集積
化、すなわち素子の微細化が進むと、半導体主面から、
より浅く、かつ高不純物濃度の拡散層が要求されてく
る。つまり、半導体装置内部には、主面から浅く、高不
純物濃度のＰＮ接合部が形成されるようになる。上記説
明したダイオードもこの傾向にもれず、主面からの深さ
がＰ型拡散層２の場合には約０．３μｍ、Ｎ型拡散層３
の場合には約０．２μｍとなっており、かつ不純物濃度
は、共に１０19cm-3以上となっている。また、このよう
なＰ型拡散層内２内に、Ｎ型拡散層３が形成される場合
では、一段と深さの浅いＰＮ接合部が形成されるように
なる。このように、ＰＮ接合部が浅くなってくると、配
線７を構成する配線材料、例えばアルミニウムによるシ
リコンの食われ、いわゆるアルミニウムスパイクの問題
がクローズアップされてくる。このアルミニウムスパイ
クとは、アルミニウムと、シリコンとが反応しあり、ア
ルミニウムが拡散層を突き抜け、基板に達してしまう現
象である。例えば第５図に示すダイオードでアルミニウ
ムスパイクが発生すると、配線７を構成するアルミニウ
ムが、Ｎ型拡散層２を突き抜け、Ｐ型拡散層３に達して
導通不良を起こす。この問題を回避するには、Ｎ型拡散
層２を、半導体主面から深くなるように形成しなければ
ならない。これでは高集積化、すなわち素子の微細化の
妨げとなる。
置の高集積化が進んでいる。この半導体装置の高集積
化、すなわち素子の微細化が進むと、半導体主面から、
より浅く、かつ高不純物濃度の拡散層が要求されてく
る。つまり、半導体装置内部には、主面から浅く、高不
純物濃度のＰＮ接合部が形成されるようになる。上記説
明したダイオードもこの傾向にもれず、主面からの深さ
がＰ型拡散層２の場合には約０．３μｍ、Ｎ型拡散層３
の場合には約０．２μｍとなっており、かつ不純物濃度
は、共に１０19cm-3以上となっている。また、このよう
なＰ型拡散層内２内に、Ｎ型拡散層３が形成される場合
では、一段と深さの浅いＰＮ接合部が形成されるように
なる。このように、ＰＮ接合部が浅くなってくると、配
線７を構成する配線材料、例えばアルミニウムによるシ
リコンの食われ、いわゆるアルミニウムスパイクの問題
がクローズアップされてくる。このアルミニウムスパイ
クとは、アルミニウムと、シリコンとが反応しあり、ア
ルミニウムが拡散層を突き抜け、基板に達してしまう現
象である。例えば第５図に示すダイオードでアルミニウ
ムスパイクが発生すると、配線７を構成するアルミニウ
ムが、Ｎ型拡散層２を突き抜け、Ｐ型拡散層３に達して
導通不良を起こす。この問題を回避するには、Ｎ型拡散
層２を、半導体主面から深くなるように形成しなければ
ならない。これでは高集積化、すなわち素子の微細化の
妨げとなる。
また、例えば上記ダイオードのような素子構造、つまり
Ｐ型拡散層内にＮ型拡散層を持つようなＰＮ接合の構造
を形成する際には、現在、Ｐ型不純物であるボロンと、
Ｎ型不純物であるヒ素との拡散長の違いを利用してい
る。例えば両者をそれぞれイオン注入した後、同時に熱
拡散させることにより、ダイオードとなるべきＰＮ接合
を形成している。ボロンの拡散係数と、ヒ素の拡散係数
とでは、総じてボロンの方が高い。このため、熱拡散工
程の温度や時間等は、Ｎ型拡散層２の設計寸法に合わせ
て設定されるようになる。このことからも、Ｐ型拡散層
２を半導体主面から浅い位置に形成する。並びに高不純
物濃度にするには難点があり、やはり高集積化、すなわ
ち素子の微細化の妨げとなっている。
Ｐ型拡散層内にＮ型拡散層を持つようなＰＮ接合の構造
を形成する際には、現在、Ｐ型不純物であるボロンと、
Ｎ型不純物であるヒ素との拡散長の違いを利用してい
る。例えば両者をそれぞれイオン注入した後、同時に熱
拡散させることにより、ダイオードとなるべきＰＮ接合
を形成している。ボロンの拡散係数と、ヒ素の拡散係数
とでは、総じてボロンの方が高い。このため、熱拡散工
程の温度や時間等は、Ｎ型拡散層２の設計寸法に合わせ
て設定されるようになる。このことからも、Ｐ型拡散層
２を半導体主面から浅い位置に形成する。並びに高不純
物濃度にするには難点があり、やはり高集積化、すなわ
ち素子の微細化の妨げとなっている。
（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、素
子の微細化に対応可能な、高不純物濃度のＰ型拡散層
と、高不純物濃度のＮ型拡散層とのＰＮ接合部を持つ半
導体装置を提供することを目的とする。
子の微細化に対応可能な、高不純物濃度のＰ型拡散層
と、高不純物濃度のＮ型拡散層とのＰＮ接合部を持つ半
導体装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明に係る半導体装置は、主面を有する第１導電型
の半導体基体と、主面より基体中に形成された第２導電
型の第１の拡散層と、基体の主面上に形成された絶縁膜
と、絶縁膜に形成され、底に前記第１の拡散層が露呈す
る開孔部と、この開孔部内に形成された主面に接する半
導体層と、この半導体層中に形成された、第１導電型の
第２の拡散層とを具備する。そして、主面より上部に位
置する半導体層中に、第１の拡散層と第２の拡散層との
ＰＮ接合部を設けたことを特徴としている。
の半導体基体と、主面より基体中に形成された第２導電
型の第１の拡散層と、基体の主面上に形成された絶縁膜
と、絶縁膜に形成され、底に前記第１の拡散層が露呈す
る開孔部と、この開孔部内に形成された主面に接する半
導体層と、この半導体層中に形成された、第１導電型の
第２の拡散層とを具備する。そして、主面より上部に位
置する半導体層中に、第１の拡散層と第２の拡散層との
ＰＮ接合部を設けたことを特徴としている。
（作用） 上記構成の半導体装置にあっては、半導体基体の主面よ
り上部に位置する半導体層中に、第１の拡散層と第２の
拡散層とのＰＮ接合部を設けることによって、第２の拡
散層が基体の主面より上部に位置する半導体層中に形成
され、基体中には第１の拡散層が単独で形成され、ＰＮ
接合部が、基体中では無く、上記半導体層中に設けられ
るようになる。このため、基体中に形成される第１の拡
散層の深さ方向の寸法を縮小できる。
り上部に位置する半導体層中に、第１の拡散層と第２の
拡散層とのＰＮ接合部を設けることによって、第２の拡
散層が基体の主面より上部に位置する半導体層中に形成
され、基体中には第１の拡散層が単独で形成され、ＰＮ
接合部が、基体中では無く、上記半導体層中に設けられ
るようになる。このため、基体中に形成される第１の拡
散層の深さ方向の寸法を縮小できる。
さらに、ＰＮ接合部が主面より上部に位置する半導体層
中に設けられるため、たとえ第１の拡散層の深さ方向の
寸法が縮小されても、第２の拡散層の厚みを厚くでき
る。このため、上記開孔部上で、金属配線層を第２の拡
散層に接続したとしても、金属と半導体とが互いに反応
することで発生する導通不良、即ちアロイスパイクによ
る導通不良も発生し難くなる。
中に設けられるため、たとえ第１の拡散層の深さ方向の
寸法が縮小されても、第２の拡散層の厚みを厚くでき
る。このため、上記開孔部上で、金属配線層を第２の拡
散層に接続したとしても、金属と半導体とが互いに反応
することで発生する導通不良、即ちアロイスパイクによ
る導通不良も発生し難くなる。
（実施例） 以下、図面を参照してこの発明の実施例について説明す
る。
る。
第１図は、この発明の第１の実施例に係わる半導体装置
の断面図である。
の断面図である。
第１図に示すように、例えばＮ型のシリコン基板１内に
は、Ｐ型不純物である、例えばボロンを含むＰ型拡散層
２が形成されている。このＰ型拡散層２の半導体主面か
らの深さは、例えば０．３μｍ程度に設定され、また、
その不純物濃度は１０19cm-3以上に設定されている。上
記シリコン基板１上には、絶縁膜４が形成されている。
この絶縁膜４の半導体主面からの高さは、例えば１〜２
μｍ程度に設定されている。この絶縁膜４には、上記Ｐ
型拡散層２に対して、第１、第２のコンタクト孔５、お
よび６が開孔されている。これらのコンタクト孔うち、
第１のコンタクト孔５内には、Ｐ型拡散層２に接するよ
うにしてＮ型不純物である、例えばヒ素を含むＮ型ポリ
シリコン層８が形成されている。このＮ型ポリシリコン
層８内には、これの形成工程中に上記Ｐ型拡散層２から
拡散してきたボロンによってＰＮ接合部９が形成されて
いる。一方、第２のコンタクト孔６内には、Ｐ型拡散層
２に接するように、例えばアルミニウムからなる配線１
０が形成されている。
は、Ｐ型不純物である、例えばボロンを含むＰ型拡散層
２が形成されている。このＰ型拡散層２の半導体主面か
らの深さは、例えば０．３μｍ程度に設定され、また、
その不純物濃度は１０19cm-3以上に設定されている。上
記シリコン基板１上には、絶縁膜４が形成されている。
この絶縁膜４の半導体主面からの高さは、例えば１〜２
μｍ程度に設定されている。この絶縁膜４には、上記Ｐ
型拡散層２に対して、第１、第２のコンタクト孔５、お
よび６が開孔されている。これらのコンタクト孔うち、
第１のコンタクト孔５内には、Ｐ型拡散層２に接するよ
うにしてＮ型不純物である、例えばヒ素を含むＮ型ポリ
シリコン層８が形成されている。このＮ型ポリシリコン
層８内には、これの形成工程中に上記Ｐ型拡散層２から
拡散してきたボロンによってＰＮ接合部９が形成されて
いる。一方、第２のコンタクト孔６内には、Ｐ型拡散層
２に接するように、例えばアルミニウムからなる配線１
０が形成されている。
このような構造のダイオードによれば、基板１内に形成
されたＰ型拡散層２と、Ｎ型ポリシリコン層８とのＰＮ
接合部９は、基板１上に形成されたポリシリコン層内に
形成されるようになっている。一方、上記Ｐ型拡散層２
は、基板１内に単独で形成されている。したがって、Ｐ
型拡散層２の深さ方向の寸法は、従来のように、Ｎ型拡
散層の寸法に依存することなく形成できるようになる。
上記実施例中のＰ型拡散層２の深さ方向の寸法は、従来
と同様、約０．３μｍに設定されているが、これ以下の
寸法に設定することも勿論可能である。
されたＰ型拡散層２と、Ｎ型ポリシリコン層８とのＰＮ
接合部９は、基板１上に形成されたポリシリコン層内に
形成されるようになっている。一方、上記Ｐ型拡散層２
は、基板１内に単独で形成されている。したがって、Ｐ
型拡散層２の深さ方向の寸法は、従来のように、Ｎ型拡
散層の寸法に依存することなく形成できるようになる。
上記実施例中のＰ型拡散層２の深さ方向の寸法は、従来
と同様、約０．３μｍに設定されているが、これ以下の
寸法に設定することも勿論可能である。
また、Ｎ型ポリシリコン層８は、基板１上に開孔されて
いる、例えばコンタクト孔５内と、さらにこれの上部と
に及んで形成されている。したがって、Ｎ型ポリシリコ
ン層８は、充分に厚い膜厚を持つことができ、このＮ型
ポリシリコン層８の上部に、例えばアルミニウムからな
る配線を形成したとしても、アルミニウムスパイクの恐
れは低減される。
いる、例えばコンタクト孔５内と、さらにこれの上部と
に及んで形成されている。したがって、Ｎ型ポリシリコ
ン層８は、充分に厚い膜厚を持つことができ、このＮ型
ポリシリコン層８の上部に、例えばアルミニウムからな
る配線を形成したとしても、アルミニウムスパイクの恐
れは低減される。
次に、この発明の第２の実施例に係わる半導体装置を、
製造方法とともに第２図（ａ）ないし第２図（ｅ）の断
面図を参照して説明する。
製造方法とともに第２図（ａ）ないし第２図（ｅ）の断
面図を参照して説明する。
まず、第２図（ａ）に示すように、例えばＮ型シリコン
基板１内に、例えばホトレジストを用いた写真蝕刻法に
より、Ｐ型不純物である、例えばボロンを選択的にイオ
ン注入し、拡散させることによってＰ型拡散層２を、例
えば半導体主面からの深さが約０．３μｍとなるように
形成する。次に、例えばＣＶＤ法により、ＣＶＤ酸化膜
や、ＢＰＳＧ膜等からなる絶縁膜４を、例えば厚さ１〜
２μｍとなるように形成する。次に、この絶縁膜４に対
して、例えばホトレジストを用いた写真蝕刻法、および
ＲＩＥ法を用いて、上記Ｐ型拡散層２に通じるコンタク
ト孔５を開孔する。
基板１内に、例えばホトレジストを用いた写真蝕刻法に
より、Ｐ型不純物である、例えばボロンを選択的にイオ
ン注入し、拡散させることによってＰ型拡散層２を、例
えば半導体主面からの深さが約０．３μｍとなるように
形成する。次に、例えばＣＶＤ法により、ＣＶＤ酸化膜
や、ＢＰＳＧ膜等からなる絶縁膜４を、例えば厚さ１〜
２μｍとなるように形成する。次に、この絶縁膜４に対
して、例えばホトレジストを用いた写真蝕刻法、および
ＲＩＥ法を用いて、上記Ｐ型拡散層２に通じるコンタク
ト孔５を開孔する。
次に、第２図（ｂ）に示すように、全面に、例えばＣＶ
Ｄ法により、ポリシリコン層１１を堆積する。このと
き、ポリシリコン層１１の厚さは、コンタクト孔５内部
を全て埋め込むために、コンタクト孔５の半径よりも厚
く堆積する必要がある。
Ｄ法により、ポリシリコン層１１を堆積する。このと
き、ポリシリコン層１１の厚さは、コンタクト孔５内部
を全て埋め込むために、コンタクト孔５の半径よりも厚
く堆積する必要がある。
次に、第２図（ｃ）に示すように、例えばＲＩＥ法によ
り、上記ポリシリコン層１１を全面的にエッチバックし
て、ポリシリコン層１１を、上記コンタクト孔５内部に
埋め込むようにする。このエッチバックは、例えば上記
絶縁膜４の表面が露出するまで行なう。次に、上記コン
タクト孔５内に埋め込まれたポリシリコン層１１に対し
て、例えばホトレジストを用いた写真蝕刻法により、選
択的にＮ型不純物である、例えばヒ素を加速電圧６０Ke
V、ドーズ量１×１０16cm-2の条件にてイオン注入す
る。そして、所定の熱処理を実施して、このポリシリコ
ン層１１をＮ型化する。このとき、上記イオン注入され
たヒ素は、ポリシリコン層１１中を深さ方向に拡散す
る。これと同時に、上記Ｐ型拡散層２に含まれている拡
散係数の高いＰ型不純物であるボロンもこのポリシリコ
ン層１１中を深さ方向に拡散する。そして、ポリシリコ
ン層１１中にＰＮ接合部９が形成される。
り、上記ポリシリコン層１１を全面的にエッチバックし
て、ポリシリコン層１１を、上記コンタクト孔５内部に
埋め込むようにする。このエッチバックは、例えば上記
絶縁膜４の表面が露出するまで行なう。次に、上記コン
タクト孔５内に埋め込まれたポリシリコン層１１に対し
て、例えばホトレジストを用いた写真蝕刻法により、選
択的にＮ型不純物である、例えばヒ素を加速電圧６０Ke
V、ドーズ量１×１０16cm-2の条件にてイオン注入す
る。そして、所定の熱処理を実施して、このポリシリコ
ン層１１をＮ型化する。このとき、上記イオン注入され
たヒ素は、ポリシリコン層１１中を深さ方向に拡散す
る。これと同時に、上記Ｐ型拡散層２に含まれている拡
散係数の高いＰ型不純物であるボロンもこのポリシリコ
ン層１１中を深さ方向に拡散する。そして、ポリシリコ
ン層１１中にＰＮ接合部９が形成される。
次に、第２図（ｄ）に示すように、上記エッチバック工
程にて露出した絶縁膜４に対して、例えばホトレジスト
を用いた写真蝕刻法、およびＲＩＥ法を用いて、上記Ｐ
型拡散層２に通じるコンタクト孔６を開孔する。
程にて露出した絶縁膜４に対して、例えばホトレジスト
を用いた写真蝕刻法、およびＲＩＥ法を用いて、上記Ｐ
型拡散層２に通じるコンタクト孔６を開孔する。
次に、第２図（ｅ）に示すように、全面に、例えばスパ
ッタ法により、アルミニウム膜を蒸着する。次に、例え
ばホトレジストを用いた写真蝕刻法により、このアルミ
ニウム膜を所定の配線形状になるようにパターニングし
て配線１０を形成する。
ッタ法により、アルミニウム膜を蒸着する。次に、例え
ばホトレジストを用いた写真蝕刻法により、このアルミ
ニウム膜を所定の配線形状になるようにパターニングし
て配線１０を形成する。
以上のような工程により、第２の実施例に係わる半導体
装置が製造される。
装置が製造される。
このように、ダイオードを構成する層の一つであるＮ型
ポリシリコン層１１をコンタクト孔５内に、全て埋め込
んで形成しても良い。例えばコンタクト孔５の深さは、
上記絶縁膜４の厚さとほぼ同じ１〜２μｍ程度となる。
つまり、上記Ｎ型ポリシリコン層１１の厚さは、１〜２
μｍの範囲で任意に設定できるので、アルミニウムスパ
イクが発生しない、充分な厚さとなるように設定でき
る。
ポリシリコン層１１をコンタクト孔５内に、全て埋め込
んで形成しても良い。例えばコンタクト孔５の深さは、
上記絶縁膜４の厚さとほぼ同じ１〜２μｍ程度となる。
つまり、上記Ｎ型ポリシリコン層１１の厚さは、１〜２
μｍの範囲で任意に設定できるので、アルミニウムスパ
イクが発生しない、充分な厚さとなるように設定でき
る。
また、第１の実施例同様、上記Ｐ型拡散層２の深さ方向
の寸法は、Ｎ型拡散層の寸法に依存することなく形成で
きる。Ｐ型拡散層２の深さ方向の寸法は、約０．３μｍ
に設定されているが、これ以下の寸法に設定することも
勿論可能である。
の寸法は、Ｎ型拡散層の寸法に依存することなく形成で
きる。Ｐ型拡散層２の深さ方向の寸法は、約０．３μｍ
に設定されているが、これ以下の寸法に設定することも
勿論可能である。
次に、この発明の第３の実施例に係わる半導体装置を、
製造方法とともに第３図（ａ）ないし第３図（ｂ）の断
面図を参照して説明する。
製造方法とともに第３図（ａ）ないし第３図（ｂ）の断
面図を参照して説明する。
まず、第３図（ａ）に示すように、例えばＮ型シリコン
基板１内に、例えばホトレジストを用いた写真蝕刻法に
より、Ｐ型不純物である、例えばボロンを選択的にイオ
ン注入し、拡散させることによってＰ型拡散層２を、例
えば半導体主面からの深さが約０．３μｍとなるように
形成する。次に、例えばＣＶＤ法により、ＣＶＤ酸化膜
や、ＢＰＳＧ膜等からなる絶縁膜４を、例えば厚さ１〜
２μｍとなるように形成する。次に、この絶縁膜４に対
して、例えばホトレジストを用いた写真蝕刻法、および
ＲＩＥ法を用いて、上記Ｐ型拡散層２に通じるコンタク
ト孔５を開孔する。
基板１内に、例えばホトレジストを用いた写真蝕刻法に
より、Ｐ型不純物である、例えばボロンを選択的にイオ
ン注入し、拡散させることによってＰ型拡散層２を、例
えば半導体主面からの深さが約０．３μｍとなるように
形成する。次に、例えばＣＶＤ法により、ＣＶＤ酸化膜
や、ＢＰＳＧ膜等からなる絶縁膜４を、例えば厚さ１〜
２μｍとなるように形成する。次に、この絶縁膜４に対
して、例えばホトレジストを用いた写真蝕刻法、および
ＲＩＥ法を用いて、上記Ｐ型拡散層２に通じるコンタク
ト孔５を開孔する。
次に、第３図（ｂ）に示すように、全面に、例えば選択
的気相成長法（ＳＥＧ法；Selective Epitaxial Growt
h）により、単結晶シリコン層１２を、選択的にコンタ
クト孔５内部に成長させ、埋め込む。次に、このコンタ
クト孔５内に選択的に埋め込まれた単結晶シリコン１２
に対して、例えばホトレジストを用いた写真蝕刻法によ
り、選択的にＮ型不純物である、例えばヒ素を加速電圧
６０KeV、ドーズ層１×１０16cm-2の条件にてイオン注
入する。そして、所定の熱処理を実施して、この単結晶
シリコン層１２をＮ型化する。このとき、上記イオン注
入されたヒ素は、単結晶シリコン層１２中を深さ方向に
拡散する。これと同時に、上記Ｐ型拡散層２に含まれて
いる拡散係数の高いＰ型不純物であるボロンもこの単結
晶シリコン層１２中を深さ方向に拡散する。そして、単
結晶ポリシリコン層１２中にＰＮ接合部９が形成され
る。
的気相成長法（ＳＥＧ法；Selective Epitaxial Growt
h）により、単結晶シリコン層１２を、選択的にコンタ
クト孔５内部に成長させ、埋め込む。次に、このコンタ
クト孔５内に選択的に埋め込まれた単結晶シリコン１２
に対して、例えばホトレジストを用いた写真蝕刻法によ
り、選択的にＮ型不純物である、例えばヒ素を加速電圧
６０KeV、ドーズ層１×１０16cm-2の条件にてイオン注
入する。そして、所定の熱処理を実施して、この単結晶
シリコン層１２をＮ型化する。このとき、上記イオン注
入されたヒ素は、単結晶シリコン層１２中を深さ方向に
拡散する。これと同時に、上記Ｐ型拡散層２に含まれて
いる拡散係数の高いＰ型不純物であるボロンもこの単結
晶シリコン層１２中を深さ方向に拡散する。そして、単
結晶ポリシリコン層１２中にＰＮ接合部９が形成され
る。
次に、第３図（ｃ）に示すように、上記絶縁膜４に対し
て、例えばホトレジストを用いた写真蝕刻法、およびＲ
ＩＥ法を用いて、上記Ｐ型拡散層２に通じるコンタクト
孔６を開孔する。
て、例えばホトレジストを用いた写真蝕刻法、およびＲ
ＩＥ法を用いて、上記Ｐ型拡散層２に通じるコンタクト
孔６を開孔する。
次に、第３図（ｄ）に示すように、全面に、例えばスパ
ッタ法により、アルミニウム膜を蒸着する。次に、例え
ばホトレジストを用いた写真蝕刻法により、このアルミ
ニウム膜を所定の配線形状になるようにパターニングし
て配線１０を形成する。
ッタ法により、アルミニウム膜を蒸着する。次に、例え
ばホトレジストを用いた写真蝕刻法により、このアルミ
ニウム膜を所定の配線形状になるようにパターニングし
て配線１０を形成する。
以上のような工程により、第３の実施例に係わる半導体
装置が製造される。
装置が製造される。
このように、上記コンタクト孔内に埋め込まれているダ
イオードを構成する一つの層は、Ｎ型単結晶シリコン層
１２でも良い。
イオードを構成する一つの層は、Ｎ型単結晶シリコン層
１２でも良い。
この第３の実施例でも、上記第１、第２の実施例と同様
な効果があることは勿論である。
な効果があることは勿論である。
次に、この発明に係わる第４の半導体装置を第４図の断
面図を参照して説明する。
面図を参照して説明する。
この実施例は、第１〜第３の実施例のように、シリコン
基板内に直接形成した拡散層でなくとも、本発明が適用
できることを説明するものである。
基板内に直接形成した拡散層でなくとも、本発明が適用
できることを説明するものである。
第４図に示すように、例えばシリコン基板１３上には、
絶縁膜１４が形成されている。この絶縁膜１４上には、
Ｎ型の不純物である、例えばヒ素を含むＮ型ポリシリコ
ン層１５が、例えば厚さ約０．３μｍ程度に設定され、
形成されている。このＮ型ポリシリコン層１５には、Ｐ
型不純物である、例えばポリシリコンを含むＰ型拡散層
１６が形成されている。このＰ型拡散層１６は、例えば
上記絶縁膜１４に届くまで拡散されている。また、その
不純物濃度は１０19cm-3以上に設定されている。上記Ｎ
型ポリシリコン層１５上には、絶縁膜１７が形成されて
いる。この絶縁膜１７のポリシリコン層１５主面からの
高さは、例えば１〜２μｍ程度に設定されている。この
絶縁層１７には、上記Ｐ型拡散層１６に対して、第１、
第２のコンタクト孔１８、および１９が開孔されてい
る。これらのコンタクト孔うち、第１のコンタクト孔１
８内には、Ｐ型拡散層１６に接するようにしてＮ型不純
物である、例えばヒ素を含むＮ型ポリシリコン層２０が
形成されている。このＮ型ポリシリコン層２０内には、
これの形成工程中に、Ｐ型拡散層１６から拡散してきた
ボロンによってＰＮ接合部９が形成されている。一方、
第２のコンタクト孔１９内には、Ｐ型拡散層１６に接す
るように、例えばアルミニウムからなる配線２１が形成
されている。
絶縁膜１４が形成されている。この絶縁膜１４上には、
Ｎ型の不純物である、例えばヒ素を含むＮ型ポリシリコ
ン層１５が、例えば厚さ約０．３μｍ程度に設定され、
形成されている。このＮ型ポリシリコン層１５には、Ｐ
型不純物である、例えばポリシリコンを含むＰ型拡散層
１６が形成されている。このＰ型拡散層１６は、例えば
上記絶縁膜１４に届くまで拡散されている。また、その
不純物濃度は１０19cm-3以上に設定されている。上記Ｎ
型ポリシリコン層１５上には、絶縁膜１７が形成されて
いる。この絶縁膜１７のポリシリコン層１５主面からの
高さは、例えば１〜２μｍ程度に設定されている。この
絶縁層１７には、上記Ｐ型拡散層１６に対して、第１、
第２のコンタクト孔１８、および１９が開孔されてい
る。これらのコンタクト孔うち、第１のコンタクト孔１
８内には、Ｐ型拡散層１６に接するようにしてＮ型不純
物である、例えばヒ素を含むＮ型ポリシリコン層２０が
形成されている。このＮ型ポリシリコン層２０内には、
これの形成工程中に、Ｐ型拡散層１６から拡散してきた
ボロンによってＰＮ接合部９が形成されている。一方、
第２のコンタクト孔１９内には、Ｐ型拡散層１６に接す
るように、例えばアルミニウムからなる配線２１が形成
されている。
このように、本発明はシリコン基板内に形成された拡散
層でなくとも適用可能である。このことから、本発明
は、現在、半導体装置の高集積化の一手段となっている
素子の多層構造化にも応用でき、しかも高さ方向の寸法
を削減することができるので、いっそうの微細化が可能
となる。
層でなくとも適用可能である。このことから、本発明
は、現在、半導体装置の高集積化の一手段となっている
素子の多層構造化にも応用でき、しかも高さ方向の寸法
を削減することができるので、いっそうの微細化が可能
となる。
この第４の実施例において上記Ｎ型ポリシリコン層１５
は、多結晶のままでも、あるいは再結晶化されたシリコ
ンであっても良いことは言うまでもない。
は、多結晶のままでも、あるいは再結晶化されたシリコ
ンであっても良いことは言うまでもない。
さらに、このＮ型ポリシリコン層１５は、上記第２の実
施例のように、コンタクト孔１８内に埋め込まれてても
良い。
施例のように、コンタクト孔１８内に埋め込まれてても
良い。
以上のように、この発明に係わる第１ないし第４の半導
体装置では、素子の微細化に対応可能な、高不純物濃度
のＰ型拡散層と、高不純物濃度のＮ型拡散層とのＰＮ接
合部を持つ、例えばＤＲＡＭの基準電位発生回路に用い
られるダイオードが提供される。
体装置では、素子の微細化に対応可能な、高不純物濃度
のＰ型拡散層と、高不純物濃度のＮ型拡散層とのＰＮ接
合部を持つ、例えばＤＲＡＭの基準電位発生回路に用い
られるダイオードが提供される。
本発明は、上記ダイオードに適用されるばかりでなく、
高不純物濃度のＰ型拡散層と、高不純物濃度のＮ型拡散
層との接合部を持つ半導体装置であれば、素子微細化に
有益な効果をもって適用できることは勿論である。
高不純物濃度のＰ型拡散層と、高不純物濃度のＮ型拡散
層との接合部を持つ半導体装置であれば、素子微細化に
有益な効果をもって適用できることは勿論である。
尚、第１ないし第４の実施例において、Ｎ型不純物には
ヒ素、またＰ型不純物にはボロンを使用して説明してき
たが、導電型を決定する不純物はこれらに限定されるこ
とはない。例えばＮ型不純物にはリンや、アンチモンを
使用しても構わない。また、Ｎ型の拡散層と、Ｐ型の拡
散層との導電型の入れ替えても構わない。例えば第１図
を参照して説明すると、Ｎ型シリコン基板１はＰ型シリ
コン基板とされても良く、この場合には、当然のことな
がらＰ型拡散層２はＰ型拡散層２となり、Ｎ型ポリシリ
コン層８は、Ｐ型ポリシリコン層８となる。
ヒ素、またＰ型不純物にはボロンを使用して説明してき
たが、導電型を決定する不純物はこれらに限定されるこ
とはない。例えばＮ型不純物にはリンや、アンチモンを
使用しても構わない。また、Ｎ型の拡散層と、Ｐ型の拡
散層との導電型の入れ替えても構わない。例えば第１図
を参照して説明すると、Ｎ型シリコン基板１はＰ型シリ
コン基板とされても良く、この場合には、当然のことな
がらＰ型拡散層２はＰ型拡散層２となり、Ｎ型ポリシリ
コン層８は、Ｐ型ポリシリコン層８となる。
また、第２、第３の実施例で説明されている製造工程
中、ポリシリコン層１１、あるいは単結晶シリコン層１
２に対する不純物の導入手段として、イオン注入が用い
られているが、これもイオン注入法に限らず、種々の導
入手段を用いても構わない。しかし、本発明に係わる半
導体装置が、ＣＭＯＳ型半導体装置と混載される場合に
は、イオン注入法が不純物導入の手段として最適であ
る。
中、ポリシリコン層１１、あるいは単結晶シリコン層１
２に対する不純物の導入手段として、イオン注入が用い
られているが、これもイオン注入法に限らず、種々の導
入手段を用いても構わない。しかし、本発明に係わる半
導体装置が、ＣＭＯＳ型半導体装置と混載される場合に
は、イオン注入法が不純物導入の手段として最適であ
る。
［発明の効果］ 以上説明したようにこの発明によれば、素子の微細化に
対応可能な、高不純物濃度のＰ型拡散層と、高不純物濃
度のＮ型拡散層とのＰＮ接合部を持つ半導体装置が提供
される。
対応可能な、高不純物濃度のＰ型拡散層と、高不純物濃
度のＮ型拡散層とのＰＮ接合部を持つ半導体装置が提供
される。
第１図はこの発明の第１の実施例に係わる半導体装置の
断面図、第２図（ａ）ないし第２図（ｅ）はこの発明の
第２の実施例に係わる半導体装置を製造工程順に示した
断面図、第３図（ａ）ないし第３図（ｄ）はこの発明の
第３の実施例に係わる半導体装置を製造工程順に示した
断面図、第４図はこの発明の第４の実施例に係わる半導
体装置の断面図、第５図は従来の半導体装置の断面図で
ある。 １…Ｎ型シリコン基板、２…Ｐ型拡散層、４…絶縁膜、
５，６…コンタクト孔、８…Ｎ型ポリシリコン層、９…
ＰＮ接合部、１０…配線、１１…Ｎ型ポリシリコン層、
１２…Ｎ型単結晶シリコン層、１３…シリコン基板、１
４…絶縁膜、１５…Ｎ型ポリシリコン層、１６…Ｐ型拡
散層、１７…絶縁膜、１８，１９…コンタクト孔、２０
…Ｎ型ポリシリコン層、２１…配線。
断面図、第２図（ａ）ないし第２図（ｅ）はこの発明の
第２の実施例に係わる半導体装置を製造工程順に示した
断面図、第３図（ａ）ないし第３図（ｄ）はこの発明の
第３の実施例に係わる半導体装置を製造工程順に示した
断面図、第４図はこの発明の第４の実施例に係わる半導
体装置の断面図、第５図は従来の半導体装置の断面図で
ある。 １…Ｎ型シリコン基板、２…Ｐ型拡散層、４…絶縁膜、
５，６…コンタクト孔、８…Ｎ型ポリシリコン層、９…
ＰＮ接合部、１０…配線、１１…Ｎ型ポリシリコン層、
１２…Ｎ型単結晶シリコン層、１３…シリコン基板、１
４…絶縁膜、１５…Ｎ型ポリシリコン層、１６…Ｐ型拡
散層、１７…絶縁膜、１８，１９…コンタクト孔、２０
…Ｎ型ポリシリコン層、２１…配線。
Claims (2)
- 【請求項１】主面を有する第１導電型の半導体基体と、
前記主面より前記基体中に形成された、第２導電型の第
１の拡散層と、 前記基体の主面上に形成された絶縁膜と、 前記絶縁膜に形成され、底に前記第１の拡散層が露呈す
る開孔部と、 前記開孔部内に形成された、前記主面に接する半導体層
と、 前記半導体層中に形成された、第１導電型の第２の拡散
層と、 前記主面より上部に位置する前記半導体層中に設けられ
た前記第１の拡散層と前記第２の拡散層とのＰＮ接合部
と を具備することを特徴とする半導体装置。 - 【請求項２】前記第１の拡散層の不純物濃度が、１０19
cm-3以上であることを特徴とする請求項(1)記載の半導
体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157162A JPH0642555B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
| US07/540,272 US5038183A (en) | 1989-06-20 | 1990-06-19 | Diode used in reference potential generating circuit for dram |
| DE69029762T DE69029762T2 (de) | 1989-06-20 | 1990-06-20 | Diode, verwendbar in Schaltkreisen, die Referenzpotential für DRAM erzeugt |
| EP90111667A EP0404109B1 (en) | 1989-06-20 | 1990-06-20 | Diode used in reference potential generating circuit for DRAM |
| KR1019900009027A KR940008017B1 (ko) | 1989-06-20 | 1990-06-20 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157162A JPH0642555B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322570A JPH0322570A (ja) | 1991-01-30 |
| JPH0642555B2 true JPH0642555B2 (ja) | 1994-06-01 |
Family
ID=15643543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157162A Expired - Fee Related JPH0642555B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5038183A (ja) |
| EP (1) | EP0404109B1 (ja) |
| JP (1) | JPH0642555B2 (ja) |
| KR (1) | KR940008017B1 (ja) |
| DE (1) | DE69029762T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680229B2 (en) | 2001-01-26 | 2004-01-20 | Micron Technology, Inc. | Method for enhancing vertical growth during the selective formation of silicon, and structures formed using same |
| JP4162566B2 (ja) | 2003-10-10 | 2008-10-08 | 沖電気工業株式会社 | 半導体装置 |
| US8125018B2 (en) * | 2005-01-12 | 2012-02-28 | Spansion Llc | Memory device having trapezoidal bitlines and method of fabricating same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3953254A (en) * | 1972-11-07 | 1976-04-27 | Thomson-Csf | Method of producing temperature compensated reference diodes utilizing selective epitaxial growth |
| JPS5234674A (en) * | 1975-09-12 | 1977-03-16 | Toshiba Corp | Semiconductor device |
| JPS5950113B2 (ja) * | 1975-11-05 | 1984-12-06 | 株式会社東芝 | 半導体装置 |
| JPS5931992B2 (ja) * | 1976-12-20 | 1984-08-06 | 株式会社日立製作所 | 半導体整流装置 |
| JPS55133577A (en) * | 1979-04-03 | 1980-10-17 | Fujitsu Ltd | Method of fabricating diode |
| US4349394A (en) * | 1979-12-06 | 1982-09-14 | Siemens Corporation | Method of making a zener diode utilizing gas-phase epitaxial deposition |
| NL187942C (nl) * | 1980-08-18 | 1992-02-17 | Philips Nv | Zenerdiode en werkwijze ter vervaardiging daarvan. |
| JPS5775464A (en) * | 1980-10-28 | 1982-05-12 | Semiconductor Res Found | Semiconductor device controlled by tunnel injection |
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| EP0078221A3 (en) * | 1981-10-27 | 1986-06-11 | Fairchild Semiconductor Corporation | Polycrystalline silicon diode with metal silicide contact |
| FR2559959B1 (fr) * | 1984-02-21 | 1987-05-22 | Thomson Csf | Diode hyperfrequence a connexions externes prises au moyen de poutres et son procede de realisation |
| FR2569056B1 (fr) * | 1984-08-08 | 1989-03-10 | Japan Res Dev Corp | Transistor a induction statique du type a injection par effet tunnel et circuit integre comprenant un tel transistor |
-
1989
- 1989-06-20 JP JP1157162A patent/JPH0642555B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-19 US US07/540,272 patent/US5038183A/en not_active Expired - Lifetime
- 1990-06-20 EP EP90111667A patent/EP0404109B1/en not_active Expired - Lifetime
- 1990-06-20 DE DE69029762T patent/DE69029762T2/de not_active Expired - Fee Related
- 1990-06-20 KR KR1019900009027A patent/KR940008017B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940008017B1 (ko) | 1994-08-31 |
| JPH0322570A (ja) | 1991-01-30 |
| EP0404109A2 (en) | 1990-12-27 |
| EP0404109A3 (en) | 1991-08-28 |
| DE69029762D1 (de) | 1997-03-06 |
| EP0404109B1 (en) | 1997-01-22 |
| US5038183A (en) | 1991-08-06 |
| DE69029762T2 (de) | 1997-06-05 |
| KR910001889A (ko) | 1991-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6750526B2 (en) | Semiconductor device with trench isolation having reduced leak current | |
| GB2148591A (en) | Semiconductor device isolation grooves | |
| US4746629A (en) | Process of fabricating semiconductor device involving planarization of a polysilicon extrinsic base region | |
| EP0193116B1 (en) | Method of manufacturing a semiconductor device having a trench | |
| JPH07130682A (ja) | 半導体装置の製造方法 | |
| JPH0642555B2 (ja) | 半導体装置 | |
| JP3076048B2 (ja) | 半導体装置の製造方法 | |
| JP2757358B2 (ja) | 半導体装置の製造方法 | |
| JPS5818784B2 (ja) | ハンドウタイソシ ノ デンキヨクハイセンコウゾウ | |
| JPH07273288A (ja) | 半導体装置の製造方法 | |
| JPS60244036A (ja) | 半導体装置とその製造方法 | |
| JP2926854B2 (ja) | 半導体装置 | |
| JP3138715B2 (ja) | コレクタプラグの形成方法 | |
| JPH0461346A (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JP2000252290A (ja) | 半導体装置とその製造方法 | |
| JPS60211958A (ja) | 半導体装置 | |
| JPS62120040A (ja) | 半導体装置の製造方法 | |
| JP3196716B2 (ja) | 半導体装置の製造方法 | |
| JP3104335B2 (ja) | 半導体装置の製造方法 | |
| JPS5919374A (ja) | 半導体装置の製造方法 | |
| JP2511993B2 (ja) | 半導体装置の製造方法 | |
| JPH0335534A (ja) | 半導体装置の製造方法 | |
| JPH0582637A (ja) | 半導体装置 | |
| JP2817213B2 (ja) | 半導体装置の製造方法 | |
| JPS6239538B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |