JPH0322570A - 半導体装置 - Google Patents
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- JPH0322570A JPH0322570A JP1157162A JP15716289A JPH0322570A JP H0322570 A JPH0322570 A JP H0322570A JP 1157162 A JP1157162 A JP 1157162A JP 15716289 A JP15716289 A JP 15716289A JP H0322570 A JPH0322570 A JP H0322570A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000009792 diffusion process Methods 0.000 claims abstract description 92
- 239000012535 impurity Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 37
- 229920005591 polysilicon Polymers 0.000 abstract description 37
- 238000000034 method Methods 0.000 abstract description 14
- 229910052785 arsenic Inorganic materials 0.000 abstract description 12
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 12
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 25
- 229910052710 silicon Inorganic materials 0.000 description 25
- 239000010703 silicon Substances 0.000 description 25
- 229910052782 aluminium Inorganic materials 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 17
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H01L21/205—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L29/8613—Mesa PN junction diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、特に高不純物濃度のＰ型拡散層と、高不純
物濃度のＮ型拡散層との接合部を持つ半導体装置に関す
る。
物濃度のＮ型拡散層との接合部を持つ半導体装置に関す
る。
（従来の技術）
従来、例えばＤＲＡＭにおける址準電位発生回路には、
ｉ５図に示すようなダイオードが用いられている。
ｉ５図に示すようなダイオードが用いられている。
次に、このダイオードの構造について説明する。
まず、Ｎ型のシリコン基板１内には、Ｐ型の不純物であ
るボロンを含むＰ型拡散層２が形成されている。このＰ
型拡散層２の半導体主面からの深さは、例えば０．３μ
ｍ程度に設定され、また、その不純物濃度は１ ０ ”
ｃｍ−’以上に設定されている。さらに、二のＰ型拡散
層２内には、Ｎ型不純物であるヒ素を含むＮ型拡散層３
が形成されている。このＮ型拡散層３の半導体主面から
の深さは、例えば０．２μｍ程度に設足され、また、そ
の不純物濃度は１ ０ ”ｃｍ−３以上に設定されてい
る（上記Ｐ型拡散層２より高めの濃度となる）。上記シ
リコン基板］上には、絶縁膜４が形成されている。
るボロンを含むＰ型拡散層２が形成されている。このＰ
型拡散層２の半導体主面からの深さは、例えば０．３μ
ｍ程度に設定され、また、その不純物濃度は１ ０ ”
ｃｍ−’以上に設定されている。さらに、二のＰ型拡散
層２内には、Ｎ型不純物であるヒ素を含むＮ型拡散層３
が形成されている。このＮ型拡散層３の半導体主面から
の深さは、例えば０．２μｍ程度に設足され、また、そ
の不純物濃度は１ ０ ”ｃｍ−３以上に設定されてい
る（上記Ｐ型拡散層２より高めの濃度となる）。上記シ
リコン基板］上には、絶縁膜４が形成されている。
この絶縁膜４の半導体主面からの高さは、例えば１〜２
μｍ程度に設定されている。この絶縁膜４内には、上記
Ｎ型拡散層３に対して、第１のコンタクト孔５が開孔さ
れており、さらに上記Ｐ型拡散層２に対しても、同様な
第２のコンタクト孔６が開孔されている。これら第１、
第２のコンタクト孔５、および６内には、Ｐ型拡散層２
、およびＮ型拡散層３にそれぞれ接するように、例えば
アルミニウムからなる配線７が形成されている。
μｍ程度に設定されている。この絶縁膜４内には、上記
Ｎ型拡散層３に対して、第１のコンタクト孔５が開孔さ
れており、さらに上記Ｐ型拡散層２に対しても、同様な
第２のコンタクト孔６が開孔されている。これら第１、
第２のコンタクト孔５、および６内には、Ｐ型拡散層２
、およびＮ型拡散層３にそれぞれ接するように、例えば
アルミニウムからなる配線７が形成されている。
このような構造のダイオードは、Ｐ型拡散層２、および
Ｎ型拡散層３に接する配線７に順方向電流となるような
電流が流れた時に、Ｐ型シリコンと、Ｎ型シリコンとの
間で電位を発生する。この発生した電位は、Ｐ型シリコ
ン、およびＮ型シリコン、すなわち、Ｐ型拡散層２、お
よびＮ型拡散層３の不純物濃度に依存し、温度依存性は
小さい。このような点から、第５図に示すダイオードは
、例えばＤＲＡＭの基準電位発生回路に用いられている
。
Ｎ型拡散層３に接する配線７に順方向電流となるような
電流が流れた時に、Ｐ型シリコンと、Ｎ型シリコンとの
間で電位を発生する。この発生した電位は、Ｐ型シリコ
ン、およびＮ型シリコン、すなわち、Ｐ型拡散層２、お
よびＮ型拡散層３の不純物濃度に依存し、温度依存性は
小さい。このような点から、第５図に示すダイオードは
、例えばＤＲＡＭの基準電位発生回路に用いられている
。
ところで、現在、ＤＲＡＭを初めとして、各種半導体装
置の高集積化が進んでいる。この半導体装置の高集積化
、すなわち素子の微細化か進むと、半導体主面から、よ
り浅く、かつ高不純物濃度の拡散層が要求されてくる。
置の高集積化が進んでいる。この半導体装置の高集積化
、すなわち素子の微細化か進むと、半導体主面から、よ
り浅く、かつ高不純物濃度の拡散層が要求されてくる。
つまり、半導体装置内部には、主面から浅く、高不純物
濃度のＰＮ接合部が形或されるようになる。上記説明し
たダイオードもこの傾向にもれず、主面からの深さがＰ
型拡散層２の場合には約０．３μｍ，Ｎ型拡散層３の場
合には約０．２μｍとなっており、かつ不純物濃度は、
共に１ ０ １９ｃｍ−３以上となっている。また、こ
のようなＰ型拡散層内２内に、Ｎ型拡散層３が形成され
る場合では、一段と深さの浅いＰＮ接合部が形成される
ようになる。このように、ＰＮ接合部が浅くなってくる
と、配線７を禍成する配線拐料、例えばアルミニウムに
よるシリコンの食われ、いわゆるアルミニウムスパイク
の四通がクローズアップされてくる。このアルミニウム
スパイクとは、アルミニウムと、シリコンとが反応しあ
い、アルミニウムが拡散層を突き抜け、基板に達してし
まう現象である。例えば第５図に示すダイオードでアル
ミニウムスパイクが発生すると、配線７を構成するアル
ミニウムが、Ｎ型拡散層２を突き抜け、Ｐ型拡散層３に
達して導通不良を起こす。この問題を回避するには、Ｎ
型拡散層２を、半導体主面から深くなるように形成しな
げればならない。これでは高集積化、すなわち素子の微
細化の妨げとなる。
濃度のＰＮ接合部が形或されるようになる。上記説明し
たダイオードもこの傾向にもれず、主面からの深さがＰ
型拡散層２の場合には約０．３μｍ，Ｎ型拡散層３の場
合には約０．２μｍとなっており、かつ不純物濃度は、
共に１ ０ １９ｃｍ−３以上となっている。また、こ
のようなＰ型拡散層内２内に、Ｎ型拡散層３が形成され
る場合では、一段と深さの浅いＰＮ接合部が形成される
ようになる。このように、ＰＮ接合部が浅くなってくる
と、配線７を禍成する配線拐料、例えばアルミニウムに
よるシリコンの食われ、いわゆるアルミニウムスパイク
の四通がクローズアップされてくる。このアルミニウム
スパイクとは、アルミニウムと、シリコンとが反応しあ
い、アルミニウムが拡散層を突き抜け、基板に達してし
まう現象である。例えば第５図に示すダイオードでアル
ミニウムスパイクが発生すると、配線７を構成するアル
ミニウムが、Ｎ型拡散層２を突き抜け、Ｐ型拡散層３に
達して導通不良を起こす。この問題を回避するには、Ｎ
型拡散層２を、半導体主面から深くなるように形成しな
げればならない。これでは高集積化、すなわち素子の微
細化の妨げとなる。
また、例えば上記ダイオードのような素子構造、つまり
Ｐ型拡散層内にＮ型拡散層を持つようなＰＮ接合の構造
を形成する際には、現在、Ｐ型不純物であるボロンと、
Ｎ型不純物であるヒ素との拡散長の違いを利用している
。例えば両者をそれぞれイオン注入した後、同時に熱拡
散させることにより、ダイオードとなるべきＰＮ接合を
形成している。ボロンの拡散係数と、ヒ素の拡散係数と
では、総じてボロンの方が高い。このため、熱拡散工程
の温度や時間等は、Ｎ型拡散層２の設計寸法に合わせて
設定されるようになる。このことか５ らも、Ｐ型拡散層２を半導体主面から浅い位置に形成す
る、並びに高不純物濃度にするには難点があり、やはり
高集積化、すなわち素子の微細化の妨げとなっている。
Ｐ型拡散層内にＮ型拡散層を持つようなＰＮ接合の構造
を形成する際には、現在、Ｐ型不純物であるボロンと、
Ｎ型不純物であるヒ素との拡散長の違いを利用している
。例えば両者をそれぞれイオン注入した後、同時に熱拡
散させることにより、ダイオードとなるべきＰＮ接合を
形成している。ボロンの拡散係数と、ヒ素の拡散係数と
では、総じてボロンの方が高い。このため、熱拡散工程
の温度や時間等は、Ｎ型拡散層２の設計寸法に合わせて
設定されるようになる。このことか５ らも、Ｐ型拡散層２を半導体主面から浅い位置に形成す
る、並びに高不純物濃度にするには難点があり、やはり
高集積化、すなわち素子の微細化の妨げとなっている。
（発明が解決しようとする課題）
この発明は上記のような点に鑑みて為されたもので、素
子の微細化に対応可能な、高不純物濃度のＰ型拡散層と
、高不純物濃度のＮ型拡散層とのＰＮ接合部を持つ半導
体装置を捉供することをＬｌ的とする。
子の微細化に対応可能な、高不純物濃度のＰ型拡散層と
、高不純物濃度のＮ型拡散層とのＰＮ接合部を持つ半導
体装置を捉供することをＬｌ的とする。
〔発明の構成］
（課題を解決するための手段）
この発明による半導体装置によれば、半導体基板内に形
成された第１導電型の拡散層と、上記基板上に形成され
た絶縁膜と、この絶縁膜を通して上記拡散層に対し開孔
された開孔部と、この開孔部内に形成された第２導電型
の半導体層とを具備し、この半導体層内に上記拡散層に
おける第１導電型と、半導体層における第２導電型との
接合部が設けられることを特徴とする。
成された第１導電型の拡散層と、上記基板上に形成され
た絶縁膜と、この絶縁膜を通して上記拡散層に対し開孔
された開孔部と、この開孔部内に形成された第２導電型
の半導体層とを具備し、この半導体層内に上記拡散層に
おける第１導電型と、半導体層における第２導電型との
接合部が設けられることを特徴とする。
６
（作用）
上記のような半導体装置にあっては、例えばＰ型拡散層
に対して開孔されているコンタクト孔のような開孔部内
に、例えばＮ型の半導体層を形成する。そして、このＮ
型半導体層内に、上記Ｐ型拡散層とのＰＮ接合部を設け
る。このことによって、Ｐ型拡散層は、単独で基板内に
形成されるようになるので深さ方向の寸法を縮小するこ
とができる。
に対して開孔されているコンタクト孔のような開孔部内
に、例えばＮ型の半導体層を形成する。そして、このＮ
型半導体層内に、上記Ｐ型拡散層とのＰＮ接合部を設け
る。このことによって、Ｐ型拡散層は、単独で基板内に
形成されるようになるので深さ方向の寸法を縮小するこ
とができる。
（実施例）
以下、図面を参照してこの発明の実施例について説明す
る。
る。
第１図は、この発明の第１の実施例に係わる半導体装置
の断面図である。
の断面図である。
第１図に示すように、例えばＮ型のシリコン基板１内に
は、Ｐ型不純物である、例えばボロンを含むＰ型拡散層
２が形成されている。このＰ型拡散層２の半導体主面か
らの深さは、例えば０，３μｍ程度に設足され、また、
その不純物濃度は１ ０ ”ａｍ””以上に設定されて
いる。上記シリコン基板１上には、絶縁膜４か形成され
ている。この絶縁膜４の半導体主面からの高さは、例え
ば１〜２μｍ程度に設定されている。この絶縁膜４には
、上記Ｐ型拡散層２に対して、第１、第２のコンタクト
孔５、および６が開孔されている。これらのコンタクト
孔うち、第１のコンタクト孔５内には、Ｐ型拡散層２に
接するようにしてＮ型不純物である、例えばヒ素を含む
Ｎ型ポリシリコン層８が形成されている。このＮ型ポリ
シリコン層８内には、これの形成工程中に上記Ｐ型拡散
層２から拡散してきたボロンによってＰＮ接合部９か形
成されている。一方、第２のコンタクト孔６内には、Ｐ
型拡散層２に接するように、例えばアルミニウムからな
る配線１０が形成されている。
は、Ｐ型不純物である、例えばボロンを含むＰ型拡散層
２が形成されている。このＰ型拡散層２の半導体主面か
らの深さは、例えば０，３μｍ程度に設足され、また、
その不純物濃度は１ ０ ”ａｍ””以上に設定されて
いる。上記シリコン基板１上には、絶縁膜４か形成され
ている。この絶縁膜４の半導体主面からの高さは、例え
ば１〜２μｍ程度に設定されている。この絶縁膜４には
、上記Ｐ型拡散層２に対して、第１、第２のコンタクト
孔５、および６が開孔されている。これらのコンタクト
孔うち、第１のコンタクト孔５内には、Ｐ型拡散層２に
接するようにしてＮ型不純物である、例えばヒ素を含む
Ｎ型ポリシリコン層８が形成されている。このＮ型ポリ
シリコン層８内には、これの形成工程中に上記Ｐ型拡散
層２から拡散してきたボロンによってＰＮ接合部９か形
成されている。一方、第２のコンタクト孔６内には、Ｐ
型拡散層２に接するように、例えばアルミニウムからな
る配線１０が形成されている。
このような構造のダイオードによれば、基板１内に形成
されたＰ型拡散層２と、Ｎ型ポリシリコン層８とのＰＮ
接合部９は、基板１上に形成されたポリシリコン層内に
形成されるようになっている。一方、上記Ｐ型拡散層２
は、旦板１内にＩｌｌ独で形成されている。したがって
、Ｐ型拡散層２の深さ方向の寸法は、従来のように、Ｎ
型拡散層の寸法に依存することなく形成できるようにな
る。
されたＰ型拡散層２と、Ｎ型ポリシリコン層８とのＰＮ
接合部９は、基板１上に形成されたポリシリコン層内に
形成されるようになっている。一方、上記Ｐ型拡散層２
は、旦板１内にＩｌｌ独で形成されている。したがって
、Ｐ型拡散層２の深さ方向の寸法は、従来のように、Ｎ
型拡散層の寸法に依存することなく形成できるようにな
る。
上記実施例中のＰ型拡散層２の深さ方向の寸法は、従来
と同様、約０．３μｍに設定されているが、これ以下の
寸法に設定することも勿論可能である。
と同様、約０．３μｍに設定されているが、これ以下の
寸法に設定することも勿論可能である。
また、Ｎ型ポリシリコン層８は、基板１上に開孔されて
いる、例えばコンタクト孔５内と、さらにこれの上部と
に及んで形成されている。したがって、Ｎｕポリシリコ
ン層８は、充分に厚い膜厚を持つことができ、このＮ型
ポリシリコン層８の上部に、例えばアルミニウムからな
る配線を形成したとしても、アルミニウムスパイクの恐
れは低減される。
いる、例えばコンタクト孔５内と、さらにこれの上部と
に及んで形成されている。したがって、Ｎｕポリシリコ
ン層８は、充分に厚い膜厚を持つことができ、このＮ型
ポリシリコン層８の上部に、例えばアルミニウムからな
る配線を形成したとしても、アルミニウムスパイクの恐
れは低減される。
次に、この発明の第２の実施例に係わる半導体装置を、
製造方法とともに第２図（ａ）ないし第２図（ｅ）の断
面図を参照して説明する。
製造方法とともに第２図（ａ）ないし第２図（ｅ）の断
面図を参照して説明する。
まず、第２図（ａ）に示すように、例えばＮ型シリコン
基板１内に、例えばホトレジストを用いた写真蝕刻法に
より、Ｐ型不純物である、例えばボロンを選択的にイオ
ン注入し、拡散させること９ によってＰ型拡散層２を、例えば半導体主面からの深さ
が約０．３μｍとなるように形成する。次に、例えばＣ
ＶＤ法により、ＣＶＤ酸化膜や、ＢＰＳＧ膜等からなる
絶縁膜４を、例えば厚さ１〜２μｍとなるように形成す
る。次に、この絶縁膜４に対して、例えばホトレジスト
を用いた写真蝕刻法、およびＲＩＥ法を用いて、上記Ｐ
型拡散層２に通じるコンタクト孔５を開孔する。
基板１内に、例えばホトレジストを用いた写真蝕刻法に
より、Ｐ型不純物である、例えばボロンを選択的にイオ
ン注入し、拡散させること９ によってＰ型拡散層２を、例えば半導体主面からの深さ
が約０．３μｍとなるように形成する。次に、例えばＣ
ＶＤ法により、ＣＶＤ酸化膜や、ＢＰＳＧ膜等からなる
絶縁膜４を、例えば厚さ１〜２μｍとなるように形成す
る。次に、この絶縁膜４に対して、例えばホトレジスト
を用いた写真蝕刻法、およびＲＩＥ法を用いて、上記Ｐ
型拡散層２に通じるコンタクト孔５を開孔する。
次に、第２図（ｂ）に示すように、全面に、例えばＣＶ
Ｄ法により、ポリシリコン層１１を堆積する。このとき
、ポリシリコン層１１の厚さは、コンタクト孔５内部を
全て埋め込むために、コンタクト孔５の半径よりも厚く
堆積する必要がある。
Ｄ法により、ポリシリコン層１１を堆積する。このとき
、ポリシリコン層１１の厚さは、コンタクト孔５内部を
全て埋め込むために、コンタクト孔５の半径よりも厚く
堆積する必要がある。
次に、第２図（ｃ）に示すように、例えばＲＩＥ法によ
り、上記ポリシリコン層１１を全面的にエッチバックし
て、ポリシリコン層１１を、上記コンタクト孔５内部に
埋め込むようにする。
り、上記ポリシリコン層１１を全面的にエッチバックし
て、ポリシリコン層１１を、上記コンタクト孔５内部に
埋め込むようにする。
このエッチバックは、例えば上記絶縁Ｍ４の表面が露出
するまで行なう。次に、上記コンタクト孔５内に埋め込
まれたポリシリコン層１１に対して、１ ０ 例えばホトレジストを用いた写真蝕刻法により、選択的
にＮ型不純物である、例えばヒ素を加速電圧６ ０ Ｋ
ｅＶ、ドーズ量Ｉ Ｘ ］． ０ １６ｃｍ−２の条件
にてイオン注入する。そして、所定の熱処理を実施して
、このポリシリコン層１１をＮ型化する。このとき、上
記イオン注入されたヒ素は、ポリシリコン層１１中を深
さ方向に拡散する。これと同時に、上記Ｐ型拡散層２に
含まれている拡散係数の高いＰｌ２不純物であるボロン
もこのポリシリコン層１１中を深さ方向に拡散する。そ
して、ポリシリコン層１１中にＰＮ接合部９が形成され
る。
するまで行なう。次に、上記コンタクト孔５内に埋め込
まれたポリシリコン層１１に対して、１ ０ 例えばホトレジストを用いた写真蝕刻法により、選択的
にＮ型不純物である、例えばヒ素を加速電圧６ ０ Ｋ
ｅＶ、ドーズ量Ｉ Ｘ ］． ０ １６ｃｍ−２の条件
にてイオン注入する。そして、所定の熱処理を実施して
、このポリシリコン層１１をＮ型化する。このとき、上
記イオン注入されたヒ素は、ポリシリコン層１１中を深
さ方向に拡散する。これと同時に、上記Ｐ型拡散層２に
含まれている拡散係数の高いＰｌ２不純物であるボロン
もこのポリシリコン層１１中を深さ方向に拡散する。そ
して、ポリシリコン層１１中にＰＮ接合部９が形成され
る。
次に、第２図（ｄ）に示すように、上記エッチバック工
程にて露出した絶縁膜４に対して、例えばホトレジスト
を用いた写真蝕刻法、およびＲＩＥ法を用いて、上記Ｐ
型拡散層２に通じるコンタクト孔６を開孔する。
程にて露出した絶縁膜４に対して、例えばホトレジスト
を用いた写真蝕刻法、およびＲＩＥ法を用いて、上記Ｐ
型拡散層２に通じるコンタクト孔６を開孔する。
次に、第２１ｆｆｌ （ｅ）に示すように、全面に、例
えばスパッタ法により、アルミニウム膜を蒸着する。次
に、例えばホトレジストを用いた写真蝕刻法により、こ
のアルミニウム膜を所定の配線形状１１ になるようにバターニングして配線１０を形成する。
えばスパッタ法により、アルミニウム膜を蒸着する。次
に、例えばホトレジストを用いた写真蝕刻法により、こ
のアルミニウム膜を所定の配線形状１１ になるようにバターニングして配線１０を形成する。
以上のような工程により、第２の実施例に係わる半導体
装置が製造される。
装置が製造される。
このように、ダイオードを描成する層の一つであるＮ型
ポリシリコン層１１をコンタクト孔５内に、全て埋め込
んで形成しても良い。例えばコンタクト孔５の深さは、
上記絶縁膜４の厚さとほぼ同じ１〜２μｍ程度となる。
ポリシリコン層１１をコンタクト孔５内に、全て埋め込
んで形成しても良い。例えばコンタクト孔５の深さは、
上記絶縁膜４の厚さとほぼ同じ１〜２μｍ程度となる。
つまり、上記Ｎ型ポリシリコン層１１の厚さは、１〜２
μｍの範囲で任意に設定できるので、アルミニウムスパ
イクが発生しない、充分な厚さとなるように設定できる
。
μｍの範囲で任意に設定できるので、アルミニウムスパ
イクが発生しない、充分な厚さとなるように設定できる
。
また、第１の実施例同様、上記Ｐ型拡散層２の深さ方向
の寸法は、Ｎ型拡散層の寸法に依存することなく形成で
きる。Ｐ型板散雇２の深さ方向の寸法は、約０．３μｍ
に設定されているが、これ以下の寸法に設定することも
勿論可能である。
の寸法は、Ｎ型拡散層の寸法に依存することなく形成で
きる。Ｐ型板散雇２の深さ方向の寸法は、約０．３μｍ
に設定されているが、これ以下の寸法に設定することも
勿論可能である。
次に、この発明の第３の実施例に係わる半導体装置を、
製造方法とともに第３図（ａ）ないし第３図（ｄ）の断
面図を参照して説明する。
製造方法とともに第３図（ａ）ないし第３図（ｄ）の断
面図を参照して説明する。
１２
まず、第３図（ａ）に示すように、例えばＮ型シリコン
基板１内に、例えばホトレジストを用いた写真蝕刻法に
より、Ｐ型不純物である、例えばボロンを選択的にイオ
ン注入し、拡散させることによってＰ型拡散層２を、例
えば半導体主面からの深さが約０．３μｍとなるように
形成する。次に、例えばＣＶＤ法により、ＣＶＤ酸化膜
や、ＢＰＳＧ膜等からなる絶縁膜４を、例えば厚さ１〜
２μｍとなるように形成する。次に、この絶縁膜４に対
して、例えばホトレジストを用いた写真蝕刻法、および
ＲＩＥ法を用いて、上記Ｐ型拡散層２に通じるコンタク
ト孔５を開孔する。
基板１内に、例えばホトレジストを用いた写真蝕刻法に
より、Ｐ型不純物である、例えばボロンを選択的にイオ
ン注入し、拡散させることによってＰ型拡散層２を、例
えば半導体主面からの深さが約０．３μｍとなるように
形成する。次に、例えばＣＶＤ法により、ＣＶＤ酸化膜
や、ＢＰＳＧ膜等からなる絶縁膜４を、例えば厚さ１〜
２μｍとなるように形成する。次に、この絶縁膜４に対
して、例えばホトレジストを用いた写真蝕刻法、および
ＲＩＥ法を用いて、上記Ｐ型拡散層２に通じるコンタク
ト孔５を開孔する。
次に、第３図（ｂ）に示すように、全面に、例えば選択
的気相成長法（ＳＥＧ法；； ＳｅｌｅｃｔｉｖｅＥｐ
ｉｔａＸｉａｌ Ｇｒｏｗｔｈ）により、ｆｌｉ結晶シ
リコン層１２を、選択的にコンタクト孔５内部に成長さ
せ、埋め込む。次に、このコンタクト孔５内に選択的に
埋め込まれた単結晶シリコン１２に対して、例えばボト
レジストを用いた写真蝕剣法により、選択的にＮ型不純
物である、例えばヒ素を加速電圧１３ ６ ０ ＫｅＶ ， ドーズ量Ｉ Ｘ １ ０ １６
ｃ＋ｎ−２の条件にてイオン注入する。そして、所定の
熱処理を実施して、この単結晶シリコン層１２をＮ型化
する。このとき、上記イオン注入されたヒ素は、単結晶
シリコン層１２中を深さ方向に拡散する。これと同時に
、上記Ｐ型拡散層２に含まれている拡散係数の高いＰ型
不純物であるボロンもこの１１１結品シリコン層１２中
を深さ方向に拡散する。そして、１ｌ１結晶ポリシリコ
ン層１２中にＰＮ接合部９が形成される。
的気相成長法（ＳＥＧ法；； ＳｅｌｅｃｔｉｖｅＥｐ
ｉｔａＸｉａｌ Ｇｒｏｗｔｈ）により、ｆｌｉ結晶シ
リコン層１２を、選択的にコンタクト孔５内部に成長さ
せ、埋め込む。次に、このコンタクト孔５内に選択的に
埋め込まれた単結晶シリコン１２に対して、例えばボト
レジストを用いた写真蝕剣法により、選択的にＮ型不純
物である、例えばヒ素を加速電圧１３ ６ ０ ＫｅＶ ， ドーズ量Ｉ Ｘ １ ０ １６
ｃ＋ｎ−２の条件にてイオン注入する。そして、所定の
熱処理を実施して、この単結晶シリコン層１２をＮ型化
する。このとき、上記イオン注入されたヒ素は、単結晶
シリコン層１２中を深さ方向に拡散する。これと同時に
、上記Ｐ型拡散層２に含まれている拡散係数の高いＰ型
不純物であるボロンもこの１１１結品シリコン層１２中
を深さ方向に拡散する。そして、１ｌ１結晶ポリシリコ
ン層１２中にＰＮ接合部９が形成される。
次に、第３図（ｃ）に示すように、上記絶縁膜４に対し
て、例えばホトレジストを用いた写真蝕刻法、およびＲ
ＩＥ法を用いて、上記Ｐ型拡散層２に通じるコンタクト
孔６を開孔する。
て、例えばホトレジストを用いた写真蝕刻法、およびＲ
ＩＥ法を用いて、上記Ｐ型拡散層２に通じるコンタクト
孔６を開孔する。
次に、第３図（ｄ）に示すように、全面に、例えばスパ
ッタ法により、アルミニウム膜を蒸着する。次に、例え
ばホトレジストを用いた写真蝕刻法により、このアルミ
ニウム膜を所定の配線形状になるようにバターニングし
て配線１０を形成する。
ッタ法により、アルミニウム膜を蒸着する。次に、例え
ばホトレジストを用いた写真蝕刻法により、このアルミ
ニウム膜を所定の配線形状になるようにバターニングし
て配線１０を形成する。
以上のような工程により、第３の実施例に係わ１ ４
る半導体装置が製造される。
このように、上記コンタクト孔内に埋め込まれているダ
イオードを構成する一つの層は、Ｎ型単結晶シリコン層
１２でも良い。
イオードを構成する一つの層は、Ｎ型単結晶シリコン層
１２でも良い。
この第３の実施例でも、上記第１、第２の実施例と同様
な効果があることは勿論である。
な効果があることは勿論である。
次に、この発明に係わる第４の半導体装置を第４図の断
面図を参照して説明する。
面図を参照して説明する。
この実施例は、第１〜第３の実施例のように、シリコン
基板内に直接形成した拡散層でなくとも、本発明が適用
できることを説明するものである。
基板内に直接形成した拡散層でなくとも、本発明が適用
できることを説明するものである。
第４図に示すように、例えばシリコン基板１３上には、
絶縁膜１４が形成されている。この絶縁膜１４上には、
Ｎ型の不純物である、例えばヒ素を含むＮ型ボリシリコ
ン層１５が、例えば厚さ約０．３μｍ程度に設定され、
形成されている。このＮ型ボリシリコン層１５には、Ｐ
型不純物である、例えばボロンを含むＰ型拡散層１６が
形成されている。このＰ型拡散層１６は、例えば上記絶
縁膜１４に届くまで拡散されている。また、その１５ 不純物濃度は１ ０ ｌ９ｃａｍ−３以上に設定されて
いる。
絶縁膜１４が形成されている。この絶縁膜１４上には、
Ｎ型の不純物である、例えばヒ素を含むＮ型ボリシリコ
ン層１５が、例えば厚さ約０．３μｍ程度に設定され、
形成されている。このＮ型ボリシリコン層１５には、Ｐ
型不純物である、例えばボロンを含むＰ型拡散層１６が
形成されている。このＰ型拡散層１６は、例えば上記絶
縁膜１４に届くまで拡散されている。また、その１５ 不純物濃度は１ ０ ｌ９ｃａｍ−３以上に設定されて
いる。
上記Ｎ型ポリシリコン層１５上には、絶縁膜１７が形成
されている。この絶縁膜１７のポリシリコン層１５主面
からの高さは、例えば１〜２μｍ程度に設定されている
。この絶縁膜１７には、上記Ｐ型拡散層１６に対して、
第１、第２のコンタクト孔１８、および１つが開孔され
ている。これらのコンタクト孔うち、第１のコンタクト
孔１８内には、Ｐ型拡散層１６に接するようにしてＮ型
不純物である、例えばヒ素を含むＮ型ポリシリコン層２
０が形成されている。このＮ型ポリシリコン層２０内に
は、これの形成工程中に、Ｐ型拡散層１６から拡散して
きたボロンによってＰＮ接合部９が形成されている。一
方、第２のコンタク１・孔１つ内には、Ｐ型拡散層１６
に接するように、例えばアルミニウムからなる配線２ｌ
が形成されている。
されている。この絶縁膜１７のポリシリコン層１５主面
からの高さは、例えば１〜２μｍ程度に設定されている
。この絶縁膜１７には、上記Ｐ型拡散層１６に対して、
第１、第２のコンタクト孔１８、および１つが開孔され
ている。これらのコンタクト孔うち、第１のコンタクト
孔１８内には、Ｐ型拡散層１６に接するようにしてＮ型
不純物である、例えばヒ素を含むＮ型ポリシリコン層２
０が形成されている。このＮ型ポリシリコン層２０内に
は、これの形成工程中に、Ｐ型拡散層１６から拡散して
きたボロンによってＰＮ接合部９が形成されている。一
方、第２のコンタク１・孔１つ内には、Ｐ型拡散層１６
に接するように、例えばアルミニウムからなる配線２ｌ
が形成されている。
このように、本発明はシリコン基板内に形成された拡散
層でなくとも適用可能である。このことから、本発明は
、現在、半導体装置の高集積化の１ ６ 一手段となっている素子の多層構造化にも応用でき、し
かも高さ方向の寸法を削減することができるので、いっ
そうの微細化が可能となる。
層でなくとも適用可能である。このことから、本発明は
、現在、半導体装置の高集積化の１ ６ 一手段となっている素子の多層構造化にも応用でき、し
かも高さ方向の寸法を削減することができるので、いっ
そうの微細化が可能となる。
この第４の実施例において上記Ｎ型ポリシリコン層１５
は、多結晶のままでも、あるいは再結晶化されたシリコ
ンであっても良いことは言うまでもない。
は、多結晶のままでも、あるいは再結晶化されたシリコ
ンであっても良いことは言うまでもない。
さらに、このＮ型ポリシリコン層１５は、上記第２の実
施例のように、コンタクト孔１８内に埋め込まれてても
良い。
施例のように、コンタクト孔１８内に埋め込まれてても
良い。
以上のように、この発明に係わる第１ないし第４の半導
体装置では、素子の微細化に対応可能な、高不純物濃度
のＰ型拡散層と、高不純物濃度のＮ型拡散層とのＰＮ接
合部を持つ、例えばＤＲＡＭの基準電位発生回路に用い
られるダイオードが提供される。
体装置では、素子の微細化に対応可能な、高不純物濃度
のＰ型拡散層と、高不純物濃度のＮ型拡散層とのＰＮ接
合部を持つ、例えばＤＲＡＭの基準電位発生回路に用い
られるダイオードが提供される。
本発明は、上記ダイオードに適用されるばかりでなく、
高不純物濃度のＰ型拡散層と、高不純物濃度のＮ型拡散
層との接合部を持つ半導体装置であれば、素子微細化に
有益な効果をもって適用で１７ きることは勿論である。
高不純物濃度のＰ型拡散層と、高不純物濃度のＮ型拡散
層との接合部を持つ半導体装置であれば、素子微細化に
有益な効果をもって適用で１７ きることは勿論である。
尚、第１ないし第４の実施例において、Ｎ型不純物には
ヒ素を、またＰ型不純物にはボロンを使用して説明して
きたが、導電型を決定する不純物はこれらに限定される
ことはない。例えばＮ型不純物にはリンや、アンチモン
を使用しても構わない。また、Ｎ型の拡散層と、Ｐ型の
拡散層との導電型の入れ替えても構わない。例えば第１
図を参照して説明すると、Ｎ型シリコン越板１はＰ型シ
リコン基板とされても良く、この場合には、当然のこと
ながらＰ型拡散層２はＰ型拡散層２となり、Ｎ型ポリシ
リコン層８は、Ｐ型ポリシリコン層８となる。
ヒ素を、またＰ型不純物にはボロンを使用して説明して
きたが、導電型を決定する不純物はこれらに限定される
ことはない。例えばＮ型不純物にはリンや、アンチモン
を使用しても構わない。また、Ｎ型の拡散層と、Ｐ型の
拡散層との導電型の入れ替えても構わない。例えば第１
図を参照して説明すると、Ｎ型シリコン越板１はＰ型シ
リコン基板とされても良く、この場合には、当然のこと
ながらＰ型拡散層２はＰ型拡散層２となり、Ｎ型ポリシ
リコン層８は、Ｐ型ポリシリコン層８となる。
また、第２、第３の実施例で説明されている製造工程中
、ポリシリコン層１１、あるいは単粘晶シリコン層１２
に対する不純物の導入手段として、イオン注入法が用い
られているが、これもイオン注入法に限らず、種々の導
入手段を用いても構わない。しかし、本発明に係わる半
導体装置が、ＣＭＯＳ型半導体装置と混載される場合に
は、イ１８ オン注入法が不純物導入の手段として最適である。
、ポリシリコン層１１、あるいは単粘晶シリコン層１２
に対する不純物の導入手段として、イオン注入法が用い
られているが、これもイオン注入法に限らず、種々の導
入手段を用いても構わない。しかし、本発明に係わる半
導体装置が、ＣＭＯＳ型半導体装置と混載される場合に
は、イ１８ オン注入法が不純物導入の手段として最適である。
［発明の効果］
以上説明したようにこの発明によれば、素子の微細化に
対応可能な、高不純物濃度のＰ型拡散層と、高不純物濃
度のＮ型拡散層とのＰＮ接合部を持つ半導体装置が提供
される。
対応可能な、高不純物濃度のＰ型拡散層と、高不純物濃
度のＮ型拡散層とのＰＮ接合部を持つ半導体装置が提供
される。
第１図はこの発明の第１の実施例に係わる半導体装置の
断面図、第２図（ａ）ないし第２図（ｅ）はこの発明の
第２の実施例に係わる半導体装置を製造工程順に示した
断面図、第３図（ａ）ないし第３図（ｄ）はこの発明の
第３の実施例に係わる半導体装置を製造工程順に示し゛
た断面図、第４図はこの発明の第４の実施例に係わる半
導体装置の断面図、第５図は従来の半導体装置の断面図
である。 １・・・Ｎ型シリコン基板、２・・・Ｐ型拡散層、４・
・・絶縁膜、５，６・・・コンタクト孔、８・・・Ｎ型
ポリシリコン層、９・・・ＰＮ接合部、１０・・・配線
、１１・・・Ｎ型ポリシリコン層、１２・・・Ｎ型単結
晶１９ シリコン層、１３・・シリコン基板、１４・・・絶縁膜
、１５・・・Ｎ型ポリシリコン層、１６・・・Ｐ型拡散
層、１７・・・絶縁膜、１．８．１９・・・コンタクト
孔、２０・・・Ｎ型ボリシリコン層、２１・・・配線。
断面図、第２図（ａ）ないし第２図（ｅ）はこの発明の
第２の実施例に係わる半導体装置を製造工程順に示した
断面図、第３図（ａ）ないし第３図（ｄ）はこの発明の
第３の実施例に係わる半導体装置を製造工程順に示し゛
た断面図、第４図はこの発明の第４の実施例に係わる半
導体装置の断面図、第５図は従来の半導体装置の断面図
である。 １・・・Ｎ型シリコン基板、２・・・Ｐ型拡散層、４・
・・絶縁膜、５，６・・・コンタクト孔、８・・・Ｎ型
ポリシリコン層、９・・・ＰＮ接合部、１０・・・配線
、１１・・・Ｎ型ポリシリコン層、１２・・・Ｎ型単結
晶１９ シリコン層、１３・・シリコン基板、１４・・・絶縁膜
、１５・・・Ｎ型ポリシリコン層、１６・・・Ｐ型拡散
層、１７・・・絶縁膜、１．８．１９・・・コンタクト
孔、２０・・・Ｎ型ボリシリコン層、２１・・・配線。
Claims (2)
- （１）半導体基板内に形成された第１導電型の拡散層と
、 上記基板上に形成された絶縁膜と、 この絶縁膜を通して上記拡散層に対し開孔された開孔部
と、 この開孔部内に形成された第２導電型の半導体層とを具
備し、 この半導体層内に上記拡散層における第１導電型と、半
導体層における第２導電型との接合部が設けられること
を特徴とする半導体装置。 - （２）前記拡散層および半導体層の不純物濃度が共に１
０＾１＾９ｃｍ＾−＾３以上であることを特徴とする請
求項（１）記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157162A JPH0642555B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
| US07/540,272 US5038183A (en) | 1989-06-20 | 1990-06-19 | Diode used in reference potential generating circuit for dram |
| KR1019900009027A KR940008017B1 (ko) | 1989-06-20 | 1990-06-20 | 반도체장치 |
| EP90111667A EP0404109B1 (en) | 1989-06-20 | 1990-06-20 | Diode used in reference potential generating circuit for DRAM |
| DE69029762T DE69029762T2 (de) | 1989-06-20 | 1990-06-20 | Diode, verwendbar in Schaltkreisen, die Referenzpotential für DRAM erzeugt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157162A JPH0642555B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322570A true JPH0322570A (ja) | 1991-01-30 |
| JPH0642555B2 JPH0642555B2 (ja) | 1994-06-01 |
Family
ID=15643543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157162A Expired - Fee Related JPH0642555B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5038183A (ja) |
| EP (1) | EP0404109B1 (ja) |
| JP (1) | JPH0642555B2 (ja) |
| KR (1) | KR940008017B1 (ja) |
| DE (1) | DE69029762T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7309921B2 (en) | 2003-10-10 | 2007-12-18 | Oki Electric Industry Co., Ltd. | Semiconductor device |
Families Citing this family (2)
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|---|---|---|---|---|
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| US8125018B2 (en) * | 2005-01-12 | 2012-02-28 | Spansion Llc | Memory device having trapezoidal bitlines and method of fabricating same |
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| JPS5256872A (en) * | 1975-11-05 | 1977-05-10 | Toshiba Corp | Semiconductive device and its production |
| JPS5376760A (en) * | 1976-12-20 | 1978-07-07 | Hitachi Ltd | Semiconductor rectifying device |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3953254A (en) * | 1972-11-07 | 1976-04-27 | Thomson-Csf | Method of producing temperature compensated reference diodes utilizing selective epitaxial growth |
| JPS55133577A (en) * | 1979-04-03 | 1980-10-17 | Fujitsu Ltd | Method of fabricating diode |
| US4349394A (en) * | 1979-12-06 | 1982-09-14 | Siemens Corporation | Method of making a zener diode utilizing gas-phase epitaxial deposition |
| NL187942C (nl) * | 1980-08-18 | 1992-02-17 | Philips Nv | Zenerdiode en werkwijze ter vervaardiging daarvan. |
| JPS5775464A (en) * | 1980-10-28 | 1982-05-12 | Semiconductor Res Found | Semiconductor device controlled by tunnel injection |
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| FR2559959B1 (fr) * | 1984-02-21 | 1987-05-22 | Thomson Csf | Diode hyperfrequence a connexions externes prises au moyen de poutres et son procede de realisation |
| GB2163002B (en) * | 1984-08-08 | 1989-01-05 | Japan Res Dev Corp | Tunnel injection static induction transistor and its integrated circuit |
-
1989
- 1989-06-20 JP JP1157162A patent/JPH0642555B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-19 US US07/540,272 patent/US5038183A/en not_active Expired - Lifetime
- 1990-06-20 KR KR1019900009027A patent/KR940008017B1/ko not_active IP Right Cessation
- 1990-06-20 EP EP90111667A patent/EP0404109B1/en not_active Expired - Lifetime
- 1990-06-20 DE DE69029762T patent/DE69029762T2/de not_active Expired - Fee Related
Patent Citations (4)
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| JPS5256872A (en) * | 1975-11-05 | 1977-05-10 | Toshiba Corp | Semiconductive device and its production |
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| JPS5882577A (ja) * | 1981-10-27 | 1983-05-18 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 金属シリサイドコンタクトを有するポリシリコンダイオ−ド |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7309921B2 (en) | 2003-10-10 | 2007-12-18 | Oki Electric Industry Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0404109A2 (en) | 1990-12-27 |
| JPH0642555B2 (ja) | 1994-06-01 |
| DE69029762D1 (de) | 1997-03-06 |
| EP0404109B1 (en) | 1997-01-22 |
| DE69029762T2 (de) | 1997-06-05 |
| EP0404109A3 (en) | 1991-08-28 |
| KR940008017B1 (ko) | 1994-08-31 |
| KR910001889A (ko) | 1991-01-31 |
| US5038183A (en) | 1991-08-06 |
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