JP3658603B2 - チャネル消去／書込によるフラッシュメモリーセル構造、及びその製造方法、及びチャネル消去／書込によるフラッシュメモリーセルの操作方法 - Google Patents
チャネル消去／書込によるフラッシュメモリーセル構造、及びその製造方法、及びチャネル消去／書込によるフラッシュメモリーセルの操作方法 Download PDFInfo
- Publication number
- JP3658603B2 JP3658603B2 JP06917199A JP6917199A JP3658603B2 JP 3658603 B2 JP3658603 B2 JP 3658603B2 JP 06917199 A JP06917199 A JP 06917199A JP 6917199 A JP6917199 A JP 6917199A JP 3658603 B2 JP3658603 B2 JP 3658603B2
- Authority
- JP
- Japan
- Prior art keywords
- doping region
- flash memory
- memory cell
- conductivity type
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 238000000034 method Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 102000004310 Ion Channels Human genes 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 2
- 229910021478 group 5 element Inorganic materials 0.000 claims 2
- 229910052698 phosphorus Inorganic materials 0.000 claims 2
- 239000011574 phosphorus Substances 0.000 claims 2
- 230000005540 biological transmission Effects 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 42
- 108091006146 Channels Proteins 0.000 description 20
- 230000010354 integration Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 108090000862 Ion Channels Proteins 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009408 flooring Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリーデバイスに関し、特に、フラッシュメモリーセル構造の製造方法およびその操作方法に関する。
【０００２】
【従来の技術】
図１において、従来技術のフラッシュメモリーセル（flash memory cell）の構造は、基板１０上においてドレイン１１およびソース１２をフィールド酸化膜１３，１３間に設けるとともに、１組のスタックトゲート（stacked gate）を形成して、制御ゲート（controlling gate）１４ならびにフローティングゲート（floating gate）１５とするものであった。ゲート電圧ＶＧを制御ゲート１４に印加して、このフラッシュメモリーセルを制御すると同時に、フローティングゲート１５を浮遊状態として、外部と絶縁していた。また、基板１０とドレイン１１とソース１２との間にイオン注入してＰ型ウェル（P-well）１６を形成していた。
【０００３】
この図１は、フラッシュメモリーセルのコーディング操作を図示したもので、ゲート電圧ＶＧ＝−９Ｖを制御ゲート１４に印加し、ドレイン１１にドレイン電圧ＶＤ＝６Ｖを印加し、ソース１２には電圧を印加せず、基板１０に基板電圧ＶＢ＝０Ｖを印加していた。これによりフローティングゲート１５中の電子（ｅ−）をエッジ・ファウラー・ノルドハイム効果（edge Fowler-Nordheim effect）によりフローティングゲート１５からドレイン１１に移動させることで、フラッシュメモリーセルをコーディングしていた。しかし、ドレイン１１に電圧を印加する時、この電圧がドレイン１１の外部に空乏領域（depletion region）１７を形成させるとともに、ホットエレクトロンホール（ｅ＋）を発生させ、横型電界（lateral electric field）の作用により、ホットホール注入（hot holeinjection）現象が発生していた。そして、このホットホール注入が、フラッシュメモリーセルの正常な操作に深刻な影響を及ぼすものとなっていた。
【０００４】
図２において、上述した従来技術の課題を解決するための改良された操作方法を示すと、ドレイン１１とＰ型ウェル１６とを短絡連接して、同一の電圧、例えばＶＤ＝６Ｖを印加するとともに、チャネル・ファウラー・ノルドハイム効果（channel Fowler-Nordheim effect）を利用して、このフラッシュメモリーセルを操作するものであった。従って、ドレイン１１とＰ型ウェル１６との界面には空乏領域が形成されず、ホットエレクトロンホールも発生しなかった。
【０００５】
【発明が解決しようとする課題】
このように、チャネル・ファウラー・ノルドハイム効果を利用してフラッシュメモリーセルを操作することにより課題を解決することができたが、ドレイン１１とＰ型ウェル１６とを短絡連接するものであり、Ｐ型ウェル１６が基板１０中に配置される構造であるため、隣接するソース１２に影響を及ぼしたり、または隣接するフラッシュメモリーセルの正常な操作に影響を及ぼすものとなっていた。
【０００６】
図３において、従来技術を示す図１および図２のフラッシュメモリーセル構造の平面図を図示すると、このフラッシュメモリーセルの能動領域がフィールド酸化膜１３だけで両サイドから素子分離されていることが分かる。フラッシュメモリーセルのドレイン電流経路をＡで示しているが、従来の経路（ドレインからソースへ）が比較的長かったので、効率が低いものとなるという欠点があった。しかも、フラッシュメモリーセルのサイズが縮小して集積密度が向上してくると、ソースとドレインとが接近し過ぎて連通してしまうので、その集積密度には一定の制限が存在していた。
【０００７】
つまり、従来のフラッシュメモリーセル構造には、集積密度において制限を受けるという欠点があり、また、ドレインとＰ型ウェルとを短絡連接した場合、フラッシュメモリーセルの操作に影響を及ぼすとともに、ドレイン電流経路が長すぎたり短すぎたりするという欠点があった。
【０００８】
そこで、この発明の目的は、チャネル消去／書込によるフラッシュメモリーセル構造において、従来技術のドレインおよびＰ型ウェルの短絡連接による隣接したソースまたは隣接したフラッシュメモリーセルの正常な操作に影響を及ぼすことを有効に回避することにある。そして、この発明の別な目的は、チャネル消去／書込によるフラッシュメモリーセル構造の製造方法を提供することにある。さらに、この発明の他の目的は、チャネル消去／書込によるフラッシュメモリーセルの操作方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決し、所望の目的を達成するために、この発明にかかるチャネル消去／書込によるフラッシュメモリーセル構造において、先ずドレインならびにソースを形成する、例えばＮ型のイオンをドーピングする前に、ドレインおよびソースとは異なる、例えばＰ型のイオンをドーピングして、深さが浅い（shallow）ドーピング領域を形成する。次に、Ｎ型イオンを注入してフラッシュメモリーセルのドレインとするとともに、このドレインの下方に深さが深い（deep）Ｐ型ドーピング領域を形成し、Ｐ型ウェルとする。１つのＰ型ウェルが１つのドレインドーピング領域に対応するだけなので、Ｐ型ウェルおよびドレインドーピング領域を短絡連接することができるだけでなく、ソースまたは隣接したフラッシュメモリーセルの正常な操作に影響を及ぼすことがない。また、このようなフラッシュメモリーセル構造に対応して、チャネル消去／書込によるフラッシュメモリーセル構造の製造方法ならびにチャネル消去／書込によるフラッシュメモリーセルの操作方法も同様に導き出すことができる。
【００１０】
【発明の実施の形態】
以下、この発明にかかる好適な実施形態を図面に基づいて説明する。始めに、チャネル消去／書込によるフラッシュメモリーセル構造について説明する。図４において、基板２０には、第１フィールド酸化膜２１と、スタックトゲートＧとが形成され、第１フィールド酸化膜２１の下方にはチャネルストップ膜２２が形成されており、このチャネルストップ膜２２をＮ型イオンドーピング領域とすることができる。スタックトゲートＧは、一般のフラッシュメモリーと同様に、制御ゲート２３およびフローティングゲート２４からなっている。そして、このフラッシュメモリーセル構造は、第１導電型イオンドーピング領域２５と、浅い第２導電型イオンドーピング領域２６と、深い第２導電型イオンドーピング領域２７とを備えている。第１導電型イオンドーピング領域２５は、Ｎ型イオンドーピング領域２５とすることができ、第１フィールド酸化膜２１とスタックトゲートＧとの間にあり、このフラッシュメモリーセルのドレイン２５とすることができる。また、浅い第２導電型イオンドーピング領域２６は、浅いＰ型イオンドーピング領域２６とすることができ、Ｎ型イオンドーピング領域２５付近で、かつスタックトゲートＧの下方に形成することができる。さらに、深い第２導電型イオンドーピング領域２７は、浅いＰ型イオンドーピング領域と同じイオンであり、Ｎ型イオンドーピング領域２５の下方にあって、一辺が第１フィールド酸化膜２１に接し、他返が浅いＰ型イオンドーピング２６よりも遥かに大きなものとなって、Ｐ型ウェル２７となっている。
【００１１】
なお、この発明によれば、ソースがドレインの反対側にある必要はなく、理論上は、ソースを任意の位置に配置することができる。図５、図６では、ソースがドレインの反対側にある実施例を示しているが、この発明は、この実施例に限定されるものではない。
【００１２】
図５において、図示した構造は、従来技術の構造に類似しているが、ソースドーピング領域２８が浅いＰ型イオンドーピング領域２６付近に形成されて、ソース２８となるとともに、ソース２８の下方にソース２８と同じイオンがドーピングされて、濃度が小さい浅いドーピング領域２９となっている。
【００１３】
図６において、図５の浅いドーピング領域２９をＬＤＤ（Lightly Doped Drain）構造のドーピング領域２９´，２９´に置き換えた構造を示す。
【００１４】
図７において、別な構造を示すと、浅いＰ型イオンドーピング領域２６とソース２８との間に、第２フィールド酸化膜２１´ならびに第２Ｎ型イオンチャネルストップ膜２２´を形成しており、この第２Ｎ型イオンチャネルストップ膜２２´が第２フィールド酸化膜２１´の下方に位置している。
【００１５】
図８において、ソースを図示していないが、ワード線（word line）である制御ゲート２４と、フローティングゲート２４と、ドレイン２５とを備えるフラッシュメモリーセルをフィールド酸化膜２１により素子分離しており、能動領域が３面をフィールド酸化膜２１で囲まれ、このフィールド酸化膜２１の下方には、ソース（図示せず）ならびにドレイン２５と同じイオンをドーピングしたチャネルストップ膜（図示せず）を形成している。この構造において、電子をフローティングゲート２４からチャネルを介してソースへ注入、あるいは電子をドレインからチャネルを介してソースへ伝送する時、そのルートが、従来技術と同じ経路Ａのほかに、経路Ｂも存在する。電子は、フィールド酸化膜２１下方のチャネルストップ膜を経てソースに伝送される。ソースは、必要に応じてその位置を選択することができるので、そのドレイン電流の経路には選択性が存在する。また、ドレイン電流（drain current）の大きさは、経路の広さに正比例し、その長さに反比例するので、比較的短い経路Ｂにより比較的大きなドレイン電流となる。さらに、この発明にかかるフラッシュメモリーセル構造では、ソースの位置に対する制限がないので、集積密度が向上した時、ドレイン電流がフィールド酸化膜２１下方のチャネルストップ膜を経て電子をソースへ伝送することができるとともに、従来技術のようなソースとドレインとが連通してしまう問題が発生しないから、集積密度を向上させることができる。
【００１６】
図９、図１０において、この発明にかかるチャネル消去／書込によるフラッシュメモリーセル構造につき、ドレイン２５およびＰ型ウェル２７を電気的な短絡、例えば金属コンタクト（metal contact）３０により短絡連接することができる。図９の場合、金属コンタクト３０でドレイン２５およびＰ型ウェル２７の界面を貫通して短絡連接することができ、図１０の場合、外部に露出されたドレイン２５およびＰ型ウェル２７を金属コンタクト３０で短絡連接することができる。
【００１７】
図１１から図１４において、この発明にかかるチャネル消去／書込によるフラッシュメモリーセル構造の製造方法について説明する。先ず図１１において、基板４０に窒化シリコン膜４１により能動領域をパターニングし、窒化シリコン膜４１で被膜されていない領域に第１第１導電型イオンドーピング領域４２を形成するが、リン等のV族元素であるＮ型イオンを使用して、Ｎ型チャネルストップ膜４２とすることができる。次に、図１２において、Ｎ型チャネルストップ膜４２の上方にフィールド酸化膜（field
oxide）４３を形成してから、窒化シリコン膜４１を除去する。そして、図１３において、フィールド酸化膜４３間の能動領域に浅い第２導電型イオンドーピング領域４４を形成するが、ホウ素等のIII族元素であるＰ型イオンを使用することができる。浅い第２導電型イオンドーピング領域４４の図右側の上方にポリシリコンによりフラッシュメモリーセルの制御ゲート４６およびフローティングゲート４７を形成する。
【００１８】
図１４において、浅い第１導電型イオンドーピング領域４４の図左側に第２第１導電型イオンドーピング領域４５、つまり第２Ｎ型イオンドーピング領域４５を形成してフラッシュメモリーセルのドレイン４５とする。最後に、図１５において、第２Ｎ型イオンドーピング領域４５、つまりドレイン４５の下方に深いＰ型イオンドーピング領域４８を形成して、フラッシュメモリーセルのＰ型ウェル４８とする。この深いＰ型イオンドーピング領域４８、つまりＰ型ウェル４８のドーピング深さは、浅い第２導電型イオンドーピング領域４４のドーピング深さよりも遥かに大きいものである。また、図９、図１０の２つの実施例と同様に、電気的な短絡、例えば金属コンタクト（metal contact）を使用して、ドレイン４５とＰ型ウェル４８とを短絡連接することもできる。
【００１９】
さて、この発明にかかるチャネル消去／書込によるフラッシュメモリーセルの操作方法について説明すると、ファウラー・ノルドハイム・トンネル効果（Fowler-Nordheim tunnelingeffect）の原理を利用して、フラッシュメモリーセルに対するコーディング、消去、読取などの操作を行うものである。
【００２０】
図１６において、フラッシュメモリーセル５０の制御ゲート、ソース、ドレインにそれぞれワード線電圧ＶＷＬ、ソース電圧ＶＳＬ、ビット線電圧ＶＢＬをそれぞれ印加するが、ビット線電圧ＶＢＬはフラッシュメモリーセル５０のＰ型ウェルと短絡連接されている。
【００２１】
図１６（１）において、フラッシュメモリーセル５０に対して消去操作を実行したい時には、そのワード線電圧ＶＷＬを高電位電圧、例えばＶＷＬ＝１０〜１８Ｖとし、ソースにワード線電圧より低いソース電圧、例えばＶＳＬ＝−８〜０Ｖとし、ビット線電圧を未接続状態に維持する。これにより、電子をフラッシュメモリーセル５０のフローティングゲートに注入して、消去操作を実行することができる。
【００２２】
図１６（２）において、フラッシュメモリーセル５０に対してコーディング操作を実行したい時には、ワード線電圧ＶＷＬを低電位電圧、例えばＶＷＬ＝−１０Ｖとし、ビット線電圧をワード線電圧より高い電圧、例えばＶＢＬ＝８Ｖとし、ソース電圧を未接続状態に維持する。これにより、電子をフローティングゲートからチャネルを介してフラッシュメモリーセル５０へ放出して、コーディング操作を実行することができる。
【００２３】
図１６（３）において、フラッシュメモリーセル５０に対して読取操作を実行したい時には、ワード線にワード線電圧ＶＷＬ、例えば３〜５Ｖを印加し、ソース電圧ＶＳＬをワード線電圧より低い電圧、例えばＶＳＬ＝０〜２Ｖとし、ビット線電圧ＶＢＬをソース電圧より低い電圧、例えば−２から０Ｖとする。これにより、フラッシュメモリーセル５０の読取操作を実行することができる。
【００２４】
以上のごとく、この発明を好適な実施例により開示したが、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００２５】
【発明の効果】
上記説明の構成により、この発明は、各ドレインが各ウェルに対応しており、ドレインとウェルとを短絡連接させることができるばかりではなく、従来技術のウェルのように基板に拡散して隣接したソースまたはフラッシュメモリーセルの正常な操作に影響を及ぼすこともない。また、独立したソースを備えて、フラッシュメモリーセルのソースをドレインの反対側に限定する必要がなく、設計ニーズに応じた任意の位置に形成することができる。そして、従来技術のように集積密度が上昇した時にソースとドレインとの連通現象が発生しないので、集積密度を向上させることができる。従って、産業上の利用価値が高いものである。
【図面の簡単な説明】
【図１】 従来技術にかかるフラッシュメモリーセルの構造および操作を示す断面図である。
【図２】 従来技術にかかる他のフラッシュメモリーセルの構造および操作を示す断面図である。
【図３】 従来技術にかかるフラッシュメモリーセル構造を示す平面図である。
【図４】 本発明にかかる実施形態であるフラッシュメモリーセル構造を示す断面図である。
【図５】 本発明にかかる他の実施形態であるフラッシュメモリーセル構造を示す断面図である。
【図６】 本発明にかかる他の実施形態であるフラッシュメモリーセル構造を示す断面図である。
【図７】 本発明にかかる他の実施形態であるフラッシュメモリーセル構造を示す断面図である。
【図８】 本発明にかかる実施形態であるフラッシュメモリーセル構造を示す平面図である。
【図９】 本発明にかかる実施形態であるフラッシュメモリーセル構造におけるドレインとｐ型ウェルの金属コンタクトを示す断面図である。
【図１０】 本発明にかかる実施形態であるフラッシュメモリーセル構造におけるドレインとｐ型ウェルの他の金属コンタクトを示す断面図である。
【図１１】 本発明にかかるフラッシュメモリーセル構造の製造方法における活性領域をパターニングするステップ、および、第１第１型イオンドーピング領域を形成するステップを説明するための図である。
【図１２】 本発明にかかるフラッシュメモリーセル構造の製造方法における第１第１型イオンドーピング領域の上方にフィールド酸化膜を形成するステップを説明するための図である。
【図１３】 本発明にかかるフラッシュメモリーセル構造の製造方法におけるフィールド酸化膜間に浅い第２型イオンドーピング領域を形成するステップ、および、その浅い第２型イオンドーピング領域の他サイドの上方に前記フラッシュメモリーセルの制御ゲートおよびフローティングゲートを形成するステップとを説明するための図である。
【図１４】 本発明にかかるフラッシュメモリーセル構造の製造方法におけ浅い第２型イオンドーピング領域の一サイドに第２第１型イオンドーピング領域を形成して、フラッシュメモリーセルのドレインとするステップを説明するための図である。
【図１５】 本発明にかかるフラッシュメモリーセル構造の製造方法における第２第１型イオンドーピング領域の下方に深い第２型イオンドーピング領域を形成して、前記フラッシュメモリーセルの第２型ウェルとするステップを説明するための図である。
【図１６】 本発明にかかる実施形態のフラッシュメモリーセル構造の操作方法を説明するための等価回路図である。
【符号の説明】
２０ 基板
２１ フィールド酸化膜
２２ Ｎ型チャネルストップ膜
２３ 制御ゲート
２４ フローティングゲート
２５ ドレイン
２６ 浅いＰ型ドーピング領域
２７ 深いＰ型ドーピング領域（Ｐ型ウェル）
２８ ソース
２９ 浅いドーピング領域
３０ 金属コンタクト
４０ 基板
４１ 窒化シリコン膜
４２ Ｎ型チャネルストップ膜
４３ フィールド酸化膜
４４ 浅いＰ型ドーピング領域
４５ Ｎ型ドーピング領域（ソース）
４６ 制御ゲート
４７ フローリングゲート
４８ 深いＰ型ドーピング領域（Ｐ型ウェル）
５０ フラッシュメモリーセル
【発明の属する技術分野】
この発明は、不揮発性メモリーデバイスに関し、特に、フラッシュメモリーセル構造の製造方法およびその操作方法に関する。
【０００２】
【従来の技術】
図１において、従来技術のフラッシュメモリーセル（flash memory cell）の構造は、基板１０上においてドレイン１１およびソース１２をフィールド酸化膜１３，１３間に設けるとともに、１組のスタックトゲート（stacked gate）を形成して、制御ゲート（controlling gate）１４ならびにフローティングゲート（floating gate）１５とするものであった。ゲート電圧ＶＧを制御ゲート１４に印加して、このフラッシュメモリーセルを制御すると同時に、フローティングゲート１５を浮遊状態として、外部と絶縁していた。また、基板１０とドレイン１１とソース１２との間にイオン注入してＰ型ウェル（P-well）１６を形成していた。
【０００３】
この図１は、フラッシュメモリーセルのコーディング操作を図示したもので、ゲート電圧ＶＧ＝−９Ｖを制御ゲート１４に印加し、ドレイン１１にドレイン電圧ＶＤ＝６Ｖを印加し、ソース１２には電圧を印加せず、基板１０に基板電圧ＶＢ＝０Ｖを印加していた。これによりフローティングゲート１５中の電子（ｅ−）をエッジ・ファウラー・ノルドハイム効果（edge Fowler-Nordheim effect）によりフローティングゲート１５からドレイン１１に移動させることで、フラッシュメモリーセルをコーディングしていた。しかし、ドレイン１１に電圧を印加する時、この電圧がドレイン１１の外部に空乏領域（depletion region）１７を形成させるとともに、ホットエレクトロンホール（ｅ＋）を発生させ、横型電界（lateral electric field）の作用により、ホットホール注入（hot holeinjection）現象が発生していた。そして、このホットホール注入が、フラッシュメモリーセルの正常な操作に深刻な影響を及ぼすものとなっていた。
【０００４】
図２において、上述した従来技術の課題を解決するための改良された操作方法を示すと、ドレイン１１とＰ型ウェル１６とを短絡連接して、同一の電圧、例えばＶＤ＝６Ｖを印加するとともに、チャネル・ファウラー・ノルドハイム効果（channel Fowler-Nordheim effect）を利用して、このフラッシュメモリーセルを操作するものであった。従って、ドレイン１１とＰ型ウェル１６との界面には空乏領域が形成されず、ホットエレクトロンホールも発生しなかった。
【０００５】
【発明が解決しようとする課題】
このように、チャネル・ファウラー・ノルドハイム効果を利用してフラッシュメモリーセルを操作することにより課題を解決することができたが、ドレイン１１とＰ型ウェル１６とを短絡連接するものであり、Ｐ型ウェル１６が基板１０中に配置される構造であるため、隣接するソース１２に影響を及ぼしたり、または隣接するフラッシュメモリーセルの正常な操作に影響を及ぼすものとなっていた。
【０００６】
図３において、従来技術を示す図１および図２のフラッシュメモリーセル構造の平面図を図示すると、このフラッシュメモリーセルの能動領域がフィールド酸化膜１３だけで両サイドから素子分離されていることが分かる。フラッシュメモリーセルのドレイン電流経路をＡで示しているが、従来の経路（ドレインからソースへ）が比較的長かったので、効率が低いものとなるという欠点があった。しかも、フラッシュメモリーセルのサイズが縮小して集積密度が向上してくると、ソースとドレインとが接近し過ぎて連通してしまうので、その集積密度には一定の制限が存在していた。
【０００７】
つまり、従来のフラッシュメモリーセル構造には、集積密度において制限を受けるという欠点があり、また、ドレインとＰ型ウェルとを短絡連接した場合、フラッシュメモリーセルの操作に影響を及ぼすとともに、ドレイン電流経路が長すぎたり短すぎたりするという欠点があった。
【０００８】
そこで、この発明の目的は、チャネル消去／書込によるフラッシュメモリーセル構造において、従来技術のドレインおよびＰ型ウェルの短絡連接による隣接したソースまたは隣接したフラッシュメモリーセルの正常な操作に影響を及ぼすことを有効に回避することにある。そして、この発明の別な目的は、チャネル消去／書込によるフラッシュメモリーセル構造の製造方法を提供することにある。さらに、この発明の他の目的は、チャネル消去／書込によるフラッシュメモリーセルの操作方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決し、所望の目的を達成するために、この発明にかかるチャネル消去／書込によるフラッシュメモリーセル構造において、先ずドレインならびにソースを形成する、例えばＮ型のイオンをドーピングする前に、ドレインおよびソースとは異なる、例えばＰ型のイオンをドーピングして、深さが浅い（shallow）ドーピング領域を形成する。次に、Ｎ型イオンを注入してフラッシュメモリーセルのドレインとするとともに、このドレインの下方に深さが深い（deep）Ｐ型ドーピング領域を形成し、Ｐ型ウェルとする。１つのＰ型ウェルが１つのドレインドーピング領域に対応するだけなので、Ｐ型ウェルおよびドレインドーピング領域を短絡連接することができるだけでなく、ソースまたは隣接したフラッシュメモリーセルの正常な操作に影響を及ぼすことがない。また、このようなフラッシュメモリーセル構造に対応して、チャネル消去／書込によるフラッシュメモリーセル構造の製造方法ならびにチャネル消去／書込によるフラッシュメモリーセルの操作方法も同様に導き出すことができる。
【００１０】
【発明の実施の形態】
以下、この発明にかかる好適な実施形態を図面に基づいて説明する。始めに、チャネル消去／書込によるフラッシュメモリーセル構造について説明する。図４において、基板２０には、第１フィールド酸化膜２１と、スタックトゲートＧとが形成され、第１フィールド酸化膜２１の下方にはチャネルストップ膜２２が形成されており、このチャネルストップ膜２２をＮ型イオンドーピング領域とすることができる。スタックトゲートＧは、一般のフラッシュメモリーと同様に、制御ゲート２３およびフローティングゲート２４からなっている。そして、このフラッシュメモリーセル構造は、第１導電型イオンドーピング領域２５と、浅い第２導電型イオンドーピング領域２６と、深い第２導電型イオンドーピング領域２７とを備えている。第１導電型イオンドーピング領域２５は、Ｎ型イオンドーピング領域２５とすることができ、第１フィールド酸化膜２１とスタックトゲートＧとの間にあり、このフラッシュメモリーセルのドレイン２５とすることができる。また、浅い第２導電型イオンドーピング領域２６は、浅いＰ型イオンドーピング領域２６とすることができ、Ｎ型イオンドーピング領域２５付近で、かつスタックトゲートＧの下方に形成することができる。さらに、深い第２導電型イオンドーピング領域２７は、浅いＰ型イオンドーピング領域と同じイオンであり、Ｎ型イオンドーピング領域２５の下方にあって、一辺が第１フィールド酸化膜２１に接し、他返が浅いＰ型イオンドーピング２６よりも遥かに大きなものとなって、Ｐ型ウェル２７となっている。
【００１１】
なお、この発明によれば、ソースがドレインの反対側にある必要はなく、理論上は、ソースを任意の位置に配置することができる。図５、図６では、ソースがドレインの反対側にある実施例を示しているが、この発明は、この実施例に限定されるものではない。
【００１２】
図５において、図示した構造は、従来技術の構造に類似しているが、ソースドーピング領域２８が浅いＰ型イオンドーピング領域２６付近に形成されて、ソース２８となるとともに、ソース２８の下方にソース２８と同じイオンがドーピングされて、濃度が小さい浅いドーピング領域２９となっている。
【００１３】
図６において、図５の浅いドーピング領域２９をＬＤＤ（Lightly Doped Drain）構造のドーピング領域２９´，２９´に置き換えた構造を示す。
【００１４】
図７において、別な構造を示すと、浅いＰ型イオンドーピング領域２６とソース２８との間に、第２フィールド酸化膜２１´ならびに第２Ｎ型イオンチャネルストップ膜２２´を形成しており、この第２Ｎ型イオンチャネルストップ膜２２´が第２フィールド酸化膜２１´の下方に位置している。
【００１５】
図８において、ソースを図示していないが、ワード線（word line）である制御ゲート２４と、フローティングゲート２４と、ドレイン２５とを備えるフラッシュメモリーセルをフィールド酸化膜２１により素子分離しており、能動領域が３面をフィールド酸化膜２１で囲まれ、このフィールド酸化膜２１の下方には、ソース（図示せず）ならびにドレイン２５と同じイオンをドーピングしたチャネルストップ膜（図示せず）を形成している。この構造において、電子をフローティングゲート２４からチャネルを介してソースへ注入、あるいは電子をドレインからチャネルを介してソースへ伝送する時、そのルートが、従来技術と同じ経路Ａのほかに、経路Ｂも存在する。電子は、フィールド酸化膜２１下方のチャネルストップ膜を経てソースに伝送される。ソースは、必要に応じてその位置を選択することができるので、そのドレイン電流の経路には選択性が存在する。また、ドレイン電流（drain current）の大きさは、経路の広さに正比例し、その長さに反比例するので、比較的短い経路Ｂにより比較的大きなドレイン電流となる。さらに、この発明にかかるフラッシュメモリーセル構造では、ソースの位置に対する制限がないので、集積密度が向上した時、ドレイン電流がフィールド酸化膜２１下方のチャネルストップ膜を経て電子をソースへ伝送することができるとともに、従来技術のようなソースとドレインとが連通してしまう問題が発生しないから、集積密度を向上させることができる。
【００１６】
図９、図１０において、この発明にかかるチャネル消去／書込によるフラッシュメモリーセル構造につき、ドレイン２５およびＰ型ウェル２７を電気的な短絡、例えば金属コンタクト（metal contact）３０により短絡連接することができる。図９の場合、金属コンタクト３０でドレイン２５およびＰ型ウェル２７の界面を貫通して短絡連接することができ、図１０の場合、外部に露出されたドレイン２５およびＰ型ウェル２７を金属コンタクト３０で短絡連接することができる。
【００１７】
図１１から図１４において、この発明にかかるチャネル消去／書込によるフラッシュメモリーセル構造の製造方法について説明する。先ず図１１において、基板４０に窒化シリコン膜４１により能動領域をパターニングし、窒化シリコン膜４１で被膜されていない領域に第１第１導電型イオンドーピング領域４２を形成するが、リン等のV族元素であるＮ型イオンを使用して、Ｎ型チャネルストップ膜４２とすることができる。次に、図１２において、Ｎ型チャネルストップ膜４２の上方にフィールド酸化膜（field
oxide）４３を形成してから、窒化シリコン膜４１を除去する。そして、図１３において、フィールド酸化膜４３間の能動領域に浅い第２導電型イオンドーピング領域４４を形成するが、ホウ素等のIII族元素であるＰ型イオンを使用することができる。浅い第２導電型イオンドーピング領域４４の図右側の上方にポリシリコンによりフラッシュメモリーセルの制御ゲート４６およびフローティングゲート４７を形成する。
【００１８】
図１４において、浅い第１導電型イオンドーピング領域４４の図左側に第２第１導電型イオンドーピング領域４５、つまり第２Ｎ型イオンドーピング領域４５を形成してフラッシュメモリーセルのドレイン４５とする。最後に、図１５において、第２Ｎ型イオンドーピング領域４５、つまりドレイン４５の下方に深いＰ型イオンドーピング領域４８を形成して、フラッシュメモリーセルのＰ型ウェル４８とする。この深いＰ型イオンドーピング領域４８、つまりＰ型ウェル４８のドーピング深さは、浅い第２導電型イオンドーピング領域４４のドーピング深さよりも遥かに大きいものである。また、図９、図１０の２つの実施例と同様に、電気的な短絡、例えば金属コンタクト（metal contact）を使用して、ドレイン４５とＰ型ウェル４８とを短絡連接することもできる。
【００１９】
さて、この発明にかかるチャネル消去／書込によるフラッシュメモリーセルの操作方法について説明すると、ファウラー・ノルドハイム・トンネル効果（Fowler-Nordheim tunnelingeffect）の原理を利用して、フラッシュメモリーセルに対するコーディング、消去、読取などの操作を行うものである。
【００２０】
図１６において、フラッシュメモリーセル５０の制御ゲート、ソース、ドレインにそれぞれワード線電圧ＶＷＬ、ソース電圧ＶＳＬ、ビット線電圧ＶＢＬをそれぞれ印加するが、ビット線電圧ＶＢＬはフラッシュメモリーセル５０のＰ型ウェルと短絡連接されている。
【００２１】
図１６（１）において、フラッシュメモリーセル５０に対して消去操作を実行したい時には、そのワード線電圧ＶＷＬを高電位電圧、例えばＶＷＬ＝１０〜１８Ｖとし、ソースにワード線電圧より低いソース電圧、例えばＶＳＬ＝−８〜０Ｖとし、ビット線電圧を未接続状態に維持する。これにより、電子をフラッシュメモリーセル５０のフローティングゲートに注入して、消去操作を実行することができる。
【００２２】
図１６（２）において、フラッシュメモリーセル５０に対してコーディング操作を実行したい時には、ワード線電圧ＶＷＬを低電位電圧、例えばＶＷＬ＝−１０Ｖとし、ビット線電圧をワード線電圧より高い電圧、例えばＶＢＬ＝８Ｖとし、ソース電圧を未接続状態に維持する。これにより、電子をフローティングゲートからチャネルを介してフラッシュメモリーセル５０へ放出して、コーディング操作を実行することができる。
【００２３】
図１６（３）において、フラッシュメモリーセル５０に対して読取操作を実行したい時には、ワード線にワード線電圧ＶＷＬ、例えば３〜５Ｖを印加し、ソース電圧ＶＳＬをワード線電圧より低い電圧、例えばＶＳＬ＝０〜２Ｖとし、ビット線電圧ＶＢＬをソース電圧より低い電圧、例えば−２から０Ｖとする。これにより、フラッシュメモリーセル５０の読取操作を実行することができる。
【００２４】
以上のごとく、この発明を好適な実施例により開示したが、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００２５】
【発明の効果】
上記説明の構成により、この発明は、各ドレインが各ウェルに対応しており、ドレインとウェルとを短絡連接させることができるばかりではなく、従来技術のウェルのように基板に拡散して隣接したソースまたはフラッシュメモリーセルの正常な操作に影響を及ぼすこともない。また、独立したソースを備えて、フラッシュメモリーセルのソースをドレインの反対側に限定する必要がなく、設計ニーズに応じた任意の位置に形成することができる。そして、従来技術のように集積密度が上昇した時にソースとドレインとの連通現象が発生しないので、集積密度を向上させることができる。従って、産業上の利用価値が高いものである。
【図面の簡単な説明】
【図１】 従来技術にかかるフラッシュメモリーセルの構造および操作を示す断面図である。
【図２】 従来技術にかかる他のフラッシュメモリーセルの構造および操作を示す断面図である。
【図３】 従来技術にかかるフラッシュメモリーセル構造を示す平面図である。
【図４】 本発明にかかる実施形態であるフラッシュメモリーセル構造を示す断面図である。
【図５】 本発明にかかる他の実施形態であるフラッシュメモリーセル構造を示す断面図である。
【図６】 本発明にかかる他の実施形態であるフラッシュメモリーセル構造を示す断面図である。
【図７】 本発明にかかる他の実施形態であるフラッシュメモリーセル構造を示す断面図である。
【図８】 本発明にかかる実施形態であるフラッシュメモリーセル構造を示す平面図である。
【図９】 本発明にかかる実施形態であるフラッシュメモリーセル構造におけるドレインとｐ型ウェルの金属コンタクトを示す断面図である。
【図１０】 本発明にかかる実施形態であるフラッシュメモリーセル構造におけるドレインとｐ型ウェルの他の金属コンタクトを示す断面図である。
【図１１】 本発明にかかるフラッシュメモリーセル構造の製造方法における活性領域をパターニングするステップ、および、第１第１型イオンドーピング領域を形成するステップを説明するための図である。
【図１２】 本発明にかかるフラッシュメモリーセル構造の製造方法における第１第１型イオンドーピング領域の上方にフィールド酸化膜を形成するステップを説明するための図である。
【図１３】 本発明にかかるフラッシュメモリーセル構造の製造方法におけるフィールド酸化膜間に浅い第２型イオンドーピング領域を形成するステップ、および、その浅い第２型イオンドーピング領域の他サイドの上方に前記フラッシュメモリーセルの制御ゲートおよびフローティングゲートを形成するステップとを説明するための図である。
【図１４】 本発明にかかるフラッシュメモリーセル構造の製造方法におけ浅い第２型イオンドーピング領域の一サイドに第２第１型イオンドーピング領域を形成して、フラッシュメモリーセルのドレインとするステップを説明するための図である。
【図１５】 本発明にかかるフラッシュメモリーセル構造の製造方法における第２第１型イオンドーピング領域の下方に深い第２型イオンドーピング領域を形成して、前記フラッシュメモリーセルの第２型ウェルとするステップを説明するための図である。
【図１６】 本発明にかかる実施形態のフラッシュメモリーセル構造の操作方法を説明するための等価回路図である。
【符号の説明】
２０ 基板
２１ フィールド酸化膜
２２ Ｎ型チャネルストップ膜
２３ 制御ゲート
２４ フローティングゲート
２５ ドレイン
２６ 浅いＰ型ドーピング領域
２７ 深いＰ型ドーピング領域（Ｐ型ウェル）
２８ ソース
２９ 浅いドーピング領域
３０ 金属コンタクト
４０ 基板
４１ 窒化シリコン膜
４２ Ｎ型チャネルストップ膜
４３ フィールド酸化膜
４４ 浅いＰ型ドーピング領域
４５ Ｎ型ドーピング領域（ソース）
４６ 制御ゲート
４７ フローリングゲート
４８ 深いＰ型ドーピング領域（Ｐ型ウェル）
５０ フラッシュメモリーセル
Claims (22)
- スタックトゲートおよび第１フィールド酸化膜を有する基板に形成されるものであって、
前記スタックトゲートおよび第１フィールド酸化膜間に位置するとともに、ドレインとなる第１導電型イオンドーピング領域と、
前記第１導電型イオンドーピング領域に隣接し、かつ前記スタックトゲートの下方に位置する浅い第２導電型イオンドーピング領域と、
前記第１導電型イオンドーピング領域の下方に位置し、その一辺が前記第１フィールド酸化膜に連接し、その他辺が前記した浅い第２導電型イオンドーピング領域に連接して第２導電型ウェルとなる深い第２導電型イオンドーピング領域と、
前記第１導電型イオンドーピング領域と前記深い第２導電型イオンドーピング領域の間を電気的に短絡するコネクションとを具備し、前記深い第２導電型イオンドーピング領域が前記第１導電型イオンドーピング領域だけに対応することにより、隣接したフラッシュメモリーセルの正常な操作に影響しないようにするチャネル消去／書込によるフラッシュメモリーセル構造。 - 上記したチャネル消去／書込によるフラッシュメモリーセル構造が、さらに、ソースドーピング領域を備え、上記した浅い第２導電型イオンドーピング領域の近辺をドーピングしてフラッシュメモリーセルのソースとするものである請求項１記載のチャネル消去／書込によるフラッシュメモリーセル構造。
- 上記したチャネル消去／書込によるフラッシュメモリーセル構造が、さらに、第２フィールド酸化膜と第１導電型イオンチャネルストップ膜とを設け、前記第２フィールド酸化膜と第１導電型イオンチャネルストップ膜とが、前記ソースドーピング領域と前記浅い第２導電型イオンドーピング領域との間に位置し、かつ前記第１導電型イオンチャネルストップ膜が前記第２フィールド酸化膜の下方に位置するものである請求項１または２記載のチャネル消去／書込によるフラッシュメモリーセル構造。
- 前記電気的に短絡するコネクションは、上記ドレインと前記第２導電型ウェルとの界面を金属コンタクトで貫通させてなるものである請求項１記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 前記電気的に短絡するコネクションは、上記ドレインと前記第２導電型ウェルとの外部に露出した部分を金属コンタクトで一体的に連接してなるものである請求項１記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 前記浅い第２導電型イオンドーピング領域および深い第２導電型イオンドーピング領域が、Ｐ型イオンドーピング領域であり、前記第１第１導電型イオンドーピング領域および第１導電型イオンドーピング領域が、Ｎ型イオンドーピング領域である請求項１記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 前記Ｐ型イオンドーピング領域が、ホウ素等のＩＩＩ族元素をドーピングしたものである請求項６記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 前記Ｎ型イオンドーピング領域が、リン等のＶ族元素をドーピングしたものである請求項６記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 基板を提供するステップと、
浅い第２導電型イオンドーピング領域を前記基板に形成するステップと、
前記基板における前記した浅い第２導電型イオンドーピング領域の一サイドに第１導電型イオンドーピング領域を形成して、フラッシュメモリーセルのドレインとするステップと、
前記第１導電型イオンドーピング領域の下方に第１導電型イオンドーピング領域だけに対応する深い第２導電型イオンドーピング領域を形成して前記フラッシュメモリーセルの第２導電型ウェルとするとともに、前記した深い第２導電型イオンドーピング領域の深さを前記した浅い第２導電型イオンドーピング領域よりも遥かに大きいものとするステップと、
前記第１導電型イオンドーピング領域と前記第２導電型ウェルを互いに短絡する金属コンタクトを形成するステップとを具備し、前記深い第２導電型イオンドーピング領域が前記第１導電型イオンドーピング領域だけに対応することによって、隣接したフラッシュメモリーセルの正常な操作に影響しないようにするチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。 - 上記したチャネル消去／書込によるフラッシュメモリーセル構造の製造方法が、さらに、フィールド酸化膜ならびにチャネルストップ膜を前記第１導電型イオンドーピング領域の一サイドに形成し、かつ前記チャネルストップ膜を前記フィールド酸化膜の下方に形成するものである請求項９記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 上記したチャネル消去／書込によるフラッシュメモリーセル構造の製造方法が、さらに、前記浅い第２導電型イオンドーピング領域の他サイド上方に上記フラッシュメモリーセルの制御ゲートおよびフローティングゲートを形成するものである請求項９記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 基板を提供するステップと、
能動領域を前記基板にパターニングするステップと、
第１導電型イオンドーピング領域を前記基板に形成するステップと、
前記した第１導電型イオンドーピング領域の上方にフィールド酸化膜を形成するステップと、
前記フィールド酸化膜間に浅い第２導電型イオンドーピング領域を形成するステップと、
前記浅い第２導電型イオンドーピング領域の一サイドに第２第１導電型イオンドーピング領域を形成して、フラッシュメモリーセルのドレインとするステップと、
前記した浅い第２導電型イオンドーピング領域の他サイドの上方に前記フラッシュメモリーセルの制御ゲートおよびフローティングゲートを形成するステップと、
前記第２第１導電型イオンドーピング領域の下方に第２第１導電型イオンドーピング領域だけに対応する深い第２導電型イオンドーピング領域を形成して、前記フラッシュメモリーセルの第２導電型ウェルとするステップと、
前記第２第１導電型イオンドーピング領域と前記第２導電型ウェルを互いに短絡する金属コンタクトを形成するステップとを具備し、深い第２導電型イオンドーピング領域が第１導電型イオンドーピング領域だけに対応することによって、隣接したフラッシュメモリーセルの正常な操作に影響しないようにするチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。 - 前記能動領域が、窒化シリコン膜をパターニングするとともに、上記した浅い第２導電型イオンドーピング領域を形成する前に、前記窒化シリコン膜を除去するものである請求項１２記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 前記金属コンタクトは、上記ドレインと前記第２導電型ウェルの界面とを貫通させてなるものである請求項９又は１２記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 前記金属コンタクトは、上記ドレインと前記第２導電型ウェルとの外部に露出した部分を一体的に連接してなるものである請求項９又は１２記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 前記浅い第２導電型イオンドーピング領域および深い第２導電型イオンドーピング領域が、Ｐ型イオンドーピング領域であり、上記した第１導電型イオンドーピング領域および第１導電型イオンドーピング領域が、Ｎ型イオンドーピング領域である請求項９又は１２記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 前記Ｐ型イオンドーピング領域が、ホウ素等のＩＩＩ族元素をドーピングしたものである請求項１６記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- 前記Ｎ型イオンドーピング領域が、リン等のＶ族元素をドーピングしたものである請求項１６記載のチャネル消去／書込によるフラッシュメモリーセル構造の製造方法。
- フラッシュメモリーセルにおいて、その制御ゲート、ソース、ドレインにそれぞれワード線電圧、ソース電圧、ビット線電圧を印加するとともに、前記ビット線電圧が前記フラッシュメモリーセルのＰ型ウェルと短絡連接されているものであって、
消去操作を実行する時には、前記ワード線電圧を高電位電圧とし、前記ソースに前記ワード線電圧より低い電位の前記ソース電圧を印加し、前記ビット線電圧を未接続状態に維持し、
コーディング操作を実行する時には、前記ワード線電圧を低電位電圧とし、前記ビット線電圧を前記ワード線電圧より高い電位の電圧とし、前記ソースを未接続状態に維持し、
読取操作を実行する時には、前記ワード線に前記ワード線電圧を印加し、前記ソース電圧を前記ワード線電圧より低い電位の電圧とし、前記ビット線電圧の電位を前記ソース電圧より低いものとするチャネル消去／書込によるフラッシュメモリーセルの操作方法。 - 上記した消去操作を実行する時には、上記ワード線電圧および上記ソース電圧の操作範囲が、それぞれ１０〜１８Ｖならびに−８〜０Ｖである請求項１９記載のチャネル消去／書込によるフラッシュメモリーセルの操作方法。
- 上記したコーディング操作を実行する時には、上記ワード線電圧および上記ビット線電圧が、それぞれ−１０Ｖならびに８Ｖである請求項１９記載のチャネル消去／書込によるフラッシュメモリーセルの操作方法。
- 上記した読取操作を実行する時には、上記ワード線電圧、上記ソース電圧、上記ビット線電圧の操作範囲が、それぞれ３〜５Ｖ，０〜２Ｖ，−２〜０Ｖである請求項１９記載のチャネル消去／書込によるフラッシュメモリーセルの操作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW087104241A TW411624B (en) | 1998-03-21 | 1998-03-21 | Structure, operation and manufacturing method of flash memory cell through channel writing and erasing |
| TW87104241 | 1998-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330280A JPH11330280A (ja) | 1999-11-30 |
| JP3658603B2 true JP3658603B2 (ja) | 2005-06-08 |
Family
ID=21629737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06917199A Expired - Fee Related JP3658603B2 (ja) | 1998-03-21 | 1999-03-15 | チャネル消去／書込によるフラッシュメモリーセル構造、及びその製造方法、及びチャネル消去／書込によるフラッシュメモリーセルの操作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6091644A (ja) |
| JP (1) | JP3658603B2 (ja) |
| TW (1) | TW411624B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7510572B2 (en) * | 2000-09-12 | 2009-03-31 | Shlomo Gabbay | Implantation system for delivery of a heart valve prosthesis |
| TW477065B (en) | 2001-01-30 | 2002-02-21 | Ememory Technology Inc | Manufacturing method of flash memory cell structure with dynamic-like write-in/erasing through channel and its operating method |
| US20020185673A1 (en) | 2001-05-02 | 2002-12-12 | Ching-Hsiang Hsu | Structure of a low-voltage channel write/erase flash memory cell and fabricating method thereof |
| CN1293640C (zh) * | 2001-06-11 | 2007-01-03 | 力晶半导体股份有限公司 | 无接触点信道写入/抹除的闪存存储单元结构与制造方法 |
| EP1333479A1 (en) * | 2002-01-30 | 2003-08-06 | eMemory Technology Inc. | Channel write/erase flash memory cell and its manufacturing method |
| EP1349205A1 (en) * | 2002-03-28 | 2003-10-01 | eMemory Technology Inc. | Structure of a low-voltage channel write/erase flash memory cell and fabricating method thereof |
| US6696350B2 (en) * | 2002-06-13 | 2004-02-24 | Powerchip Semiconductor Corp. | Method of fabricating memory device |
| CN1324710C (zh) * | 2002-07-03 | 2007-07-04 | 旺宏电子股份有限公司 | 埋入式位线的结构及其制造方法 |
| US6730959B1 (en) * | 2002-10-30 | 2004-05-04 | Powerchip Semiconductor Corp. | Structure of flash memory device and fabrication method thereof |
| JP3928720B2 (ja) * | 2003-01-07 | 2007-06-13 | セイコーエプソン株式会社 | 強誘電体記憶装置 |
| TW573359B (en) * | 2003-01-28 | 2004-01-21 | Powerchip Semiconductor Corp | Flash memory cell structure and operating method thereof |
| TW594945B (en) * | 2003-09-05 | 2004-06-21 | Powerchip Semiconductor Corp | Flash memory cell and manufacturing method thereof |
| JP2005159131A (ja) * | 2003-11-27 | 2005-06-16 | Nec Electronics Corp | 半導体記憶装置及びその製造方法 |
| TWI270180B (en) * | 2004-06-21 | 2007-01-01 | Powerchip Semiconductor Corp | Flash memory cell and manufacturing method thereof |
| TWI241017B (en) * | 2005-01-03 | 2005-10-01 | Powerchip Semiconductor Corp | Non-volatile memory device and manufacturing method and operating method thereof |
| US7262095B1 (en) * | 2005-06-07 | 2007-08-28 | Spansion Llc | System and method for reducing process-induced charging |
| US8471328B2 (en) | 2010-07-26 | 2013-06-25 | United Microelectronics Corp. | Non-volatile memory and manufacturing method thereof |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5372471A (en) * | 1976-12-10 | 1978-06-27 | Hitachi Ltd | Mis type semiconductor device |
| US5448517A (en) | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| US5050125A (en) | 1987-11-18 | 1991-09-17 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cellstructure |
| US5268318A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP3100663B2 (ja) * | 1991-05-24 | 2000-10-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| JP3522788B2 (ja) | 1992-10-29 | 2004-04-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| WO1994027325A1 (en) * | 1993-05-07 | 1994-11-24 | Vlsi Technology, Inc. | Integrated circuit structure and method |
| JP3450467B2 (ja) | 1993-12-27 | 2003-09-22 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JPH07235650A (ja) | 1993-12-27 | 1995-09-05 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH08241985A (ja) * | 1995-03-06 | 1996-09-17 | Nippon Motorola Ltd | Ｌｄ−ｍｏｓトランジスタ |
| DE69619321T2 (de) * | 1995-08-11 | 2002-10-10 | Interuniversitair Microelectronica Centrum Vzw, Leuven-Heverlee | Verfahren zum Programmieren einer Flash-EEPROM-Speicherzelle unter Optimierung des niedrigen Leistungsverbrauchs und Verfahren zum Löschen dieser Zelle |
| JP3370563B2 (ja) * | 1997-07-09 | 2003-01-27 | シャープ株式会社 | 不揮発性半導体記憶装置の駆動方法 |
| US6052310A (en) * | 1998-08-12 | 2000-04-18 | Advanced Micro Devices | Method for tightening erase threshold voltage distribution in flash electrically erasable programmable read-only memory (EEPROM) |
| JP2000124450A (ja) * | 1998-10-13 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置 |
-
1998
- 1998-03-21 TW TW087104241A patent/TW411624B/zh not_active IP Right Cessation
- 1998-11-05 US US09/187,111 patent/US6091644A/en not_active Expired - Fee Related
-
1999
- 1999-03-15 JP JP06917199A patent/JP3658603B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-04 US US09/564,819 patent/US6188614B1/en not_active Expired - Fee Related
- 2000-05-04 US US09/565,989 patent/US6214668B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6188614B1 (en) | 2001-02-13 |
| JPH11330280A (ja) | 1999-11-30 |
| US6214668B1 (en) | 2001-04-10 |
| US6091644A (en) | 2000-07-18 |
| TW411624B (en) | 2000-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3658603B2 (ja) | チャネル消去／書込によるフラッシュメモリーセル構造、及びその製造方法、及びチャネル消去／書込によるフラッシュメモリーセルの操作方法 | |
| US7315056B2 (en) | Semiconductor memory array of floating gate memory cells with program/erase and select gates | |
| US6670671B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| US5051793A (en) | Coplanar flash EPROM cell and method of making same | |
| KR940009644B1 (ko) | 불휘발성 반도체메모리장치 및 그 제조방법 | |
| US5231299A (en) | Structure and fabrication method for EEPROM memory cell with selective channel implants | |
| KR950011025B1 (ko) | 반도체 기억 장치 | |
| US20050194633A1 (en) | Nonvolatile semiconductor memory device, charge injection method thereof and electronic apparatus | |
| US6765260B1 (en) | Flash memory with self-aligned split gate and methods for fabricating and for operating the same | |
| JP2005228786A (ja) | 半導体記憶装置およびその製造方法 | |
| US7663180B2 (en) | Semiconductor device | |
| KR20020050094A (ko) | 반도체장치 및 그 제조방법 | |
| KR960006053A (ko) | 플래시 이피롬 어레이에 저저항 피-웰을 제공하는 고에너지 매몰층 임플란트 | |
| EP0700097B1 (en) | A self-aligned buried channel/junction stacked gate flash memory cell | |
| KR100585097B1 (ko) | 이이피롬 소자 및 그 제조방법 | |
| JPH11345888A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20020055228A1 (en) | Sidewall process to improve the flash memory cell performance | |
| KR100757326B1 (ko) | 비휘발성 메모리 장치, 그 제조 방법 및 동작 방법 | |
| US6864545B2 (en) | Semiconductor device including low-resistance wires electrically connected to impurity layers | |
| JPS6255710B2 (ja) | ||
| KR100546496B1 (ko) | 비휘발성 반도체 기억 장치 및 그 제조 방법 | |
| JP2010283110A (ja) | 半導体装置 | |
| JP2021077831A (ja) | 半導体装置 | |
| JPH02295169A (ja) | 不揮発性半導体記憶装置 | |
| KR100294099B1 (ko) | 비휘발성반도체장치및그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040610 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041221 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050118 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050119 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050120 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090325 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090325 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100325 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |