KR20150058089A - 비평면 ＳｉＧｅ 채널 ＰＦＥＴ - Google Patents

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Abstract

반도체 디바이스 구조물을 제조하기 위한 방법 및 시스템이 제공된다. 예시적인 반도체 디바이스 구조물은, A의 게르마늄 농도를 갖는 반도체 기판 상에 형성된, B의 게르마늄 농도를 갖는 게르마늄 화합물로 형성된 채널 층을 포함하며, 기판의 게르마늄 농도(A)는 채널 층의 게르마늄 농도(B)보다 작다. 구조물은 채널 층을 금속 게이트로부터 분리하도록 형성된 캡핑 층을 더 포함하고, 캡핑 층은 C의 게르마늄 농도를 가지며, 채널 층의 게르마늄 농도(B)는 캡핑 층의 게르마늄 농도(C)보다 크다.

Description

비평면 ＳｉＧｅ 채널 ＰＦＥＴ{NON-PLANAR SIGE CHANNEL PFET}
본 개시에 기재된 기술은 일반적으로 반도체 디바이스 구조물에 관한 것으로, 보다 상세하게는 다층 구조물에 관한 것이다.
비평면(non-planar) 트랜지스터 구조물은 작은 점유면적으로 높은 디바이스 성능을 달성할 수단을 제공한다. 이러한 구조물의 제조는 종종 이들 구조물을 생성하는데 사용되는 물질의 재료 특성에 의해 제한된다. 여기에 기재된 바와 같이 트리게이트(tri-gate), finFET, 및 게이트 올 어라운드(gate-all-around) 구조와 같은 비평면 트랜지스터 구조물에 있어서 채널 재료 공학은 높은 모빌리티를 달성하고 트랜지스터 성능을 개선할 수 있는 기회를 제공한다.
여기에 기재된 교시에 따르면, 반도체 디바이스 구조물을 제조하기 위한 시스템 및 방법이 제공된다. 예시적인 반도체 디바이스 구조물은, A의 게르마늄 농도를 갖는 반도체 기판 상에 형성된, 게르마늄 농도 B를 갖는 게르마늄 화합물로 형성된 채널 층을 포함하며, 기판의 게르마늄 농도(A)는 채널 층의 게르마늄 농도(B)보다 작다. 구조물은 채널 층을 금속 게이트로부터 분리하도록 형성된 캡핑 층을 더 포함하고, 캠핑 층은 C의 게르마늄 농도를 가지며, 채널 층의 게르마늄 농도(B)는 캡핑 층의 게르마늄 농도(C)보다 크다.
하나의 실시예에서, 반도체 디바이스 구조물을 제조하기 위한 방법이 제공된다. A의 게르마늄 농도를 갖는 반도체 기판 상에 게르마늄 농도 B를 갖는 게르마늄 화합물의 채널 층이 형성되며, 기판의 게르마늄 농도(A)는 채널 층의 게르마늄 농도(B)보다 작다. 채널 층을 금속 게이트로부터 분리하도록 캡핑 층이 형성되고, 캡핑 층은 C의 게르마늄 농도를 가지며, 채널 층의 게르마늄 농도(B)는 캡핑 층의 게르마늄 농도(C)보다 크다.
도 1은 채널 방향을 따라 게르마늄 함유 채널 층을 포함하는 다층 반도체 디바이스 구조물을 도시한 도면이다
도 2는 폭 방향을 따라 게르마늄 함유 채널 층을 포함하는 다층 반도체 디바이스 구조물을 도시한 도면이다.
도 3은 반도체 디바이스 구조물을 제조하는 방법을 도시한 흐름도이다.
도 1은 게르마늄 함유 채널 층을 포함하는 다층 반도체 디바이스 구조물을 나타낸 예시적인 도면을 도시한다. Ge 또는 SiGe와 같은 재료로 제조된 게르마늄 함유 채널 층의 이용은, 실리콘 채널을 이용하는 종래의 시스템보다 더 높은 응력의 도입, 개선된 양자 우물 구속, 및 더 높은 고유 이동도(intrinsic mobility)를 통해 PFET 구동 전류 향상을 개선하는 메커니즘을 제공한다. 도 1은 게르마늄 함유 채널 층을 갖는 이러한 반도체 디바이스 구조물(100)의 채널 방향에 따른 도면이다. 반도체 재료는 그 위에 연속 구조물들이 적용되는 기판(102)을 형성한다. 기판(102)은 실리콘 기판 또는 A의 게르마늄 농도를 갖는 실리콘 게르마늄(예를 들어, A% 게르마늄)과 같은 게르마늄 함유 물질과 같이 상이한 구현들에서 다양한 형태를 취한다. 기판(102)의 상부 상에 채널 층(104)을 형성하도록 제2 반도체 재료가 사용된다. 채널 층(104)은 B의 게르마늄 농도를 갖는 게르마늄 화합물로 형성된다. 하나의 실시예에서, 기판의 게르마늄 농도(A)는 채널 층의 게르마늄 농도(B)보다 작다(즉, B > A). 다른 실시예에서, 기판의 게르마늄 농도(A)는 채널 층의 게르마늄 농도(B)와 같다.
본 개시의 하나의 실시예에서, 기판의 게르마늄 농도(A)가 채널 층의 게르마늄 농도(B)보다 작지만 너무 많이는 작지 않은 것이 바람직할 것이다. A와 B 사이의 상당한 차이는 특정 구현에서 특정 결정 결함의 가능성을 증가시키는 것으로 밝혀졌다. 이러한 결함을 피하는 것을 돕도록, 기판의 게르마늄 농도(A)와 채널 층의 게르마늄 농도(B)는, 이들 농도가 퍼센티지로 표현될 때, 채널 층의 게르마늄 농도(B)에서 기판의 게르마늄 농도(A)를 뺀 값이 50%보다 작도록(즉, B - A < 50%) 선택된다.
도 1은 채널 층(104)을 금속 게이트(108)로부터 분리하도록 형성된 캡핑 층(106)을 더 도시한다. 캡핑 층은 C의 게르마늄 농도를 갖는 게르마늄 함유 물질로 형성된다. 채널 층 내의 정공을 구속하도록, 하나의 실시예에서, 캡핑 층은 채널 층의 게르마늄 농도(B)가 캡핑 층의 게르마늄 농도(C)보다 크도록(즉, B > C) 형성된다. 캡핑 층은, 실질적으로 0의 게르마늄 농도를 갖는 실질적으로 실리콘 층을 포함하여(즉, < 5%), 낮은 게르마늄 함량을 갖는 얇은 층으로서 제조된다. 특정 실시예에서 하이 k(high -k) 산화물 유전체를 포함하는 산화물 유전체로 형성되는 유전체 층(110)과 같은 추가의 층이 상기 기재한 층들 사이에 배치된다.
트랜지스터와 같은 반도체 구조물을 만들어내도록, 특정 단축 응력 유도부가 반도체 디바이스 구조물 안으로 통합된다. 예를 들어, 특정 구현에서 이러한 단축 응력 유도부는 제조된 트랜지스터의 소스 및 드레인 부분으로서 기능한다. 도 1은 112, 114에서 2개의 이러한 부분을 도시한다. 단축 응력 유도부(112, 114)는 반도체 기판(102) 위에 채널 층(104)에 인접하게 형성된다. 채널 층(104)에 압축 응력을 제공하도록, 단축 응력 유도부(112, 114)의 하나 또는 둘 다는 채널 층의 게르마늄 농도(B) 이상인 게르마늄 농도 D를 갖도록(즉, D ≥ B) 제조된다. 특정 구현에서, 단축 응력 유도부의 게르마늄 농도(D)는 또한 기판의 게르마늄 농도(A)보다도 크다(즉, D > A). 그러나, 단축 응력 유도부(112, 114)와 기판(102) 사이의 큰 격자 부정합을 피하기 위해, 단축 응력 유도부의 게르마늄 농도(D)는, 퍼센티지로 표현될 때, 단축 응력 유도부의 게르마늄 농도(D)에서 기판의 게르마늄 농도(A)를 뺀 값이 50%보다 작도록(즉, D - A < 50%) 선택된다.
도 1은 트랜지스터로서 동작하도록 구성된 반도체 디바이스 구조물(100)을 도시한다. 따라서, 게르마늄 농도 D를 갖는 제1 단축 응력 유도부(112)는 전계 효과 트랜지스터의 소스로서 동작하도록 구성되고, 특정 구현에서 D와 같은 게르마늄 농도 E를 갖는 제2 단축 응력 유도부(114)가 전계 효과 트랜지스터의 드레인으로서 동작하도록 구성된다. 금속 게이트(108)는 전계 효과 트랜지스터의 게이트로서 기능하도록 구성되며, 전계 효과 트랜지스터는 특정 구현에서 VDD > 0.6V를 사용하여 적절한 기능을 하는 것과 같이 특정 바람직한 특성을 나타낸다.
단축 응력 유도부(112, 114)는 특정 구현에서 다른 방식으로 달라진다. 예를 들어, 하나의 실시예에서, 단축 응력 유도부(112, 114)의 게르마늄 농도는, 단축 응력 유도부의 상부 부분에서의 게르마늄 농도 D1가 하부 부분에서의 게르마늄 농도 D2보다 크도록, 상부 부분으로부터 하부 부분으로 구배된다(graded). 이러한 구현에서, 단축 응력 유도부(112, 114) - 기판(102) 계면에서의 큰 격자 부정합을 제한하면서(예를 들어, D2 - A가 50%가 작도록 게르마늄 농도를 선택함), 상부 부분 D1에서 더 높은 게르마늄 농도가 구현된다.
다수의 반도체 디바이스 구조물들은 여기에 기재된 특정 설계 기준을 구현하도록 설계될 수 있다. 하나의 예에서, 기판(102)의 게르마늄 농도(A)는 30%인 것으로 선택되고, 채널 층(104)의 게르마늄 농도(B)는 60%인 것으로 선택되고, 캡핑 층(106)의 게르마늄 농도(C)는 0%인 것으로 선택되고, 단축 응력 유도부(112, 114)의 게르마늄 농도(D, E)는 60 내지 100%인 것으로 선택된다. 이들 농도는, 기판(102)의 게르마늄 농도(A)가 0%인 구현을 포함하여, 본 발명의 범위 내에 여전히 속하면서 달라질 수 있다.
도 2는 폭 방향을 따라 게르마늄 함유 채널 층을 포함하는 다층 반도체 디바이스 구조물을 도시한 도면이다. 반도체 디바이스 구조물(100)은 채널 층의 게르마늄 농도(B)보다 작은 게르마늄 농도(A)를 갖는 반도체 기판(102) 상에 형성된 게르마늄 농도(B)를 갖는 게르마늄 화합물로 형성된 채널 층(104)을 포함한다. 캡핑 층(106)은 채널 층(104)을 금속 게이트(108)로부터 분리하도록 형성되며, 캡핑 층(106)은 C의 게르마늄 농도를 갖고, 채널 층의 게르마늄 농도(B)는 캡핑 층의 게르마늄 농도(C)보다 크다. 도 2에 도시된 반도체 디바이스 구조물은, 캡핑 층(106)과 금속 게이트(108) 사이의 하이 k/산화물 유전체 층(110) 뿐만 아니라, 기판(102)과 금속 게이트(108) 사이에 제조되는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 산화물 층(116)도 포함하는 추가의 층을 포함한다.
하나의 실시예에서, 반도체 디바이스는, 금속 게이트(108)의 하부 표면(118)이 채널 층(104)의 하부 표면(120)과 수직으로 정렬되지 않도록 제조된다. 기판 버퍼 영역(124)의 크기를 다르게 함으로써 구현되는 이 오프셋 X는 특정 반도체 디바이스 구조물 파라미터를 변경하도록 조정될 수 있다. 예를 들어, 도 2에 도시된 바와 같이 X가 양일 때, 즉 채널 층의 하부 표면(120)이 금속 게이트(108)의 하부 표면(118)보다 반도체 디바이스 구조물(100)의 베이스(122)로부터 더 떨어져 있는 경우, 유효 폭 감소로 인해 ION은 저하하고, X가 음일 때에는 누설 전류가 증가하는 것으로 관찰된다. 하나의 실시예에서, 채널 층(104)의 하부 표면(120)은 금속 게이트(108)의 하부 표면(118)보다 반도체 디바이스 구조물의 베이스(122)로부터 1 내지 5 nm 더 떨어져 오프셋된다. 이러한 오프셋은 예를 들어 + 5nm 내지 - 5nm의 값 내에서 시스템 수요에 따라 달라진다.
도 3은 반도체 디바이스 구조물을 제조하는 방법을 도시한 흐름도이다. 302에서, A의 게르마늄 농도를 갖는 반도체 기판 상에 게르마늄 농도 B를 갖는 게르마늄 화합물의 채널 층이 형성되며, 기판의 게르마늄 농도(A)는 채널 층의 게르마늄 농도(B)보다 작다. 304에서, 채널 층을 금속 게이트로부터 분리하도록 캡핑 층이 형성되고, 캡핑 층은 C의 게르마늄 농도를 가지며, 채널 층의 게르마늄 농도(B)는 캡핑 층의 게르마늄 농도(C)보다 크다. 306에서, 반도체 기판 위에 채널 층에 인접하게 게르마늄 농도 D를 갖는 단축 응력 유도부가 형성되며, 단축 응력 유도부의 게르마늄 농도(D)는 채널 층의 게르마늄 농도(B) 이상이고, 단축 응력 유도부의 게르마늄 농도(D)는 기판의 게르마늄 농도(A)보다 크다.
여기에 쓰인 명세서는, 본 개시를 개시하고 최상의 모드를 포함하며 또한 당해 기술 분야에서의 숙련자가 본 개시를 형성하여 사용할 수 있도록 예를 사용하고 있다. 본 개시의 특허가능한 범위는 당해 기술 분야에서의 숙련자에게 떠오를 다른 예를 포함할 수 있다. 관련 기술 분야에서의 숙련자라면, 구체적 세부사항 중의 하나 이상의 세부사항 없이 또는 다른 교체 및/또는 추가의 방법, 재료 또는 컴포넌트와 함께 다양한 실시예가 실시될 수 있다는 것을 알 수 있을 것이다. 본 개시의 다양한 실시예의 양상을 모호하게 하는 것을 피하도록 잘 알려져 있는 구조물, 재료, 또는 동작은 도시되거나 상세하게 기재되지 않았다. 도면에 도시된 다양한 실시예는 예시적인 예의 표현인 것이며, 반드시 축척대로 도시된 것은 아니다. 특정 특징, 구조, 재료, 또는 특성은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다. 다른 실시예에서 다양한 추가의 층 및/또는 구조가 포함될 수 있고 그리고/또는 기재된 특징이 생략될 수 있다. 다양한 동작들은 본 개시의 이해를 가장 잘 도울 방식으로 복수의 분리된 동작들로서 순서대로 기재되어 있을 수 있다. 그러나, 기재 순서는 이들 동작이 반드시 순서에 따라야 함을 의미하는 것으로 해석되어서는 안 된다. 특히, 이들 동작은 제시 순서대로 수행되지 않아도 된다. 여기에 기재된 동작은 기재된 실시예와 다른 순서로, 순차적으로 또는 병행하여 수행될 수 있다. 다양한 추가 동작들이 수행되고 그리고/또는 기재될 수 있다. 추가의 실시예에서 동작은 생략될 수 있다.
여기에 쓰인 명세서 및 다음의 청구항은 단지 설명을 위한 목적으로 사용되는, 좌측, 우측, 상부, 하부, 위에, 아래에, 상단, 하단, 제1, 제2 등과 같은 용어를 포함할 수 있으며, 한정하는 것으로 해석되어서는 안 된다. 예를 들어, 상대적인 수직 위치를 지정하는 용어는, 기판 또는 집적 회로의 디바이스측(또는 활성 표면)이 그 기판의 "상부" 표면인 상황을 지칭할 수 있고, 기판은 실제로 표준 지상 기준 프레임에서 기판의 "상부" 면이 "하부" 면보다 더 낮을 수 있는 임의의 배향에 있을 수 있고, 여전히 용어 "상부"의 의미 내에 속할 수 있다. 여기에서 사용된 용어 "~ 상에(on)"는 구체적으로 명시되어 있지 않는 한, 제 2층 "상의" 제1 층은 제2 층 바로 위에 제2 층과 직접 접촉해 있음을 나타내지 않을 수 있고, 제1 층과 제1 층 상의 제2 층 사이에 제3 층 또는 다른 구조물이 존재할 수 있다. 여기에 기재된 물품 또는 디바이스의 실시예는 다수의 위치 및 배향으로 제조, 사용, 또는 선적될 수 있다. 당해 기술 분야에서의 숙련자라면 도면에 도시된 다양한 컴포넌트에 대한 다양한 등가 조합 및 치환을 알 수 있을 것이다.

Claims (20)

  1. 반도체 디바이스 구조물에 있어서,
    A의 게르마늄 농도를 갖는 반도체 기판 상에 형성된, B의 게르마늄 농도를 갖는 게르마늄 화합물로 형성된 채널 층; 및
    상기 채널 층을 금속 게이트로부터 분리하도록 형성된 캡핑 층을 포함하고,
    상기 기판의 게르마늄 농도(A)는 상기 채널 층의 게르마늄 농도(B)보다 작고, 상기 캡핑 층은 C의 게르마늄 농도를 가지며, 상기 채널 층의 게르마늄 농도(B)는 상기 캡핑 층의 게르마늄 농도(C)보다 큰 것인 반도체 디바이스 구조물.
  2. 청구항 1에 있어서,
    상기 반도체 기판 위에 상기 채널 층에 인접하게 형성된, D의 게르마늄 농도를 갖는 단축 응력 유도부를 더 포함하고,
    상기 단축 응력 유도부의 게르마늄 농도(D)는 상기 채널 층의 게르마늄 농도(B) 이상이고, 상기 단축 응력 유도부의 게르마늄 농도(D)는 상기 기판의 게르마늄 농도(A)보다 큰 것인 반도체 디바이스 구조물.
  3. 청구항 2에 있어서, 상기 단축 응력 유도부는 전계 효과 트랜지스터의 소스 또는 드레인으로서 기능하도록 구성되고, 상기 금속 게이트는 상기 전계 효과 트랜지스터의 게이트로서 기능하도록 구성되는 것인 반도체 디바이스 구조물.
  4. 청구항 3에 있어서, 상기 전계 효과 트랜지스터는 VDD > 0.6 V를 사용하여 기능하도록 구성되는 것인 반도체 디바이스 구조물.
  5. 청구항 3에 있어서, 상기 반도체 기판 위에 상기 채널 층에 인접하게 형성된, E의 게르마늄 농도를 갖는 제2 단축 응력 유도부를 더 포함하고,
    상기 제2 단축 응력 유도부의 게르마늄 농도(E)는 상기 채널 층의 게르마늄 농도(B) 이상이고, 상기 제2 단축 응력 유도부의 게르마늄 농도(E)는 상기 기판의 게르마늄 농도(A)보다 큰 것인 반도체 디바이스 구조물.
  6. 청구항 5에 있어서, 상기 단축 응력 유도부는 상기 전계 효과 트랜지스터의 소스로서 기능하도록 구성되고, 상기 제2 단축 응력 유도부는 상기 전계 효과 트랜지스터의 드레인으로서 기능하도록 구성되는 것인 반도체 디바이스 구조물.
  7. 청구항 2에 있어서, 상기 단축 응력 유도부의 게르마늄 농도(D)는, 상기 단축 응력 유도부의 상부에서의 게르마늄 농도(D1)가 상기 단축 응력 유도부의 하부에서의 게르마늄 농도(D2)보다 크도록 구배된(graded) 것인 반도체 디바이스 구조물.
  8. 청구항 7에 있어서, 퍼센티지로 표현될 때, 상기 단축 응력 유도부의 하부에서의 게르마늄 농도(D2)에서 상기 기판의 게르마늄 농도(A)를 뺀 값은 50%보다 작은 것인 반도체 디바이스 구조물.
  9. 청구항 2에 있어서, 상기 기판의 게르마늄 농도(A)는 약 30%이고, 상기 채널 층의 게르마늄 농도(B)는 약 60%이고, 상기 캡핑 층의 게르마늄 농도(C)는 약 0%이고, 상기 단축 응력 유도부의 게르마늄 농도는 60% 이상인 것인 반도체 디바이스 구조물.
  10. 청구항 1에 있어서, 상기 반도체 기판은 실질적으로 0인 게르마늄 농도(A)를 갖는 실리콘으로 형성되는 것인 반도체 디바이스 구조물.
  11. 청구항 1에 있어서, 상기 캡핑 층은 실질적으로 0인 게르마늄 농도(C)를 갖는 실리콘으로 형성되는 것인 반도체 디바이스 구조물.
  12. 청구항 1에 있어서,
    상기 캡핑 층을 상기 금속 게이트로부터 더 분리하도록 형성된 산화물 유전체 층을 더 포함하는 반도체 디바이스 구조물.
  13. 청구항 1에 있어서, 퍼센티지로 표현될 때, 상기 채널 층의 게르마늄 농도(B)에서 상기 기판의 게르마늄 농도(A)를 뺀 값은 50%보다 작은 것인 반도체 디바이스 구조물.
  14. 청구항 1에 있어서, 상기 금속 게이트는 하부 표면을 포함하고, 상기 채널 층은 하부 표면을 포함하며, 상기 채널 층의 하부 표면은 상기 금속 게이트의 하부 표면으로부터 수직으로 오프셋된(offset) 것인 반도체 디바이스 구조물.
  15. 청구항 14에 있어서, 상기 채널 층의 하부 표면은 상기 금속 게이트의 하부 표면보다 상기 반도체 디바이스 구조물의 베이스(base)로부터 더 떨어져 있는 것인 반도체 디바이스 구조물.
  16. 청구항 15에 있어서, 상기 채널 층의 하부 표면은 상기 금속 게이트의 하부 표면보다 상기 반도체 디바이스 구조물의 베이스로부터 1 내지 5 nm 더 떨어져 있는 것인 반도체 디바이스 구조물.
  17. 반도체 디바이스 구조물을 제조하는 방법에 있어서,
    A의 게르마늄 농도를 갖는 반도체 기판 상에 B의 게르마늄 농도를 갖는 게르마늄 화합물의 채널 층을 형성하는 단계; 및
    상기 채널 층을 금속 게이트로부터 분리하도록 캡핑 층을 형성하는 단계를 포함하고,
    상기 기판의 게르마늄 농도(A)는 상기 채널 층의 게르마늄 농도(B)보다 작고, 상기 캡핑 층은 C의 게르마늄 농도를 가지며, 상기 채널 층의 게르마늄 농도(B)는 상기 캡핑 층의 게르마늄 농도(C)보다 큰 것인 반도체 디바이스 구조물의 제조 방법.
  18. 청구항 17에 있어서,
    상기 반도체 기판 위에 상기 채널 층에 인접하게 D의 게르마늄 농도를 갖는 단축 응력 유도부를 형성하는 단계를 더 포함하고,
    상기 단축 응력 유도부의 게르마늄 농도(D)는 상기 채널 층의 게르마늄 농도(B) 이상이고, 상기 단축 응력 유도부의 게르마늄 농도(D)는 상기 기판의 게르마늄 농도(A)보다 큰 것인 반도체 디바이스 구조물의 제조 방법.
  19. 청구항 18에 있어서, 상기 단축 응력 유도부의 게르마늄 농도(D)는, 상기 단축 응력 유도부의 상부에서의 게르마늄 농도(D1)가 상기 단축 응력 유도부의 하부에서의 게르마늄 농도(D2)보다 크도록 구배된(graded) 것인 반도체 디바이스 구조물의 제조 방법.
  20. 청구항 19에 있어서, 퍼센티지로 표현될 때, 상기 단축 응력 유도부의 하부에서의 게르마늄 농도(D2)에서 상기 기판의 게르마늄 농도(A)를 뺀 값은 50%보다 작은 것인 반도체 디바이스 구조물의 제조 방법.
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