JPH11297706A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11297706A JPH11297706A JP10139298A JP10139298A JPH11297706A JP H11297706 A JPH11297706 A JP H11297706A JP 10139298 A JP10139298 A JP 10139298A JP 10139298 A JP10139298 A JP 10139298A JP H11297706 A JPH11297706 A JP H11297706A
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- Japan
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- semiconductor layer
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Abstract
(57)【要約】
【課題】 エピタキシャルシリコン層の抵抗を低下さ
せ、エミッタ・ベース真性領域の特性に影響を与えず
に、外部ベースの抵抗のみを下げ、バイポーラトランジ
スタの低ノイズ化、高速化を達成する。 【解決手段】 側壁窒化膜１０５及びＣＶＤシリコン酸
化膜１１の直下のエピタキシャルシリコン層１０の抵抗
を低下するために、（１）保護膜としてのＣＶＤシリコ
ン酸化膜１１に予め不純物を含有させておいて、保護膜
としてのＣＶＤシリコン酸化膜１１からエピタキシャル
シリコン層１０中にその不純物を拡散すること、又は、
（２）素子分離用のシリコン酸化膜９に予め不純物を含
有させておいて、後にこのシリコン酸化膜９からエピタ
キシャルシリコン層１０中にその不純物を拡散させるこ
と、又は、（３）これら両方の手段をとることを特徴と
する。
せ、エミッタ・ベース真性領域の特性に影響を与えず
に、外部ベースの抵抗のみを下げ、バイポーラトランジ
スタの低ノイズ化、高速化を達成する。 【解決手段】 側壁窒化膜１０５及びＣＶＤシリコン酸
化膜１１の直下のエピタキシャルシリコン層１０の抵抗
を低下するために、（１）保護膜としてのＣＶＤシリコ
ン酸化膜１１に予め不純物を含有させておいて、保護膜
としてのＣＶＤシリコン酸化膜１１からエピタキシャル
シリコン層１０中にその不純物を拡散すること、又は、
（２）素子分離用のシリコン酸化膜９に予め不純物を含
有させておいて、後にこのシリコン酸化膜９からエピタ
キシャルシリコン層１０中にその不純物を拡散させるこ
と、又は、（３）これら両方の手段をとることを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に係り、特に、ベース領域にエピタ
キシャル技術を用いた高速且つ高性能のバイポーラトラ
ンジスタ及びその製造方法に関する。
導体装置の製造方法に係り、特に、ベース領域にエピタ
キシャル技術を用いた高速且つ高性能のバイポーラトラ
ンジスタ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、高性能バイポーラトランジスタ
は、電子計算機、光通信、各種アナログ回路等の様々な
応用分野で要求される。従来より、エピタキシャル技術
を取り入れたバイポーラトランジスタがいくつか提案さ
れており、現在、試作されたバイポーラトランジスタの
遮断周波数は、６０ＧＨｚに達しようとしている（例え
ば、（１）IEEE Trans. on Electron Device,vol.ED-3
8,Feb,1991,p.378、（２）IEDM′90,p.13、（３）特開
平５−１７５２２２等参照）。
は、電子計算機、光通信、各種アナログ回路等の様々な
応用分野で要求される。従来より、エピタキシャル技術
を取り入れたバイポーラトランジスタがいくつか提案さ
れており、現在、試作されたバイポーラトランジスタの
遮断周波数は、６０ＧＨｚに達しようとしている（例え
ば、（１）IEEE Trans. on Electron Device,vol.ED-3
8,Feb,1991,p.378、（２）IEDM′90,p.13、（３）特開
平５−１７５２２２等参照）。
【０００３】以下に、代表的な従来技術を説明する。図
９及び図１０に、従来技術における半導体装置の製造方
法の断面図を示す。
９及び図１０に、従来技術における半導体装置の製造方
法の断面図を示す。
【０００４】図９（ａ）に示されるように、この例で
は、ｐ型シリコン基板１０１にｎ＋型埋め込み層１０２
を介してｎ型エピタキシャル層１０３を形成したウェー
ハを用いている。このウェーハには、素子分離領域とし
て第一の酸化膜１０４が形成される。このウェーハの素
子領域表面にボロン等の不純物を含むシリコン層（Ｓｉ
層）１０５をエピタキシャル成長した後、全面に第二の
酸化膜１０６を堆積する。次に、ホトエッチングよりベ
ースエミッタ形成予定領域上に前記第二の酸化膜１０６
を残置する。
は、ｐ型シリコン基板１０１にｎ＋型埋め込み層１０２
を介してｎ型エピタキシャル層１０３を形成したウェー
ハを用いている。このウェーハには、素子分離領域とし
て第一の酸化膜１０４が形成される。このウェーハの素
子領域表面にボロン等の不純物を含むシリコン層（Ｓｉ
層）１０５をエピタキシャル成長した後、全面に第二の
酸化膜１０６を堆積する。次に、ホトエッチングよりベ
ースエミッタ形成予定領域上に前記第二の酸化膜１０６
を残置する。
【０００５】さらに、基板上に第一の多結晶シリコン膜
１０７を堆積する。次いで、第一の多結晶シリコン膜１
０７にボロン等の不純物をイオン注入して添加し、次い
で全面にＣＶＤ酸化膜１０８と第一の窒化膜１０９を堆
積し、ホトエッチングによりベースエミッタ形成領域上
の第一の窒化膜１０９とＣＶＤ酸化膜１０８と第一の多
結晶シリコン膜１０７をエッチングして開口部を設け
る。
１０７を堆積する。次いで、第一の多結晶シリコン膜１
０７にボロン等の不純物をイオン注入して添加し、次い
で全面にＣＶＤ酸化膜１０８と第一の窒化膜１０９を堆
積し、ホトエッチングによりベースエミッタ形成領域上
の第一の窒化膜１０９とＣＶＤ酸化膜１０８と第一の多
結晶シリコン膜１０７をエッチングして開口部を設け
る。
【０００６】その後、図９（ｂ）に示されるように、基
板全面にシリコン窒化膜１１０を被着し、異方性エッチ
ングによりエッチバックする事により、この窒化膜１１
０を開口部の側壁にのみ残置する。その後、ＮＨ４Ｆ溶
液等により開口部に露出した第二の酸化膜１０６をエッ
チング除去し、エピタキシャルシリコン層１０５を露出
させる。
板全面にシリコン窒化膜１１０を被着し、異方性エッチ
ングによりエッチバックする事により、この窒化膜１１
０を開口部の側壁にのみ残置する。その後、ＮＨ４Ｆ溶
液等により開口部に露出した第二の酸化膜１０６をエッ
チング除去し、エピタキシャルシリコン層１０５を露出
させる。
【０００７】つぎに、図１０に示されるように、高濃度
に砒素等を添加した第二の多結晶シリコン膜１１１を堆
積し、熱処理により砒素を拡散させてｎ型エミッタ層１
１２を形成して、半導体装置が完成する。
に砒素等を添加した第二の多結晶シリコン膜１１１を堆
積し、熱処理により砒素を拡散させてｎ型エミッタ層１
１２を形成して、半導体装置が完成する。
【０００８】ここで第一及び第二の多結晶シリコン膜１
０７及び１１１は、それぞれベース電極とエミッタ電極
として用いられる。また、埋め込み層１０２は、コレク
タ層として用いられる。
０７及び１１１は、それぞれベース電極とエミッタ電極
として用いられる。また、埋め込み層１０２は、コレク
タ層として用いられる。
【０００９】
【発明が解決しようとする課題】上述のような従来技術
によると、エピタキシャル技術によるベース層が形成さ
れ、しかもポリシリコンエミッタ技術により幅５００オ
ングストローム以下の拡散層形成が可能になる。これに
より、高速動作可能なバイポーラトランジスタが得られ
る。
によると、エピタキシャル技術によるベース層が形成さ
れ、しかもポリシリコンエミッタ技術により幅５００オ
ングストローム以下の拡散層形成が可能になる。これに
より、高速動作可能なバイポーラトランジスタが得られ
る。
【００１０】しかしながら、従来のエピタキシャルベー
スパイポーラトランジスタでは、側壁窒化膜１１０及び
エピタキシャル層の保護膜としての第二の酸化膜１０６
の直下のエピタキシャルシリコン層の抵抗が高くなり、
ベース抵抗が増大し、ノイズ特性が劣化するという問題
が発生する。
スパイポーラトランジスタでは、側壁窒化膜１１０及び
エピタキシャル層の保護膜としての第二の酸化膜１０６
の直下のエピタキシャルシリコン層の抵抗が高くなり、
ベース抵抗が増大し、ノイズ特性が劣化するという問題
が発生する。
【００１１】そこで、本発明は、側壁窒化膜及びエピタ
キシャル層の保護膜としての酸化膜の直下のエピタキシ
ャルシリコン層の抵抗を低下させ、エミッタ・ベース真
性領域の特性に影響を与えずに、外部ベースの抵抗のみ
を下げることを目的とする。
キシャル層の保護膜としての酸化膜の直下のエピタキシ
ャルシリコン層の抵抗を低下させ、エミッタ・ベース真
性領域の特性に影響を与えずに、外部ベースの抵抗のみ
を下げることを目的とする。
【００１２】
【課題を解決するための手段】本発明に係る半導体装置
の第一の解決手段によると、第一導電型の半導体面を有
する半導体基板と、前記半導体基板中に素子分離領域と
して形成された第一の絶縁膜と、前記半導体基板上に形
成された第二導電型の半導体層と、前記半導体層上に形
成され、その中央に開口部を有し、第二導電型の不純物
を含む第二の絶縁膜と、前記開口部下における前記半導
体層内に形成された第一導電型の半導体領域とを備え、
前記第二導電型の半導体層が前記第二の絶縁膜から拡散
した第二導電型の不純物を含むことを特徴とする。
の第一の解決手段によると、第一導電型の半導体面を有
する半導体基板と、前記半導体基板中に素子分離領域と
して形成された第一の絶縁膜と、前記半導体基板上に形
成された第二導電型の半導体層と、前記半導体層上に形
成され、その中央に開口部を有し、第二導電型の不純物
を含む第二の絶縁膜と、前記開口部下における前記半導
体層内に形成された第一導電型の半導体領域とを備え、
前記第二導電型の半導体層が前記第二の絶縁膜から拡散
した第二導電型の不純物を含むことを特徴とする。
【００１３】本発明に係る半導体装置の第二の解決手段
によると、第一導電型の半導体面を有する半導体基板
と、前記半導体基板中に素子分離領域として形成され、
第二導電型の不純物を含む第一の絶縁膜と、前記半導体
基板及び第一の絶縁膜上に形成された第二導電型の半導
体層と、前記半導体層上に形成され、その中央に開口部
を有する第二の絶縁膜と、前記開口部下における前記半
導体層内に形成された第一導電型の半導体領域とを備
え、前記第二導電型の半導体層が前記第二の絶縁膜から
拡散した第二導電型の不純物を含むことを特徴とする。
によると、第一導電型の半導体面を有する半導体基板
と、前記半導体基板中に素子分離領域として形成され、
第二導電型の不純物を含む第一の絶縁膜と、前記半導体
基板及び第一の絶縁膜上に形成された第二導電型の半導
体層と、前記半導体層上に形成され、その中央に開口部
を有する第二の絶縁膜と、前記開口部下における前記半
導体層内に形成された第一導電型の半導体領域とを備
え、前記第二導電型の半導体層が前記第二の絶縁膜から
拡散した第二導電型の不純物を含むことを特徴とする。
【００１４】本発明に係る半導体装置の第三の解決手段
によると、第一導電型の半導体面を有する半導体基板
と、前記半導体基板中に素子分離領域として形成され、
第二導電型の不純物を含む第一の絶縁膜と、前記半導体
基板及び第一の絶縁膜上に形成された第二導電型の半導
体層と、前記半導体層上に形成され、その中央に開口部
を有し、第二導電型の不純物を含む第二の絶縁膜と、前
記開口部下における前記半導体層内に形成された第一導
電型の半導体領域とを備え、前記第二導電型の半導体層
が前記第一及び第二の絶縁膜から拡散した第二導電型の
不純物を含むことを特徴とする半導体装置。
によると、第一導電型の半導体面を有する半導体基板
と、前記半導体基板中に素子分離領域として形成され、
第二導電型の不純物を含む第一の絶縁膜と、前記半導体
基板及び第一の絶縁膜上に形成された第二導電型の半導
体層と、前記半導体層上に形成され、その中央に開口部
を有し、第二導電型の不純物を含む第二の絶縁膜と、前
記開口部下における前記半導体層内に形成された第一導
電型の半導体領域とを備え、前記第二導電型の半導体層
が前記第一及び第二の絶縁膜から拡散した第二導電型の
不純物を含むことを特徴とする半導体装置。
【００１５】本発明に係る半導体装置の製造方法の第一
の解決手段によると、第一導電型のコレクタ層を有する
半導体基板の所定領域に、第一の絶縁膜により素子分離
領域を形成してベースエミッタ形成領域を画定する工程
と、前記半導体基板上に第二導電型のベース領域となる
半導体層を形成する工程と、前記半導体層上に第二導電
型の不純物を含む第二の絶縁膜を被着し、前記ベースエ
ミッタ形成予定領域上で残置させる工程と、前記半導体
層及び前記第二の絶縁膜を覆うように第一の導電膜を形
成する工程と、前記ベースエミッタ形成予定領域上で、
前記第一の導電膜及び前記第二の絶縁膜を、前記半導体
層が露出するまで除去し開口部を形成する工程と、前記
開口部の側壁にスペーサ絶縁膜を形成する工程と、前記
半導体基板上に第一導電型の不純物を含む第二の導電膜
を形成する工程と、前記第二の導電膜から第一導電型の
不純物を前記半導体層内に拡散させて第一導電型のエミ
ッタ領域を形成する工程と、前記第二の絶縁膜に含まれ
た第二導電型の不純物を前記半導体層に拡散させる工程
とを備えた半導体装置の製造方法を提供する。
の解決手段によると、第一導電型のコレクタ層を有する
半導体基板の所定領域に、第一の絶縁膜により素子分離
領域を形成してベースエミッタ形成領域を画定する工程
と、前記半導体基板上に第二導電型のベース領域となる
半導体層を形成する工程と、前記半導体層上に第二導電
型の不純物を含む第二の絶縁膜を被着し、前記ベースエ
ミッタ形成予定領域上で残置させる工程と、前記半導体
層及び前記第二の絶縁膜を覆うように第一の導電膜を形
成する工程と、前記ベースエミッタ形成予定領域上で、
前記第一の導電膜及び前記第二の絶縁膜を、前記半導体
層が露出するまで除去し開口部を形成する工程と、前記
開口部の側壁にスペーサ絶縁膜を形成する工程と、前記
半導体基板上に第一導電型の不純物を含む第二の導電膜
を形成する工程と、前記第二の導電膜から第一導電型の
不純物を前記半導体層内に拡散させて第一導電型のエミ
ッタ領域を形成する工程と、前記第二の絶縁膜に含まれ
た第二導電型の不純物を前記半導体層に拡散させる工程
とを備えた半導体装置の製造方法を提供する。
【００１６】本発明に係る半導体装置の製造方法の第二
の解決手段によると、第一導電型のコレクタ層を有する
半導体基板の所定領域に、第二導電型の不純物を含む第
一の絶縁膜により素子分離領域を形成してベースエミッ
タ形成領域を画定する工程と、前記半導体基板及び第一
の絶縁膜上に第二導電型のベース領域となる半導体層を
形成する工程と、前記半導体層上に第二の絶縁膜を被着
し、前記ベースエミッタ形成予定領域上で残置させる工
程と、前記半導体層及び前記第二の絶縁膜を覆うように
第一の導電膜を形成する工程と、前記ベースエミッタ形
成予定領域上で、前記第一の導電膜を、前記第二の絶縁
膜が露出するまで除去し開口部を形成する工程と、前記
開口部の側壁にスペーサ絶縁膜を形成する工程と、前記
開口部下の前記第二の絶縁膜を前記半導体層が露出する
までさらに除去する工程と、前記半導体基板上に第一導
電型の不純物を含む第二の導電膜を形成する工程と、前
記第二の導電膜から第一導電型の不純物を前記半導体層
内に拡散させて第一導電型のエミッタ領域を形成する工
程と、前記第一の絶縁膜に含まれた第二導電型の不純物
を前記半導体層に拡散させる工程とを備えた半導体装置
の製造方法を提供する。
の解決手段によると、第一導電型のコレクタ層を有する
半導体基板の所定領域に、第二導電型の不純物を含む第
一の絶縁膜により素子分離領域を形成してベースエミッ
タ形成領域を画定する工程と、前記半導体基板及び第一
の絶縁膜上に第二導電型のベース領域となる半導体層を
形成する工程と、前記半導体層上に第二の絶縁膜を被着
し、前記ベースエミッタ形成予定領域上で残置させる工
程と、前記半導体層及び前記第二の絶縁膜を覆うように
第一の導電膜を形成する工程と、前記ベースエミッタ形
成予定領域上で、前記第一の導電膜を、前記第二の絶縁
膜が露出するまで除去し開口部を形成する工程と、前記
開口部の側壁にスペーサ絶縁膜を形成する工程と、前記
開口部下の前記第二の絶縁膜を前記半導体層が露出する
までさらに除去する工程と、前記半導体基板上に第一導
電型の不純物を含む第二の導電膜を形成する工程と、前
記第二の導電膜から第一導電型の不純物を前記半導体層
内に拡散させて第一導電型のエミッタ領域を形成する工
程と、前記第一の絶縁膜に含まれた第二導電型の不純物
を前記半導体層に拡散させる工程とを備えた半導体装置
の製造方法を提供する。
【００１７】本発明に係る半導体装置の製造方法の第三
の解決手段によると、第一導電型のコレクタ層を有する
半導体基板の所定領域に、第二導電型の不純物を含む第
一の絶縁膜により素子分離領域を形成してベースエミッ
タ形成領域を画定する工程と、前記半導体基板及び第一
の絶縁膜上に第二導電型のベース領域となる半導体層を
形成する工程と、前記半導体層上に第二導電型の不純物
を含む第二の絶縁膜を被着し、前記ベースエミッタ形成
予定領域上で残置させる工程と、前記半導体層及び前記
第二の絶縁膜を覆うように第一の導電膜を形成する工程
と、前記ベースエミッタ形成予定領域上で、前記第一の
導電膜及び前記第二の絶縁膜を、前記半導体層が露出す
るまで除去し開口部を形成する工程と、前記開口部の側
壁にスペーサ絶縁膜を形成する工程と、前記半導体基板
上に第一導電型の不純物を含む第二の導電膜を形成する
工程と、前記第二の導電膜から第一導電型の不純物を前
記半導体層内に拡散させて第一導電型のエミッタ領域を
形成する工程と、前記第一及び前記第二の絶縁膜に含ま
れた第二導電型の不純物を前記半導体層に拡散させる工
程とを備えた半導体装置の製造方法を提供する。
の解決手段によると、第一導電型のコレクタ層を有する
半導体基板の所定領域に、第二導電型の不純物を含む第
一の絶縁膜により素子分離領域を形成してベースエミッ
タ形成領域を画定する工程と、前記半導体基板及び第一
の絶縁膜上に第二導電型のベース領域となる半導体層を
形成する工程と、前記半導体層上に第二導電型の不純物
を含む第二の絶縁膜を被着し、前記ベースエミッタ形成
予定領域上で残置させる工程と、前記半導体層及び前記
第二の絶縁膜を覆うように第一の導電膜を形成する工程
と、前記ベースエミッタ形成予定領域上で、前記第一の
導電膜及び前記第二の絶縁膜を、前記半導体層が露出す
るまで除去し開口部を形成する工程と、前記開口部の側
壁にスペーサ絶縁膜を形成する工程と、前記半導体基板
上に第一導電型の不純物を含む第二の導電膜を形成する
工程と、前記第二の導電膜から第一導電型の不純物を前
記半導体層内に拡散させて第一導電型のエミッタ領域を
形成する工程と、前記第一及び前記第二の絶縁膜に含ま
れた第二導電型の不純物を前記半導体層に拡散させる工
程とを備えた半導体装置の製造方法を提供する。
【００１８】すなわち本発明は、エピタキシャルベース
バイポーラトランジスタにおいて、エミッタ開口部の側
壁窒化膜及びエピタキシャルシリコン層の抵抗を低下す
るために、（１）保護膜としての酸化膜に予め不純物を
含有させておいて、保護膜としての酸化膜からエピタキ
シャルシリコン層中にその不純物を拡散すること、又
は、（２）素子分離用の酸化膜に予め不純物を含有させ
ておいて、後にこの酸化膜からエピタキシャルシリコン
層中にその不純物を拡散させること、又は、（３）これ
ら両方の手段をとることを特徴とする。
バイポーラトランジスタにおいて、エミッタ開口部の側
壁窒化膜及びエピタキシャルシリコン層の抵抗を低下す
るために、（１）保護膜としての酸化膜に予め不純物を
含有させておいて、保護膜としての酸化膜からエピタキ
シャルシリコン層中にその不純物を拡散すること、又
は、（２）素子分離用の酸化膜に予め不純物を含有させ
ておいて、後にこの酸化膜からエピタキシャルシリコン
層中にその不純物を拡散させること、又は、（３）これ
ら両方の手段をとることを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。
図面を参照して説明する。
【００２０】（１）第１の実施の形態 図１及び図２に、本発明の第１の実施の形態に係る半導
体装置の製造方法を説明する断面図を示す。
体装置の製造方法を説明する断面図を示す。
【００２１】最初に、図１（ａ）に示される半導体装置
の断面図について説明する。まず、バイポーラトランジ
スタの素子分離としては、ｐ型シリコン基板１にｎ型高
濃度不純物層２を形成し、さらにｎ型の比較的低濃度
（〜１×１０16ｃｍ-3）のエピタキシャル層３を気相成
長法で形成する。その後、トレンチ技術を用いて、素子
間分離として深いトレンチ領域４及びベースエミッタ形
成予定領域５とコレクタコンタクト領域（図示せず）を
分離する浅いトレンチ領域６を形成する。さらに、第一
の絶縁膜として、酸化膜選択埋め込み技術を用いて、深
いトレンチ領域４及び浅いトレンチ領域６を酸化膜２９
で埋め込む。なお、ｎ型の高濃度不純物層２は、コレク
タコンタクト領域に接続されており（図示せず）、低濃
度層から成るエピタキシャル層３は、コレクタの一部を
形成している。その後、ベースエミッタ形成予定領域５
を露出させる。
の断面図について説明する。まず、バイポーラトランジ
スタの素子分離としては、ｐ型シリコン基板１にｎ型高
濃度不純物層２を形成し、さらにｎ型の比較的低濃度
（〜１×１０16ｃｍ-3）のエピタキシャル層３を気相成
長法で形成する。その後、トレンチ技術を用いて、素子
間分離として深いトレンチ領域４及びベースエミッタ形
成予定領域５とコレクタコンタクト領域（図示せず）を
分離する浅いトレンチ領域６を形成する。さらに、第一
の絶縁膜として、酸化膜選択埋め込み技術を用いて、深
いトレンチ領域４及び浅いトレンチ領域６を酸化膜２９
で埋め込む。なお、ｎ型の高濃度不純物層２は、コレク
タコンタクト領域に接続されており（図示せず）、低濃
度層から成るエピタキシャル層３は、コレクタの一部を
形成している。その後、ベースエミッタ形成予定領域５
を露出させる。
【００２２】次いで、シリコン基板全面に半導体層とし
てエピタキシャル成長により厚さ７００オングストロー
ム程度の高濃度（〜５×１０18ｃｍ-3）にボロン等が添
加されたエピタキシャルシリコン層１０を形成し、さら
にその上に第二の絶縁膜としてボロン等のＰ型不純物
４．０ｍｏｌ％がドープされたＣＶＤシリコン酸化膜１
１を１０００オングストローム程度堆積する。次いで、
ベースエミッタ形成予定領域５以外のＣＶＤシリコン酸
化膜１１を、写真蝕刻法及びエッチング法により下地の
エピタキシャルシリコン層１０が露出するまで除去す
る。次いで、全面に第一の導電膜として、多結晶シリコ
ン膜１２を厚さ２０００オングストローム程度成長させ
る。次に、多結晶シリコン膜１２にボロン等の不純物
を、５０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件で
イオン注入する。
てエピタキシャル成長により厚さ７００オングストロー
ム程度の高濃度（〜５×１０18ｃｍ-3）にボロン等が添
加されたエピタキシャルシリコン層１０を形成し、さら
にその上に第二の絶縁膜としてボロン等のＰ型不純物
４．０ｍｏｌ％がドープされたＣＶＤシリコン酸化膜１
１を１０００オングストローム程度堆積する。次いで、
ベースエミッタ形成予定領域５以外のＣＶＤシリコン酸
化膜１１を、写真蝕刻法及びエッチング法により下地の
エピタキシャルシリコン層１０が露出するまで除去す
る。次いで、全面に第一の導電膜として、多結晶シリコ
ン膜１２を厚さ２０００オングストローム程度成長させ
る。次に、多結晶シリコン膜１２にボロン等の不純物
を、５０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件で
イオン注入する。
【００２３】ひき続き、図１（ｂ）に示されるように、
全面にＣＶＤシリコン酸化膜１３とＣＶＤシリコン窒化
膜１４を、それぞれ１０００オングストローム程度順次
積層して被着する。次に、後にエミッタ拡散領域に対応
していく領域上において、ＣＶＤシリコン窒化膜１４と
ＣＶＤシリコン酸化膜１３と多結晶シリコン膜１２とＣ
ＶＤシリコン酸化膜１１とを、下地のエピタキシャルシ
リコン層１０が露出するまで写真蝕刻法及びエッチング
法により除去し、開口径０．５μｍ程度の開口部４１を
形成する。
全面にＣＶＤシリコン酸化膜１３とＣＶＤシリコン窒化
膜１４を、それぞれ１０００オングストローム程度順次
積層して被着する。次に、後にエミッタ拡散領域に対応
していく領域上において、ＣＶＤシリコン窒化膜１４と
ＣＶＤシリコン酸化膜１３と多結晶シリコン膜１２とＣ
ＶＤシリコン酸化膜１１とを、下地のエピタキシャルシ
リコン層１０が露出するまで写真蝕刻法及びエッチング
法により除去し、開口径０．５μｍ程度の開口部４１を
形成する。
【００２４】その後、図１（ｃ）に示されるように、Ｃ
ＶＤシリコン窒化膜１５を被着したうえで異方性エッチ
ングによりエッチバックすることで、スペーサ絶縁膜と
して開口部４１の側壁に残置させる。
ＶＤシリコン窒化膜１５を被着したうえで異方性エッチ
ングによりエッチバックすることで、スペーサ絶縁膜と
して開口部４１の側壁に残置させる。
【００２５】つぎに、図２に示されるように、第二の導
電膜として多結晶シリコン膜１６を厚さ２０００オング
ストローム程度全面に被着する。次いで、砒素等の不純
物を５０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件で
イオン注入する。さらに、所望の熱処理を施して、第二
の導電膜であるポリシリコン１６に添加した砒素等の不
純物をエピタキシャルシリコン層１０に拡散してｎ型エ
ミッタ領域１７を形成すると共に内部ベース領域１８を
形成し、同時に、ＣＶＤシリコン酸化膜１１及び多結晶
シリコン膜１２に含有されていたボロン等のＰ型不純物
を、エピタキシャルシリコン層１０に拡散し、外部ベー
ス抵抗のみを低下させる。その後、さらに基板全面にア
ルミニウム等を被着し、写真蝕刻法及びエッチング法を
用いて電極配線を形成しバイポーラトランジスタを形成
する（図示せず）。
電膜として多結晶シリコン膜１６を厚さ２０００オング
ストローム程度全面に被着する。次いで、砒素等の不純
物を５０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件で
イオン注入する。さらに、所望の熱処理を施して、第二
の導電膜であるポリシリコン１６に添加した砒素等の不
純物をエピタキシャルシリコン層１０に拡散してｎ型エ
ミッタ領域１７を形成すると共に内部ベース領域１８を
形成し、同時に、ＣＶＤシリコン酸化膜１１及び多結晶
シリコン膜１２に含有されていたボロン等のＰ型不純物
を、エピタキシャルシリコン層１０に拡散し、外部ベー
ス抵抗のみを低下させる。その後、さらに基板全面にア
ルミニウム等を被着し、写真蝕刻法及びエッチング法を
用いて電極配線を形成しバイポーラトランジスタを形成
する（図示せず）。
【００２６】（２）第２の実施の形態 図３及び図４に、本発明の第２の実施の形態に係る半導
体装置の製造方法を説明する断面図を示す。
体装置の製造方法を説明する断面図を示す。
【００２７】最初に、図３（ａ）に示される半導体装置
の断面図について説明する。まず、バイポーラトランジ
スタの素子分離としては、ｐ型シリコン基板１にｎ型高
濃度不純物層２を形成し、さらにｎ型の比較的低濃度
（〜１×１０16ｃｍ-3）のエピタキシャル層３を気相成
長法で形成する。その後、トレンチ技術を用いて、素子
間分離として深いトレンチ領域４及びベースエミッタ形
成予定領域５とコレクタコンタクト領域（図示せず）を
分離する浅いトレンチ領域６を形成する。次いで、シリ
コン基板全面に１０００オングストローム前後の熱酸化
膜７を形成し、さらに５００オングストローム程度のシ
リコン窒化膜８を被着する。さらに、第一の絶縁膜とし
て、酸化膜選択埋め込み技術を用いて、深いトレンチ領
域４及び浅いトレンチ領域６をボロン等のＰＴＱ不純物
が４．０ｍｏｌ％ドープされたドープシリコン酸化膜９
で埋め込む。なお、ｎ型の高濃度不純物層２は、コレク
タコンタクト領域に接続されており（図示せず）、低濃
度層から成るエピタキシャル層３は、コレクタの一部を
形成している。その後、露出したシリコン窒化膜８及び
熱酸化膜７をエッチング法により除去し、ベースエミッ
タ形成予定領域５を露出させる。
の断面図について説明する。まず、バイポーラトランジ
スタの素子分離としては、ｐ型シリコン基板１にｎ型高
濃度不純物層２を形成し、さらにｎ型の比較的低濃度
（〜１×１０16ｃｍ-3）のエピタキシャル層３を気相成
長法で形成する。その後、トレンチ技術を用いて、素子
間分離として深いトレンチ領域４及びベースエミッタ形
成予定領域５とコレクタコンタクト領域（図示せず）を
分離する浅いトレンチ領域６を形成する。次いで、シリ
コン基板全面に１０００オングストローム前後の熱酸化
膜７を形成し、さらに５００オングストローム程度のシ
リコン窒化膜８を被着する。さらに、第一の絶縁膜とし
て、酸化膜選択埋め込み技術を用いて、深いトレンチ領
域４及び浅いトレンチ領域６をボロン等のＰＴＱ不純物
が４．０ｍｏｌ％ドープされたドープシリコン酸化膜９
で埋め込む。なお、ｎ型の高濃度不純物層２は、コレク
タコンタクト領域に接続されており（図示せず）、低濃
度層から成るエピタキシャル層３は、コレクタの一部を
形成している。その後、露出したシリコン窒化膜８及び
熱酸化膜７をエッチング法により除去し、ベースエミッ
タ形成予定領域５を露出させる。
【００２８】次いで、シリコン基板全面に半導体層とし
てエピタキシャル成長により厚さ７００オングストロー
ム程度の高濃度（〜５×１０18ｃｍ-3）にボロン等が添
加されたエピタキシャルシリコン層１０を形成し、さら
にその上に第二の絶縁膜としてＣＶＤシリコン酸化膜２
１を１０００オングストローム程度堆積する。次いで、
ベースエミッタ形成予定領域５以外のＣＶＤシリコン酸
化膜２１を、写真蝕刻法及びエッチング法により下地の
エピタキシャルシリコン層１０が露出するまで除去す
る。次いで、全面に第一の導電膜として、多結晶シリコ
ン膜１２を厚さ２０００オングストローム程度成長させ
る。次に、多結晶シリコン膜１２にボロン等の不純物
を、５０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件で
イオン注入する。
てエピタキシャル成長により厚さ７００オングストロー
ム程度の高濃度（〜５×１０18ｃｍ-3）にボロン等が添
加されたエピタキシャルシリコン層１０を形成し、さら
にその上に第二の絶縁膜としてＣＶＤシリコン酸化膜２
１を１０００オングストローム程度堆積する。次いで、
ベースエミッタ形成予定領域５以外のＣＶＤシリコン酸
化膜２１を、写真蝕刻法及びエッチング法により下地の
エピタキシャルシリコン層１０が露出するまで除去す
る。次いで、全面に第一の導電膜として、多結晶シリコ
ン膜１２を厚さ２０００オングストローム程度成長させ
る。次に、多結晶シリコン膜１２にボロン等の不純物
を、５０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件で
イオン注入する。
【００２９】ひき続き、図３（ｂ）に示されるように、
全面にＣＶＤシリコン酸化膜１３とＣＶＤシリコン窒化
膜１４を、それぞれ１０００オングストローム程度順次
積層して被着する。次に、後にエミッタ拡散領域に対応
していく領域上において、ＣＶＤシリコン窒化膜１４と
ＣＶＤシリコン酸化膜１３と多結晶シリコン膜１２と
を、下地のＣＶＤシリコン酸化膜２１が露出するまで写
真蝕刻法及びエッチング法により除去し、開口径０．５
μｍ程度の開口部４１を形成する。
全面にＣＶＤシリコン酸化膜１３とＣＶＤシリコン窒化
膜１４を、それぞれ１０００オングストローム程度順次
積層して被着する。次に、後にエミッタ拡散領域に対応
していく領域上において、ＣＶＤシリコン窒化膜１４と
ＣＶＤシリコン酸化膜１３と多結晶シリコン膜１２と
を、下地のＣＶＤシリコン酸化膜２１が露出するまで写
真蝕刻法及びエッチング法により除去し、開口径０．５
μｍ程度の開口部４１を形成する。
【００３０】その後、図３（ｃ）に示されるように、Ｃ
ＶＤシリコン窒化膜１５を被着したうえで異方性エッチ
ングによりエッチバックすることで、スペーサ絶縁膜と
して開口部４１の側壁に残置させる。その後、ＮＨ４Ｆ
溶液等によりエピタキシャルシリコン層１０が露出する
までＣＶＤシリコン酸化膜２１をエッチング除去する。
ＶＤシリコン窒化膜１５を被着したうえで異方性エッチ
ングによりエッチバックすることで、スペーサ絶縁膜と
して開口部４１の側壁に残置させる。その後、ＮＨ４Ｆ
溶液等によりエピタキシャルシリコン層１０が露出する
までＣＶＤシリコン酸化膜２１をエッチング除去する。
【００３１】つぎに、図４に示されるように、第二の導
電膜として多結晶シリコン膜１６を厚さ２０００オング
ストローム程度全面に被着する。次いで、砒素等の不純
物を５０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件で
イオン注入する。さらに、所望の熱処理を施して、第二
の導電膜であるポリシリコン１６に添加した砒素等の不
純物をエピタキシャルシリコン層１０に拡散してｎ型エ
ミッタ領域１７を形成すると共に内部ベース領域１８を
形成し、同時に、浅いトレンチ領域６に埋め込まれたド
ープシリコン酸化膜９に含有されていたボロン等のＰ型
不純物を、エピタキシャルシリコン層１０に拡散し、外
部ベース抵抗のみを低下させる。その後、さらに基板全
面にアルミニウム等を被着し、写真蝕刻法及びエッチン
グ法を用いて電極配線を形成しバイポーラトランジスタ
を形成する（図示せず）。
電膜として多結晶シリコン膜１６を厚さ２０００オング
ストローム程度全面に被着する。次いで、砒素等の不純
物を５０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件で
イオン注入する。さらに、所望の熱処理を施して、第二
の導電膜であるポリシリコン１６に添加した砒素等の不
純物をエピタキシャルシリコン層１０に拡散してｎ型エ
ミッタ領域１７を形成すると共に内部ベース領域１８を
形成し、同時に、浅いトレンチ領域６に埋め込まれたド
ープシリコン酸化膜９に含有されていたボロン等のＰ型
不純物を、エピタキシャルシリコン層１０に拡散し、外
部ベース抵抗のみを低下させる。その後、さらに基板全
面にアルミニウム等を被着し、写真蝕刻法及びエッチン
グ法を用いて電極配線を形成しバイポーラトランジスタ
を形成する（図示せず）。
【００３２】（３）第３の実施の形態 図５及び図６に、本発明の第３の実施の形態に係る半導
体装置の製造方法を説明する断面図を示す。
体装置の製造方法を説明する断面図を示す。
【００３３】最初に、図５（ａ）に示される半導体装置
の断面図について説明する。まず、バイポーラトランジ
スタの素子分離としては、ｐ型シリコン基板１にｎ型高
濃度不純物層２を形成し、さらにｎ型の比較的低濃度
（〜１×１０16ｃｍ-3）のエピタキシャル層３を気相成
長法で形成する。その後、トレンチ技術を用いて、素子
間分離として深いトレンチ領域４及びベースエミッタ形
成予定領域５とコレクタコンタクト領域（図示せず）を
分離する浅いトレンチ領域６を形成する。次いで、シリ
コン基板全面に１０００オングストローム前後の熱酸化
膜７を形成し、さらに５００オングストローム程度のシ
リコン窒化膜８を被着する。さらに、第一の絶縁膜とし
て、酸化膜選択埋め込み技術を用いて、深いトレンチ領
域４及び浅いトレンチ領域６をボロン等のＰ型不純物が
４．０ｍｏｌ％ドープされたドープシリコン酸化膜９で
埋め込む。なお、ｎ型の高濃度不純物層２は、コレクタ
コンタクト領域に接続されており（図示せず）、低濃度
層から成るエピタキシャル層３は、コレクタの一部を形
成している。その後、露出したシリコン窒化膜８及び熱
酸化膜７をエッチング法により除去し、ベースエミッタ
形成予定領域５を露出させる。
の断面図について説明する。まず、バイポーラトランジ
スタの素子分離としては、ｐ型シリコン基板１にｎ型高
濃度不純物層２を形成し、さらにｎ型の比較的低濃度
（〜１×１０16ｃｍ-3）のエピタキシャル層３を気相成
長法で形成する。その後、トレンチ技術を用いて、素子
間分離として深いトレンチ領域４及びベースエミッタ形
成予定領域５とコレクタコンタクト領域（図示せず）を
分離する浅いトレンチ領域６を形成する。次いで、シリ
コン基板全面に１０００オングストローム前後の熱酸化
膜７を形成し、さらに５００オングストローム程度のシ
リコン窒化膜８を被着する。さらに、第一の絶縁膜とし
て、酸化膜選択埋め込み技術を用いて、深いトレンチ領
域４及び浅いトレンチ領域６をボロン等のＰ型不純物が
４．０ｍｏｌ％ドープされたドープシリコン酸化膜９で
埋め込む。なお、ｎ型の高濃度不純物層２は、コレクタ
コンタクト領域に接続されており（図示せず）、低濃度
層から成るエピタキシャル層３は、コレクタの一部を形
成している。その後、露出したシリコン窒化膜８及び熱
酸化膜７をエッチング法により除去し、ベースエミッタ
形成予定領域５を露出させる。
【００３４】次いで、シリコン基板全面に半導体層とし
てエピタキシャル成長により厚さ７００オングストロー
ム程度の高濃度（〜５×１０18ｃｍ-3）にボロン等が添
加されたエピタキシャルシリコン層１０を形成し、さら
にその上に第二の絶縁膜としてボロン等のＰ型不純物が
４．０ｍｏｌ％ドープされたＣＶＤシリコン酸化膜１１
を１０００オングストローム程度堆積する。次いで、ベ
ースエミッタ形成予定領域５以外のＣＶＤシリコン酸化
膜１１を、写真蝕刻法及びエッチング法により下地のエ
ピタキシャルシリコン層１０が露出するまで除去する。
次いで、全面に第一の導電膜として、多結晶シリコン膜
１２を厚さ２０００オングストローム程度成長させる。
次に、多結晶シリコン膜１２にボロン等の不純物を、５
０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件でイオン
注入する。
てエピタキシャル成長により厚さ７００オングストロー
ム程度の高濃度（〜５×１０18ｃｍ-3）にボロン等が添
加されたエピタキシャルシリコン層１０を形成し、さら
にその上に第二の絶縁膜としてボロン等のＰ型不純物が
４．０ｍｏｌ％ドープされたＣＶＤシリコン酸化膜１１
を１０００オングストローム程度堆積する。次いで、ベ
ースエミッタ形成予定領域５以外のＣＶＤシリコン酸化
膜１１を、写真蝕刻法及びエッチング法により下地のエ
ピタキシャルシリコン層１０が露出するまで除去する。
次いで、全面に第一の導電膜として、多結晶シリコン膜
１２を厚さ２０００オングストローム程度成長させる。
次に、多結晶シリコン膜１２にボロン等の不純物を、５
０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件でイオン
注入する。
【００３５】ひき続き、図５（ｂ）に示されるように、
全面にＣＶＤシリコン酸化膜１３とＣＶＤシリコン窒化
膜１４を、それぞれ１０００オングストローム程度順次
積層して被着する。次に、後にエミッタ拡散領域に対応
していく領域上において、ＣＶＤシリコン窒化膜１４と
ＣＶＤシリコン酸化膜１３と多結晶シリコン膜１２とＣ
ＶＤシリコン酸化膜１１とを、下地のエピタキシャルシ
リコン層１０が露出するまで写真蝕刻法及びエッチング
法により除去し、開口幅０．５μｍ程度の開口部４１を
形成する。
全面にＣＶＤシリコン酸化膜１３とＣＶＤシリコン窒化
膜１４を、それぞれ１０００オングストローム程度順次
積層して被着する。次に、後にエミッタ拡散領域に対応
していく領域上において、ＣＶＤシリコン窒化膜１４と
ＣＶＤシリコン酸化膜１３と多結晶シリコン膜１２とＣ
ＶＤシリコン酸化膜１１とを、下地のエピタキシャルシ
リコン層１０が露出するまで写真蝕刻法及びエッチング
法により除去し、開口幅０．５μｍ程度の開口部４１を
形成する。
【００３６】その後、図５（ｃ）に示されるように、Ｃ
ＶＤシリコン窒化膜１５を被着したうえで異方性エッチ
ングによりエッチバックすることで、スペーサ絶縁膜と
して開口部４１の側壁に残置させる。
ＶＤシリコン窒化膜１５を被着したうえで異方性エッチ
ングによりエッチバックすることで、スペーサ絶縁膜と
して開口部４１の側壁に残置させる。
【００３７】つぎに、図６に示されるように、第二の導
電膜として多結晶シリコン膜１６を厚さ２０００オング
ストローム程度全面に被着する。次いで、砒素等の不純
物を５０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件で
イオン注入する。さらに、所望の熱処理を施して、第二
の導電膜であるポリシリコン１６に添加した砒素等の不
純物をエピタキシャルシリコン層１０に拡散してｎ型エ
ミッタ領域１７を形成すると共に内部ベース領域１８を
形成し、同時に、浅いトレンチ領域６に埋め込まれたド
ープシリコン酸化膜９とＣＶＤシリコン酸化膜１１に含
有されていたボロン等のＰ型不純物を、エピタキシャル
シリコン層１０に拡散し、外部ベース抵抗のみを低下さ
せる。その後、さらに基板全面にアルミニウム等を被着
し、写真蝕刻法及びエッチング法を用いて電極配線を形
成しバイポーラトランジスタを形成する（図示せず）。
電膜として多結晶シリコン膜１６を厚さ２０００オング
ストローム程度全面に被着する。次いで、砒素等の不純
物を５０ｋｅＶ程度及び１×１０16ｃｍ-2程度の条件で
イオン注入する。さらに、所望の熱処理を施して、第二
の導電膜であるポリシリコン１６に添加した砒素等の不
純物をエピタキシャルシリコン層１０に拡散してｎ型エ
ミッタ領域１７を形成すると共に内部ベース領域１８を
形成し、同時に、浅いトレンチ領域６に埋め込まれたド
ープシリコン酸化膜９とＣＶＤシリコン酸化膜１１に含
有されていたボロン等のＰ型不純物を、エピタキシャル
シリコン層１０に拡散し、外部ベース抵抗のみを低下さ
せる。その後、さらに基板全面にアルミニウム等を被着
し、写真蝕刻法及びエッチング法を用いて電極配線を形
成しバイポーラトランジスタを形成する（図示せず）。
【００３８】つぎに、図７に、本発明に係る半導体装置
の製造方法に関する補足説明図を示す。
の製造方法に関する補足説明図を示す。
【００３９】図２及び図６に示した本発明の第１及び第
３の実施の形態においては、開口部４１の形成の際に、
ＣＶＤシリコン酸化膜１１を多結晶シリコン膜１２、Ｃ
ＶＤシリコン酸化膜１３及びＣＶＤシリコン窒化膜１４
と同時に除去するようにしている。この方法は、エピタ
キシャルシリコン層１０にダメージを与える場合があ
る。
３の実施の形態においては、開口部４１の形成の際に、
ＣＶＤシリコン酸化膜１１を多結晶シリコン膜１２、Ｃ
ＶＤシリコン酸化膜１３及びＣＶＤシリコン窒化膜１４
と同時に除去するようにしている。この方法は、エピタ
キシャルシリコン層１０にダメージを与える場合があ
る。
【００４０】一方、図４に示した本発明の第２の実施の
形態においては、ＣＶＤシリコン窒化膜１５による側壁
形成後に、ＣＶＤシリコン酸化膜２１を２段階で除去し
ている。
形態においては、ＣＶＤシリコン窒化膜１５による側壁
形成後に、ＣＶＤシリコン酸化膜２１を２段階で除去し
ている。
【００４１】ここで、第１及び第３の実施の形態におい
て、第２の実施の形態のように各層を２段階で除去する
方法を採用すると、図７に示すようにｎ＋領域とｐ＋領
域とがダイレクト接触するためリーク電流が流れてしま
う。これを防ぐには、例えば、図８に示すように２段階
の除去工程によりＣＶＤシリコン酸化膜１１を貫通する
開口部４１を形成後に、さらに第２の側壁膜４２を形成
する工程を付加することにより達成することができる。
て、第２の実施の形態のように各層を２段階で除去する
方法を採用すると、図７に示すようにｎ＋領域とｐ＋領
域とがダイレクト接触するためリーク電流が流れてしま
う。これを防ぐには、例えば、図８に示すように２段階
の除去工程によりＣＶＤシリコン酸化膜１１を貫通する
開口部４１を形成後に、さらに第２の側壁膜４２を形成
する工程を付加することにより達成することができる。
【００４２】これに対し、第２の実施の形態において
は、シリコン酸化膜２１はノンドーピングで不純物はド
ープシリコン酸化膜９から拡散されるため、ｐ＋領域は
熱酸化膜７及びシリコン窒化膜８付近で抑えられ、ｎ＋
領域とのダイレクト接触は生じない。なおエピタキシャ
ルシリコン層１０は多少ダメージが生じるおそれはある
ものの、第２の実施の形態で第１及び第３の実施の形態
のように各層を同時に除去する方法を採用しても差支え
ない。
は、シリコン酸化膜２１はノンドーピングで不純物はド
ープシリコン酸化膜９から拡散されるため、ｐ＋領域は
熱酸化膜７及びシリコン窒化膜８付近で抑えられ、ｎ＋
領域とのダイレクト接触は生じない。なおエピタキシャ
ルシリコン層１０は多少ダメージが生じるおそれはある
ものの、第２の実施の形態で第１及び第３の実施の形態
のように各層を同時に除去する方法を採用しても差支え
ない。
【００４３】また本発明で、エピタキシャル層の保護膜
としての酸化膜や素子分離間の酸化膜における不純物の
ドープ量は、不純物がエピタキシャル層に拡散されるこ
とでエピタキシャル層を十分に低抵抗化できる程度以上
であれば、特に限定されない。ただし、ドープ量が余り
に多いと不純物を酸化膜中に均一に固溶させることが困
難となるので、実用上望ましい不純物のドープ量は０．
５〜１０ｍｏｌ％程度である。
としての酸化膜や素子分離間の酸化膜における不純物の
ドープ量は、不純物がエピタキシャル層に拡散されるこ
とでエピタキシャル層を十分に低抵抗化できる程度以上
であれば、特に限定されない。ただし、ドープ量が余り
に多いと不純物を酸化膜中に均一に固溶させることが困
難となるので、実用上望ましい不純物のドープ量は０．
５〜１０ｍｏｌ％程度である。
【００４４】さらに本発明に於いて、エピタキシャルシ
リコン層の代わりにシリコンよりもバンドギャップの小
さいヘテロ材料を用いた場合には、少数キャリアの注入
効率が増大されたバイポーラトランジスタを得ることが
できる。このための、具体的な物質としては、例えば、
Ｇｅを１０％ａｔｍ程度含有した単結晶シリコンを用い
ることができる。
リコン層の代わりにシリコンよりもバンドギャップの小
さいヘテロ材料を用いた場合には、少数キャリアの注入
効率が増大されたバイポーラトランジスタを得ることが
できる。このための、具体的な物質としては、例えば、
Ｇｅを１０％ａｔｍ程度含有した単結晶シリコンを用い
ることができる。
【００４５】また、上述の実施の形態では、ｎｐｎ型バ
イポーラトランジスタを例に説明したが、ｐｎｐ型バイ
ポーラトランジスタにも本発明を応用することができ
る。その場合は、上述の説明中、ｎ型、ｎ＋型、ｐ型、
ｐ＋型、ｐ−型等を、それぞれ、ｐ型、ｐ＋型、ｎ型、
ｎ＋型、ｎ−型等に置き換えればよい。
イポーラトランジスタを例に説明したが、ｐｎｐ型バイ
ポーラトランジスタにも本発明を応用することができ
る。その場合は、上述の説明中、ｎ型、ｎ＋型、ｐ型、
ｐ＋型、ｐ−型等を、それぞれ、ｐ型、ｐ＋型、ｎ型、
ｎ＋型、ｎ−型等に置き換えればよい。
【００４６】
【発明の効果】以上述べたように、本発明によれば、例
えばエピタキシャルベースバイポーラトランジスタにお
いて、エミッタ開口部の側壁窒化膜及びエピタキシャル
層の保護膜としての酸化膜の直下のエピタキシャルシリ
コン層の抵抗を低下させ、エミッタ・ベース真性領域の
特性に影響を与えずに、外部ベースの抵抗のみを下げる
ことが可能となり、ひいては低ノイズで高速動作可能な
高性能のバイポーラトランジスタを得ることができる。
えばエピタキシャルベースバイポーラトランジスタにお
いて、エミッタ開口部の側壁窒化膜及びエピタキシャル
層の保護膜としての酸化膜の直下のエピタキシャルシリ
コン層の抵抗を低下させ、エミッタ・ベース真性領域の
特性に影響を与えずに、外部ベースの抵抗のみを下げる
ことが可能となり、ひいては低ノイズで高速動作可能な
高性能のバイポーラトランジスタを得ることができる。
【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明する断面図（１）。
製造方法を説明する断面図（１）。
【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明する断面図（２）。
製造方法を説明する断面図（２）。
【図３】本発明の第２の実施の形態に係る半導体装置の
製造方法を説明する断面図（１）。
製造方法を説明する断面図（１）。
【図４】本発明の第２の実施の形態に係る半導体装置の
製造方法を説明する断面図（２）。
製造方法を説明する断面図（２）。
【図５】本発明の第３の実施の形態に係る半導体装置の
製造方法を説明する断面図（１）。
製造方法を説明する断面図（１）。
【図６】本発明の第３の実施の形態に係る半導体装置の
製造方法を説明する断面図（２）。
製造方法を説明する断面図（２）。
【図７】本発明にかかる半導体装置の製造方法に関する
補足説明図。
補足説明図。
【図８】図７の変形例を示す断面図。
【図９】従来技術における半導体装置の製造方法の断面
図（１）。
図（１）。
【図１０】従来技術における半導体装置の製造方法の断
面図（２）。
面図（２）。
１ シリコン基板 ２ 高濃度不純物層 ３ エピタキシャル層（コレクタ層） ４ 深いトレンチ領域 ５ ベースエミッタ形成予定領域 ６ 浅いトレンチ領域 ７ 熱酸化膜 ８ シリコン窒化膜 ９ ドープシリコン酸化膜 １０ エピタキシャルシリコン層 １１，１３，２１ ＣＶＤシリコン酸化膜 １２，１６ 多結晶シリコン膜 １４，１５ ＣＶＤシリコン窒化膜 １７ エミッタ領域 １８ 内部ベース領域 ２９ シリコン酸化膜 ４１ 開口部 ４２ 第２の側壁
Claims (9)
- 【請求項１】第一導電型の半導体面を有する半導体基板
と、 前記半導体基板中に素子分離領域として形成された第一
の絶縁膜と、 前記半導体基板上に形成された第二導電型の半導体層
と、 前記半導体層上に形成され、その中央に開口部を有し、
第二導電型の不純物を含む第二の絶縁膜と、 前記開口部下における前記半導体層内に形成された第一
導電型の半導体領域とを備え、前記第二導電型の半導体
層が前記第二の絶縁膜から拡散した第二導電型の不純物
を含むことを特徴とする半導体装置。 - 【請求項２】第一導電型の半導体面を有する半導体基板
と、 前記半導体基板中に素子分離領域として形成され、第二
導電型の不純物を含む第一の絶縁膜と、 前記半導体基板及び第一の絶縁膜上に形成された第二導
電型の半導体層と、 前記半導体層上に形成され、その中央に開口部を有する
第二の絶縁膜と、 前記開口部下における前記半導体層内に形成された第一
導電型の半導体領域とを備え、前記第二導電型の半導体
層が前記第二の絶縁膜から拡散した第二導電型の不純物
を含むことを特徴とする半導体装置。 - 【請求項３】第一導電型の半導体面を有する半導体基板
と、 前記半導体基板中に素子分離領域として形成され、第二
導電型の不純物を含む第一の絶縁膜と、 前記半導体基板及び第一の絶縁膜上に形成された第二導
電型の半導体層と、 前記半導体層上に形成され、その中央に開口部を有し、
第二導電型の不純物を含む第二の絶縁膜と、 前記開口部下における前記半導体層内に形成された第一
導電型の半導体領域とを備え、前記第二導電型の半導体
層が前記第一及び第二の絶縁膜から拡散した第二導電型
の不純物を含むことを特徴とする半導体装置。 - 【請求項４】前記第一の絶縁膜による素子分離領域と素
子形成領域との境界に、熱酸化膜層及びシリコン窒化膜
層をさらに備えたことを特徴とする請求項２又は３に記
載の半導体装置。 - 【請求項５】前記第二の絶縁膜の開口部の側壁に、スペ
ーサ絶縁膜をさらに備えたことを特徴とする請求項１乃
至４のいずれかに記載の半導体装置。 - 【請求項６】第一導電型のコレクタ層を有する半導体基
板の所定領域に、第一の絶縁膜により素子分離領域を形
成してベースエミッタ形成領域を画定する工程と、 前記半導体基板上に第二導電型のベース領域となる半導
体層を形成する工程と、 前記半導体層上に第二導電型の不純物を含む第二の絶縁
膜を被着し、前記ベースエミッタ形成予定領域上で残置
させる工程と、 前記半導体層及び前記第二の絶縁膜を覆うように第一の
導電膜を形成する工程と、 前記ベースエミッタ形成予定領域上で、前記第一の導電
膜及び前記第二の絶縁膜を、前記半導体層が露出するま
で除去し開口部を形成する工程と、 前記開口部の側壁にスペーサ絶縁膜を形成する工程と、 前記半導体基板上に第一導電型の不純物を含む第二の導
電膜を形成する工程と、 前記第二の導電膜から第一導電型の不純物を前記半導体
層内に拡散させて第一導電型のエミッタ領域を形成する
工程と、 前記第二の絶縁膜に含まれた第二導電型の不純物を前記
半導体層に拡散させる工程とを備えた半導体装置の製造
方法。 - 【請求項７】第一導電型のコレクタ層を有する半導体基
板の所定領域に、第二導電型の不純物を含む第一の絶縁
膜により素子分離領域を形成してベースエミッタ形成領
域を画定する工程と、 前記半導体基板及び第一の絶縁膜上に第二導電型のベー
ス領域となる半導体層を形成する工程と、 前記半導体層上に第二の絶縁膜を被着し、前記ベースエ
ミッタ形成予定領域上で残置させる工程と、 前記半導体層及び前記第二の絶縁膜を覆うように第一の
導電膜を形成する工程と、 前記ベースエミッタ形成予定領域上で、前記第一の導電
膜を、前記第二の絶縁膜が露出するまで除去し開口部を
形成する工程と、 前記開口部の側壁にスペーサ絶縁膜を形成する工程と、 前記開口部下の前記第二の絶縁膜を前記半導体層が露出
するまでさらに除去する工程と、 前記半導体基板上に第一導電型の不純物を含む第二の導
電膜を形成する工程と、 前記第二の導電膜から第一導電型の不純物を前記半導体
層内に拡散させて第一導電型のエミッタ領域を形成する
工程と、 前記第一の絶縁膜に含まれた第二導電型の不純物を前記
半導体層に拡散させる工程とを備えた半導体装置の製造
方法。 - 【請求項８】第一導電型のコレクタ層を有する半導体基
板の所定領域に、第二導電型の不純物を含む第一の絶縁
膜により素子分離領域を形成してベースエミッタ形成領
域を画定する工程と、 前記半導体基板及び第一の絶縁膜上に第二導電型のベー
ス領域となる半導体層を形成する工程と、 前記半導体層上に第二導電型の不純物を含む第二の絶縁
膜を被着し、前記ベースエミッタ形成予定領域上で残置
させる工程と、 前記半導体層及び前記第二の絶縁膜を覆うように第一の
導電膜を形成する工程と、 前記ベースエミッタ形成予定領域上で、前記第一の導電
膜及び前記第二の絶縁膜を、前記半導体層が露出するま
で除去し開口部を形成する工程と、 前記開口部の側壁にスペーサ絶縁膜を形成する工程と、 前記半導体基板上に第一導電型の不純物を含む第二の導
電膜を形成する工程と、 前記第二の導電膜から第一導電型の不純物を前記半導体
層内に拡散させて第一導電型のエミッタ領域を形成する
工程と、 前記第一及び前記第二の絶縁膜に含まれた第二導電型の
不純物を前記半導体層に拡散させる工程とを備えた半導
体装置の製造方法。 - 【請求項９】前記第一の絶縁膜による素子分離領域と素
子形成領域との境界に、熱酸化膜層及びシリコン窒化膜
層を形成する工程をさらに備えたことを特徴とする請求
項７又は８に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139298A JPH11297706A (ja) | 1998-04-13 | 1998-04-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139298A JPH11297706A (ja) | 1998-04-13 | 1998-04-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297706A true JPH11297706A (ja) | 1999-10-29 |
Family
ID=14299486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10139298A Pending JPH11297706A (ja) | 1998-04-13 | 1998-04-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297706A (ja) |
-
1998
- 1998-04-13 JP JP10139298A patent/JPH11297706A/ja active Pending
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