KR100541121B1 - 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 에미터와 콜렉터, 에미터와 베이스 사이의 기생 캐패시턴스를 줄여 동작 속도를 향상시킬 수 있도록, 반도체 기판 위에 일정 두께로 형성된 에피택셜층과, 상기 에피택셜층에서 반도체 기판까지 일정깊이 식각되어 일정 면적의 활성 영역을 비활성 영역과 절연시키는 소자 분리 영역과, 상기 활성 영역의 에피택셜층 위에 SiGe이 결정 성장되어 형성된 박막 형태의 베이스 영역과, 상기 베이스 영역 위에 형성된 적어도 하나 이상의 폴리 실리콘 에미터 영역과, 상기 베이스 영역, 폴리 실리콘 에미터 영역, 활성 영역과 비활성 영역의 에피택셜층중 일부를 노출시키며 일정 두께로 형성된 절연막과, 상기 베이스 영역에 일단이 증착되고, 타단은 활성 영역 외측의 절연막 위에 형성된 베이스 전극과, 상기 폴리 실리콘 에미터 영역에 일단이 증착되고, 타단은 비활성 영역의 에피택설층에 직접 증착된 에미터 전극과, 상기 활성 영역의 에피택셜층에 일단이 증착되고, 타단은 비활성 영역의 절연막 위에 증착된 콜렉터 전극을 포함하여 이루어진 것을 특징으로함.
이종접합 바이폴라 트랜지스터, 에미터, 콜렉터, 베이스, 캐패시턴스

Description

트랜지스터 및 그 제조 방법{Transistor and its manufacturing method}
도 1a는 종래의 트랜지스터를 도시한 평면도이고, 도 1b는 도 1a의 I-I선 단면도이고, 도 1c는 도1a의 II-II선 단면도이다.
도 2a 및 도2b는 본 발명에 의한 트랜지스터를 도시한 단면도이다.
도 3a 및 도 3b는 본 발명에 의한 트랜지스터에서 비활성 영역 및 반도체 기판의 그라운드 상태를 도시한 단면도이다.
도 4a 내지 도 4d는 본 발명에 의한 트랜지스터의 제조 방법을 도시한 순차 설명도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110; 반도체 기판 115; 매입층
120; 에피택셜층 125; 소자 분리 영역
130; 베이스 영역 135; 베이스 전극
140; 폴리 실리콘 에미터 영역 145; 에미터 전극
150; 절연막 162; 싱커
165; 콜렉터 전극
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게 설명하면 에미터와 콜렉터, 에미터와 베이스 사이의 기생 캐패시턴스를 줄여 동작 속도를 향상시킬 수 있는 이종 접합 바이폴라 트랜지스터(HBT; Hetero-junction Bipolar Transistor) 및 그 제조 방법에 관한 것이다.
일반적으로 실리콘(Si) 바이폴라 트랜지스터는 현재 최대 30GHz의 동작 속도까지 기술 개발이 이루어진 상태이다. 이와 같이 실리콘 바이폴라 트랜지스터의 동작 속도를 30GHz 수준으로 가져가기 위해서는 통상 0.8㎛의 사진식각 기술을 적용하여 0.45㎛의 자기 정렬된 에미터 폭을 구현하는 방식으로 소자를 제조해 주어야 하는데, 이 경우 공정의 CD(Critical Dimension) 제어에 한계가 있을뿐 아니라 공정의 난이도도 매우 커지게 된다. 게다가, 이온주입공정에 의해 베이스의 폭이 결정되므로 베이스의 두께를 0.1㎛ 이하로 형성하는 것이 불가능하고, 에미터를 초미세 패턴으로 형성하기 어려워 이를 적용해서는 더 이상의 동작 속도 향상을 기대할 수 없다.
이를 개선하고자 최근에는 공정 난이도를 낮추고 동작속도를 개선할 목적으로 SiGe 박막을 베이스로 적용한 SiGe 이종접합 바이폴라 트랜지스터가 제안되고 있다.
이러한 기술은 종래의 실리콘 공정을 대부분 그대로 사용하되, 베이스를 결정 성장법을 이용하여 실리콘보다 에너지 밴드 갭이 작은 SiGe 재질로 형성하고 있다는 점에서 차이를 갖는다.
도 1a를 참조하면, 종래의 이종접합 바이폴라 트랜지스터의 평면도가 도시되어 있고, 도 1b를 참조하면, 도 1a의 I-I선 단면도가 도시되어 있으며, 도 1c를 참조하면, 도1a의 II-II선 단면도가 도시되어 있다.
도시된 바와 같이 종래의 이종접합 바이폴라 트랜지스터는 대략 판상의 P형 반도체 기판(110')과, 상기 기판(110') 상에 에피택셜 공정으로 형성된 일정 두께의 n-형 에피택셜층(120')과, 상기 기판(110')과 에피택셜층(120') 사이에 형성된 n+형 매입층(115')과, 상기 매입층(115') 외주연에 형성된 소자 분리 영역(125')과, 상기 소자 분리 영역(125') 내측(활성 영역)의 에피택셜층(120') 위에 박막 형태로 결정성장된 p형 베이스 영역(130')과, 상기 베이스 영역(130') 위에 n형 불순물이 도핑되어 증착된 폴리 실리콘 에미터 영역(140')과, 상기 베이스 영역(130')에 직접 증착된 베이스 전극(135')과, 상기 폴리 실리콘 에미터 영역(140')에 증착된 에미터 전극(145')과, 상기 매입층(115')에 n+형 싱커(162')를 통해 에피택셜층(120') 표면에 증착된 콜렉터 전극(165')으로 이루어져 있다. 여기서, 상기 전극은 베이스 영역(130'), 폴리 실리콘 에미터 영역(140') 및 싱커(162')에 직접 연결된 배선을 의미하며, 각 배선의 단부 즉, 소자 분리 영역(125') 바깥(비활성 영역)에 형성된 배선 영역은 차후 와이어 본딩되는 본딩패드이다. 도면중 미설명 부호 150'는 콜렉터 전극(165'), 베이스 전극(135') 및 에미터 전극(145')이 비활성 영역에서 에피텍셜층(120')에 쇼트되지 않도록 하는 절연막이다.
이러한 이종접합 바이폴라 트랜지스터의 동작 속도는 일반적으로, 에미터-콜렉터, 에미터-베이스 및 베이스-컬렉터 등에서 발생되는 기생 캐패시턴스가 높으면 높을 수록 느려지는 것으로 알려져 있다. 특히, 에미터-콜렉터 및 에미터-베이스 사이의 캐패시턴스가 높으면 에미터-콜렉터 및 베이스-에미터 사이의 전자 통과 시간이 길어져 그 동작 시간이 더욱 느려진다.
따라서, 이러한 이종접합 바이폴라 트랜지스터의 동작 속도를 개선하기 위해서는 에미터-콜렉터, 에미터-베이스 사이의 캐패시턴스를 최소화시키는 방향으로 설계가 이루어져야 한다.
그러나, 일반적인 이종접합 바이폴라 트랜지스터의 경우 도 1a 내지 도 1c에 도시된 바와 같이 소자 분리 영역(125') 외측(비활성 영역)의 절연막(150') 위에 에미터 전극(145'), 콜렉터 전극(165') 및 베이스 전극(135')이 형성되어 있음으로서, 에미터 전극(145')과 콜렉터 전극(165'), 에미터 전극(145')과 베이스 전극(135') 사이에 유전체가 존재하는 형태를 하여 캐패시턴스가 크게 나타난다. 따라서, 이러한 에미터-콜렉터, 에미터-베이스 사이의 캐패시턴스로 인해 이종접합 바이폴라 트랜지스터의 속도 향상은 기대하기 어려운 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위해 안출한 것으로서, 본 발명의 목적은 에미터와 콜렉터, 에미터와 베이스 사이의 기생 캐패시턴스를 줄여 동작 속도를 향상시킬 수 있는 이종 접합 바이폴라 트랜지스터(HBT; Hetero-junction Bipolar Transistor) 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터는 반도체 기판 위에 일정 두께로 형성된 에피택셜층과, 상기 에피택셜층에서 반도체 기판까지 일정 깊이 식각되어 일정 면적의 활성 영역을 비활성 영역과 절연시키는 소자 분리 영역과, 상기 활성 영역의 에피택셜층 위에 SiGe이 결정 성장되어 형성된 박막 형태의 베이스 영역과, 상기 베이스 영역 위에 형성된 적어도 하나 이상의 폴리 실리콘 에미터 영역과, 상기 베이스 영역, 폴리 실리콘 에미터 영역, 활성 영역과 비활성 영역의 에피택셜층중 일부를 노출시키며 일정 두께로 형성된 절연막과, 상기 베이스 영역에 일단이 증착되고, 타단은 활성 영역 외측의 절연막 위에 형성된 베이스 전극과, 상기 폴리 실리콘 에미터 영역에 일단이 증착되고, 타단은 비활성 영역의 에피택설층에 직접 증착된 에미터 전극과, 상기 활성 영역의 에피택셜층에 일단이 증착되고, 타단은 비활성 영역의 절연막 위에 증착된 콜렉터 전극을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 반도체 기판은 p형이고, 에피택셜층은 n-형일 수 있다.
또한, 상기 베이스 영역은 p형일 수 있다.
또한, 상기 폴리 실리콘 에미터 영역은 n형일 수 있다.
또한, 상기 활성 영역의 반도체 기판과 에피택셜층 사이에는 n+형 매입층이 형성될 수 있다.
또한, 상기 콜렉터 전극은 에피택셜층에 형성된 n+형 싱커를 통하여 매입층에 연결될 수 있다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터의 제조 방법은 반도체 기판 상에 에피택셜층을 형성하고, 활성 영역과 비활성 영역을 절연시키는 소자 분리 영역을 형성하며, 상기 활성 영역의 에피택셜층 상면에 SiGe을 결정성장하여 박막 형태의 베이스 영역을 형성하는 단계와, 상기 베이스 영역 위에 적어도 하나 이상의 폴리 실리콘 에미터 영역을 형성하는 단계와, 상기 베이스 영역, 폴리 실리콘 에미터 영역, 활성 영역과 비활성 영역의 에피택셜층의 일부가 노출되도록 일정 두께의 절연막을 형성하는 단계와, 상기 베이스 영역 및 활성 영역의 에피택셜층 위에 각각 베이스 전극 및 콜렉터 전극을 증착하고, 상기 폴리 실리콘 에미터 영역에 일단이 증착되고, 타단은 비활성 영역의 에피택셜층 위에 직접 증착되도록 에미터 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 에피택설층 형성 전에 상기 반도체 기판에 매입층을 형성하는 단계가 더 포함될 수 있다.
또한, 상기 소자 분리 영역 형성 후에 상기 에피택셜층에 상기 매입층과 연결되도록 싱커를 형성하는 단계가 더 포함될 수 있다.
상기와 같이 함으로써, 본 발명에 의한 트랜지스터 및 그 제조 방법에 의하면, 폴리 실리콘 에미터 영역에 일단이 연결된 에미터 전극이 비활성 영역의 에피택셜층 위에 직접 증착됨으로써, 에미터 전극과 콜렉터 전극, 에미터 전극과 베이스 전극 사이의 캐패시턴스가 저하되고, 따라서 트랜지스터의 동작 속도가 현저히 향상된다.
즉, 에미터 전극이 그라운드될 경우, 이것에 전기적으로 연결된 비활성 영역 및 활성 영역의 반도체 기판이 모두 그라운드 상태가 됨으로써, 에미터 전극과 베 이스 전극, 에미터 전극과 콜렉터 전극 사이의 유전율이 급격히 저하되고, 따라서 캐패시턴스도 저하되기 때문이다.
물론, 불순물 형태가 반대인 반도체 기판(p형)과 에피택셜층(n-형)은 역바이어스 된 상태이므로, 상기 반도체 기판이 그라운드된다고 해서 에미터 전극과 콜렉터 전극이 전기적으로 쇼트되는 현상은 없으며, 오히려 활성 영역 바로 아래가 모두 그라운드된 상태이므로, 활성 영역의 전기적 성능이 향상된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 본 발명에 의한 트랜지스터의 모든 도면은 일정한 비율로 축적된 것은 아니며, 평면도는 종래와 동일하므로 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 본 발명에 의한 트랜지스터의 단면도가 도시되어 있다.
도시된 바와 같이 본 발명에 의한 트랜지스터는 반도체 기판(110), 상기 기판(110) 위에 형성된 에피택셜층(120), 상기 에피택셜층(120)에 형성된 소자 분리 영역(125), 상기 소자 분리 영역(125) 내측(활성 영역)인 에피택셜층(120) 위에 박막 형태로 형성된 베이스 영역(130), 상기 베이스 영역(130) 위에 형성된 다수의 폴리 실리콘 에미터 영역(140), 다수의 영역을 오픈(open)시키며 증착된 절연막(150), 베이스 영역(130)에 증착된 베이스 전극(135), 폴리 실리콘 에미터 영역(140)에 증착된 에미터 전극(145) 및 소자 분리 영역(125) 내측(활성 영역)의 에피택셜층(120)에 직접 증착된 콜렉터 전극(165)으로 이루어져 있다.
먼저, 상기 반도체 기판(110)은 통상의 p형(또는 n형, 이하의 설명에서는 npn형 이종접합 바이폴라 트랜지스터를 기준으로 설명함) 반도체 기판(110)일 수 있다. 주지된 바와 같이 상기 p형 반도체 기판(110)은 단결정봉 형성시 p형 불순물을 넣어 만든 것이다.
상기 에피택셜층(120)은 n-형 불순물 가스와 실리콘 가스 등을 함께 주입하여 성장시킨 것이다.
물론, 상기 반도체 기판(110)과 에피택셜층(120) 사이에는 에미터 전극(145)에서 콜렉터 전극(165)으로 전자가 더욱 잘 흐를 수 있도록 n+형의 매입층(115)이 형성되어 있다.
상기 소자 분리 영역(125)은 상기 에피택셜층(120)에서 상기 반도체 기판(110)까지 트렌치(trench)를 형성하고, 상기 트렌치 내측에 산화막이나 질화막 등을 성장시켜 형성한 것이다. 이러한 소자 분리 영역(125)은 그 내측에 형성되는 활성 영역과, 그 외측에 형성된 비활성 영역이 서로 절연되도록 하는 역할을 한다.
상기 베이스 영역(130)은 상기 활성 영역의 에피택셜층(120) 위에 SiGe을 결정 성장시켜 얇은 박막 형태로 형성한 것이다. 물론, 본 발명의 트랜지스터는 npn형이므로, 상기 베이스 영역(130)은 p형 불순물로 도핑되어 있다.
상기 폴리 실리콘 에미터 영역(140)은 상기 베이스 영역(130) 위에 적어도 하나 이상 형성되어 있으며, 이는 n형 불순불이 도핑되어 있다.
상기 절연막(150)은 상기 베이스 영역(130), 폴리 실리콘 에미터 영역(140), 활성 영역과 비활성 영역의 에피택셜층(120)중 일부를 노출시키며 일정 두께로 형성되어 있다. 물론, 이러한 절연막(150)은 산화막, 질화막 또는 이의 등가물이 가능하며, 여기서 재질을 한정하는 것은 아니다.
상기 베이스 전극(135)은 상기 베이스 영역(130)에 일단이 증착되고, 타단은 비활성 영역의 절연막(150) 위에 증착되어 있다. 여기서, 상기 비활성 영역의 절연막(150) 위에 증착된 베이스 전극(135)이 차후에 와이어 본딩되는 영역이다.
상기 에미터 전극(145)은 상기 폴리 실리콘 에미터 영역(140)에 일단이 증착되고, 타단은 비활성 영역의 에피택셜층(120)에 직접 증착되어 있다. 여기서도, 상기 비활성 영역의 에피택셜층(120)에 직접 증착된 에미터 전극(145)이 차후에 와이어 본딩되는 영역이다.
상기 콜렉터 전극(165)은 상기 활성 영역의 에피택셜층(120)에 일단이 증착되고, 타단은 비활성 영역의 절연막(150) 위에 증착되어 있다. 더불어, 상기 콜렉터 전극(165)은 에피택셜층(120)에 형성된 n+형 싱커(162)를 통하여 매입층(115)에 연결됨으로써, 에미터 전극(145)으로부터의 전자는 상기 매입층(115) 및 싱커(162)를 통해 콜렉터 전극(165)으로 신속히 이동하게 된다. 물론, 상기 비활성 영역의 절연막(150) 위에 증착된 콜렉터 전극(165)에는 차후에 와이어가 본딩된다.
도 3a 및 도 3b를 참조하면, 본 발명에 의한 트랜지스터에서 비활성 영역 및 반도체 기판의 그라운드 상태가 도시되어 있다.
상술한 바와 같이 에미터 전극(145)은 일단이 폴리 실리콘 에미터 영역(140)에 증착되고, 타단은 비활성 영역의 에피택셜층(120) 위에 직접 증착되어 있다. 따라서, 에미터 전극(145)이 그라운드될 경우, 이것에 전기적으로 연결된 비활성 영역 및 활성 영역의 반도체 기판(110)이 모두 그라운드 상태가 됨으로써, 에미터 전극(145)과 베이스 전극(135), 에미터 전극(145)과 콜렉터 전극(165) 사이의 유전율이 급격히 저하되고, 따라서 캐패시턴스도 저하된다. 물론, 위와 같이 캐패시턴스 저하로 인해서 트랜지스터의 동작속도는 현저히 향상된다. 더불어, 불순물 형태가 반대인 반도체 기판(110)(p형)과 에피택셜층(120)(n-형)은 역바이어스 된 상태이므로, 상기 반도체 기판(110)이 그라운드된다고 해서 상기 에미터 전극(145)과 콜렉터 전극(165)이 전기적으로 쇼트되는 현상은 없으며, 오히려 활성 영역 바로 아래(반도체 기판(110))가 모두 그라운드된 상태이므로, 활성 영역의 전기적 성능이 향상된다. 도면에서, 음영 처리된 영역이 모두 그라운드 영역이다.
도 4a 내지 도 4d를 참조하면, 본 발명에 의한 트랜지스터의 제조 방법이 도시되어 있다.
도시된 바와 같이 본 발명에 의한 트랜지스터의 제조 방법은 반도체 기판(110)위에 에피택셜층(120), 소자 분리 영역(125), 베이스 영역(130)을 형성하는 단계, 폴리 실리콘 에미터 영역(140) 형성 단계, 절연막(150) 형성 단계 및 베이스 전극(135), 콜렉터 전극(165) 및 에미터 전극(145) 형성 단계로 이루어져 있다.
먼저, 상기 에피택셜층(120), 소자 분리 영역(125), 베이스 영역(130) 형성 단계는, 도 4a에 도시된 바와 같이, 통상의 p형 반도체 기판(110) 상에 일정 두께의 n형 에피택셜층(120)을 형성하고, 이어서 활성 영역과 비활성 영역을 절연시키기 위해 소자 분리 영역(125)을 형성하며, 활성 영역인 에피택셜층(120) 위에 SiGe을 결정성장시켜 박막 형태의 베이스 영역(130)을 형성하여 이루어진다. 물론, 상기 반도체 기판(110) 위에는 n+형 불순물을 이온주입하여 에피택셜 공정후 고온처리중에 매입층(115)이 자연스럽게 형성되도록 하고, 또한 베이스 영역(130) 형성시 p형 불순물을 흘려주어, 그 베이스 영역(130)이 p형이 되도록 한다.
이어서, 상기 폴리 실리콘 에미터 영역(140) 형성 단계는, 도 4b에 도시된 바와 같이, 상기 베이스 영역(130) 위에 폴리 실리콘을 일정 두께로 증착하고, 통상의 사진 식각 공정을 통해 다수의 에미터 영역(140)이 형성되도록 하여 이루어진다. 물론, 상기 폴리 실리콘 영역에는 n형 불순물이 도핑되도록 함으로써, npn형 트랜지스터가 제조되도록 한다.
이어서, 상기 절연막(150) 형성 단계는, 도 4c에 도시된 바와 같이, 상기 베이스 영역(130), 폴리 실리콘 에미터 영역(140), 활성 영역과 비활성 영역의 에피택셜층(120)의 일부가 노출되도록 일정 두께의 절연막(150)을 형성하여 이루어진다.
마지막으로, 상기 베이스 전극(135), 콜렉터 전극(165) 및 에미터 전극(145) 형성 단계는, 도 4d에 도시된 바와 같이, 상기 베이스 영역(130) 및 활성 영역의 에피택셜층(120) 위에 각각 베이스 전극(135) 및 콜렉터 전극(165)을 증착하고, 상 기 폴리 실리콘 에미터 영역(140)에 일단이 증착되고, 타단은 비활성 영역의 에피택셜층(120) 위에 직접 증착되도록 에미터 전극(145)을 형성하여 이루어진다. 이러한 단계에 의해 본 발명에 의한 이종접합 바이폴라 트랜지스터가 제조되며, 상술한 바와 같이 에미터 전극(145)이 비활성 영역의 에피택셜층(120)에 직접 증착됨으로써, 에미터 전극(145)-베이스 전극(135), 에미터 전극(145)-콜렉터 전극(165) 사이의 캐패시턴스를 줄여 트랜지스터의 동작속도를 향상시키게 된다.
상술한 바와 같이, 본 발명에 의한 트랜지스터 및 그 제조 방법에 의하면, 에미터 전극의 일단은 폴리 실리콘 에미터 영역에 연결되고, 타단은 비활성 영역의 에피택셜층 위에 직접 증착됨으로써, 에미터 전극이 그라운드될 경우, 이것에 전기적으로 연결된 비활성 영역 및 활성 영역의 반도체 기판이 모두 그라운드 상태가 된다. 따라서, 에미터 전극과 베이스 전극, 에미터 전극과 콜렉터 전극 사이의 유전율 및 캐패시턴스가 급격히 저하되고, 결국 트랜지스터의 동작 속도가 현저히 향상되는 효과가 있다.
물론, 불순물 형태가 반대인 반도체 기판(p형)과 에피택셜층(n-형)은 역바이어스 된 상태이므로, 상기 반도체 기판이 그라운드된다고 해서 에미터 전극과 콜렉터 전극이 전기적으로 쇼트되는 현상은 없으며, 오히려 활성 영역 바로 아래(반도체 기판)가 모두 그라운드된 상태이므로, 활성 영역의 전기적 성능이 향상되는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 트랜지스터 및 그 제조 방법을 실시하 기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (9)

  1. 반도체 기판 위에 일정 두께로 형성된 에피택셜층과,
    상기 에피택셜층에서 반도체 기판까지 일정깊이 식각되어 일정 면적의 활성 영역을 비활성 영역과 절연시키는 소자 분리 영역과,
    상기 활성 영역의 에피택셜층 위에 SiGe이 결정 성장되어 형성된 박막 형태의 베이스 영역과,
    상기 베이스 영역 위에 형성된 적어도 하나 이상의 폴리 실리콘 에미터 영역과,
    상기 베이스 영역, 폴리 실리콘 에미터 영역, 활성 영역과 비활성 영역의 에피택셜층중 일부를 노출시키며 일정 두께로 형성된 절연막과,
    상기 베이스 영역에 일단이 증착되고, 타단은 활성 영역 외측의 절연막 위에 형성된 베이스 전극과,
    상기 활성 영역의 에피택셜층에 일단이 증착되고, 타단은 비활성 영역의 절연막 위에 증착된 콜렉터 전극을 포함하고,
    상기 폴리 실리콘 에미터 영역에 일단이 증착되고, 타단은 비활성 영역의 에피택설층에 직접 증착된 에미터 전극으로 이루어진 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서, 상기 반도체 기판은 p형이고, 에피택셜층은 n-형인 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서, 상기 베이스 영역은 p형인 것을 특징으로 하는 트랜지스터.
  4. 제 1 항에 있어서, 상기 폴리 실리콘 에미터 영역은 n형인 것을 특징으로 하는 트랜지스터.
  5. 제 1 항에 있어서, 상기 활성 영역의 반도체 기판과 에피택셜층 사이에는 n+형 매입층이 형성된 것을 특징으로 하는 트랜지스터.
  6. 제 5 항에 있어서, 상기 콜렉터 전극은 에피택셜층에 형성된 n+형 싱커를 통하여 매입층에 연결된 것을 특징으로 하는 트랜지스터.
  7. 반도체 기판 상에 에피택셜층을 형성하고, 활성 영역과 비활성 영역을 절연시키는 소자 분리 영역을 형성하며, 상기 활성 영역의 에피택셜층 상면에 SiGe을 결정성장하여 박막 형태의 베이스 영역을 형성하는 단계와,
    상기 베이스 영역 위에 적어도 하나 이상의 폴리 실리콘 에미터 영역을 형성하는 단계와,
    상기 베이스 영역, 폴리 실리콘 에미터 영역, 활성 영역과 비활성 영역의 에피택셜층의 일부가 노출되도록 일정 두께의 절연막을 형성하는 단계와,
    상기 베이스 영역 및 활성 영역의 에피택셜층 위에 각각 베이스 전극 및 콜렉터 전극을 증착하는 단계를 포함하고,
    상기 폴리 실리콘 에미터 영역에 일단을 증착시키고, 타단은 비활성 영역의 에피택셜층 위에 직접 증착하여 에미터 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 트랜지스터의 제조 방법.
  8. 제 7항에 있어서, 상기 에피택설층 형성 전에 상기 반도체 기판에 매입층을 형성하는 단계가 더 포함된 것을 특징으로 하는 트랜지스터의 제조 방법.
  9. 제 7항에 있어서, 상기 소자 분리 영역 형성 후에 상기 에피택셜층에 상기 매입층과 연결되도록 싱커를 형성하는 단계가 더 포함된 것을 특징으로 하는 트랜지스터의 제조 방법.
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