JP3149470B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66007—Multistep manufacturing processes
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にバイポーラトランジスタを含む半導体装置の
製造方法に関するものである。
関し、特にバイポーラトランジスタを含む半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】ベース抵抗および接合容量を低減して高
速バイポーラトランジスタを実現するため、ポリシリコ
ンを拡散源として自己整合的にグラフトベースを形成し
たトランジスタがＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶ
ＩＣＥ ＬＥＴＴＥＲＳ（エレクトロン デバイス レ
ターズ），ｖｏｌ．９，ｎｏ．５，Ｍａｙ，１９８８，
ｐｐ．２５９〜２６１に報告されている。
速バイポーラトランジスタを実現するため、ポリシリコ
ンを拡散源として自己整合的にグラフトベースを形成し
たトランジスタがＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶ
ＩＣＥ ＬＥＴＴＥＲＳ（エレクトロン デバイス レ
ターズ），ｖｏｌ．９，ｎｏ．５，Ｍａｙ，１９８８，
ｐｐ．２５９〜２６１に報告されている。
【０００３】この選択エピタキシャル成長ベーストラン
ジスタについて、図４を参照して説明する。
ジスタについて、図４を参照して説明する。
【０００４】Ｐ型シリコン基板（図示せず）にＮ+ 型埋
込層（図示せず）を形成したのち、Ｎ型エピタキシャル
層１を成長させる。つぎに選択酸化法によりフィールド
酸化膜２を形成したのち、ＣＶＤ法によりベース取り出
し用のポリシリコン４を堆積したのち高濃度のボロンを
イオン注入する。
込層（図示せず）を形成したのち、Ｎ型エピタキシャル
層１を成長させる。つぎに選択酸化法によりフィールド
酸化膜２を形成したのち、ＣＶＤ法によりベース取り出
し用のポリシリコン４を堆積したのち高濃度のボロンを
イオン注入する。
【０００５】つぎにＣＶＤ法により酸化シリコン膜１
２、窒化シリコン膜１３を順次堆積する。
２、窒化シリコン膜１３を順次堆積する。
【０００６】つぎに反応性イオンエッチングによりエミ
ッタ開口を形成する。
ッタ開口を形成する。
【０００７】つぎに熱酸化により薄い酸化膜（犠牲酸化
膜）を形成し、反応性イオンエッチングにより損傷層を
除去する。つぎに９００℃でＳｉＣｌ4 を用いて選択エ
ピタキシャルベース８を形成する。成長速度は２５ｎｍ
／分である。
膜）を形成し、反応性イオンエッチングにより損傷層を
除去する。つぎに９００℃でＳｉＣｌ4 を用いて選択エ
ピタキシャルベース８を形成する。成長速度は２５ｎｍ
／分である。
【０００８】つぎに全面に絶縁膜を堆積したのちエッチ
バックして、エミッタ開口に側壁９を形成する。
バックして、エミッタ開口に側壁９を形成する。
【０００９】つぎに第２のポリシリコン１０を堆積し、
高濃度の砒素をイオン注入してから熱処理してエミッタ
（図示せず）を形成する。
高濃度の砒素をイオン注入してから熱処理してエミッタ
（図示せず）を形成する。
【００１０】
【発明が解決しようとする課題】従来の選択エピタキシ
ャルベーストランジスタにはつぎの３つの欠点があっ
た。フィールド酸化膜形成のあとベース取り出し用の
高濃度Ｐ型ポリシリコンをＮ型エピタキシャル層に堆積
している。そのあとの熱処理工程でエピタキシャル層表
面にボロンが拡散してしまう。
ャルベーストランジスタにはつぎの３つの欠点があっ
た。フィールド酸化膜形成のあとベース取り出し用の
高濃度Ｐ型ポリシリコンをＮ型エピタキシャル層に堆積
している。そのあとの熱処理工程でエピタキシャル層表
面にボロンが拡散してしまう。
【００１１】特にＢｉ−ＣＭＯＳ集積回路に適用する
と、ＣＭＯＳ部分を形成する熱処理工程が数回〜十数回
追加されるので影響が極めて大きい。反応性イオンエ
ッチングによってエミッタ開口を形成するので、ベース
取り出し用のポリシリコンとＮ型エピタキシャル層との
選択比を大きくすることができない。反応性イオンエッ
チングのばらつきによってＮ型エピタキシャル層がエッ
チングされないように、コントロールすることが難し
い。
と、ＣＭＯＳ部分を形成する熱処理工程が数回〜十数回
追加されるので影響が極めて大きい。反応性イオンエ
ッチングによってエミッタ開口を形成するので、ベース
取り出し用のポリシリコンとＮ型エピタキシャル層との
選択比を大きくすることができない。反応性イオンエッ
チングのばらつきによってＮ型エピタキシャル層がエッ
チングされないように、コントロールすることが難し
い。
【００１２】また反応性イオンエッチングによる表面損
傷は犠牲酸化により、かなり軽減されるが完全に除去す
ることはできない。そのためベース電流に微小のリーク
電流が発生して電流増幅率のリニアリティが悪くなる。
特に小信号処理の必要なリニア集積回路には大きな問題
になる。フィールド酸化膜とエミッタ開口との目合せ
ずれにより、グラフトベースの平面寸法が左右でアンバ
ランスになる。
傷は犠牲酸化により、かなり軽減されるが完全に除去す
ることはできない。そのためベース電流に微小のリーク
電流が発生して電流増幅率のリニアリティが悪くなる。
特に小信号処理の必要なリニア集積回路には大きな問題
になる。フィールド酸化膜とエミッタ開口との目合せ
ずれにより、グラフトベースの平面寸法が左右でアンバ
ランスになる。
【００１３】エミッタの両側からベースを取り出すダブ
ルベーストランジスタでは平均化されるので、大きな問
題にならない。一方、エミッタの片側から取り出すシン
グルベーストランジスタではベース抵抗にばらつきを生
じて問題がある。
ルベーストランジスタでは平均化されるので、大きな問
題にならない。一方、エミッタの片側から取り出すシン
グルベーストランジスタではベース抵抗にばらつきを生
じて問題がある。
【００１４】対策としては、フィールド酸化膜とエミッ
タ開口との間の距離を拡げることが考えられるが、寄生
容量の増大を招くので好ましくない。
タ開口との間の距離を拡げることが考えられるが、寄生
容量の増大を招くので好ましくない。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面に選択的に一導電型埋込
層を形成したのち、全面にエピタキシャル層を形成する
工程と、薄い第１の絶縁膜、逆導電型ポリシリコンを含
む導電膜、第２の絶縁膜を順次堆積する工程と、選択的
に前記第２の絶縁膜および前記導電膜を異方性エッチン
グして第１の開口を形成する工程と、前記第２の絶縁膜
をマスクとして前記第１の絶縁膜をエッチングして前記
導電膜下に庇ができるようにサイドエッチングする工程
と、選択シリコンエピタキシャル成長法により、前記
庇、前記開口底面、前記ポリシリコン側面にベース層を
形成する工程と、第３の絶縁膜を堆積してからエッチバ
ックして前記開口に側壁を形成する工程と、第２のポリ
シリコンを堆積したのち高濃度の一導電型不純物をドー
プして熱処理することにより、エミッタを形成する工程
とを含むものである。
造方法は、半導体基板の一主面に選択的に一導電型埋込
層を形成したのち、全面にエピタキシャル層を形成する
工程と、薄い第１の絶縁膜、逆導電型ポリシリコンを含
む導電膜、第２の絶縁膜を順次堆積する工程と、選択的
に前記第２の絶縁膜および前記導電膜を異方性エッチン
グして第１の開口を形成する工程と、前記第２の絶縁膜
をマスクとして前記第１の絶縁膜をエッチングして前記
導電膜下に庇ができるようにサイドエッチングする工程
と、選択シリコンエピタキシャル成長法により、前記
庇、前記開口底面、前記ポリシリコン側面にベース層を
形成する工程と、第３の絶縁膜を堆積してからエッチバ
ックして前記開口に側壁を形成する工程と、第２のポリ
シリコンを堆積したのち高濃度の一導電型不純物をドー
プして熱処理することにより、エミッタを形成する工程
とを含むものである。
【００１６】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。
〜（ｄ）を参照して説明する。
【００１７】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板（図示せず）に選択的にＮ+ 型埋込層（図示
せず）を形成したのち、コレクタとなる厚さ０．５〜
１．０μｍのＮ型エピタキシャル層１を成長させる。つ
ぎに選択酸化法により素子間分離用のフィールド酸化膜
２を形成する。つぎに熱酸化により全面に厚さ２０〜６
０ｎｍの薄い第１の絶縁膜３を形成する。つぎにＰ型ポ
リシリコン４および高融点金属シリサイド６からなる導
電膜を形成する。つぎにコレクタ引出し電極となるＮ型
ポリシリコンおよび高融点金属シリサイドからなる導電
膜を形成する（コレクタ部は図示せず）。
リコン基板（図示せず）に選択的にＮ+ 型埋込層（図示
せず）を形成したのち、コレクタとなる厚さ０．５〜
１．０μｍのＮ型エピタキシャル層１を成長させる。つ
ぎに選択酸化法により素子間分離用のフィールド酸化膜
２を形成する。つぎに熱酸化により全面に厚さ２０〜６
０ｎｍの薄い第１の絶縁膜３を形成する。つぎにＰ型ポ
リシリコン４および高融点金属シリサイド６からなる導
電膜を形成する。つぎにコレクタ引出し電極となるＮ型
ポリシリコンおよび高融点金属シリサイドからなる導電
膜を形成する（コレクタ部は図示せず）。
【００１８】グラフトベースの拡散源となるＰ型ポリシ
リコン４へのボロンのイオン注入は、１×１０13〜５×
１０14ｃｍ-2とするのが望ましい。
リコン４へのボロンのイオン注入は、１×１０13〜５×
１０14ｃｍ-2とするのが望ましい。
【００１９】つぎに厚さ１００〜２００ｎｍの窒化シリ
コン膜からなる第２の絶縁膜７を形成する。
コン膜からなる第２の絶縁膜７を形成する。
【００２０】つぎに異方性エッチングにより第２の絶縁
膜７、高融点金属シリサイド６、Ｐ型ポリシリコン４を
選択的にエッチングする。
膜７、高融点金属シリサイド６、Ｐ型ポリシリコン４を
選択的にエッチングする。
【００２１】つぎに図１（ｂ）に示すように、等方性ウ
ェットエッチングにより、Ｐ型ポリシリコン４の下部の
第１の絶縁膜３をサイドエッチングする。
ェットエッチングにより、Ｐ型ポリシリコン４の下部の
第１の絶縁膜３をサイドエッチングする。
【００２２】このサイドエッチングによりベース取り出
し部の幅ｄが決定される。この庇の縦／横の比ｄ／ｈが
３以上になると選択エピタキシャル成長による埋め込み
が困難になる。また庇の入口付近の成長が速いので、ｈ
＝５０ｎｍのときはｄ＝１００ｎｍ程度が望ましい。
し部の幅ｄが決定される。この庇の縦／横の比ｄ／ｈが
３以上になると選択エピタキシャル成長による埋め込み
が困難になる。また庇の入口付近の成長が速いので、ｈ
＝５０ｎｍのときはｄ＝１００ｎｍ程度が望ましい。
【００２３】つぎに図１（ｃ）に示すように、９００℃
でＳｉＣｌ4 をソースガスとして減圧下で選択エピタキ
シャル成長を行なって、エミッタ開口の底面、庇部分、
ポリシリコン４側面にボロン濃度１×１０18〜１×１０
19ｃｍ-3の選択エピタキシャルベース８を形成する。
でＳｉＣｌ4 をソースガスとして減圧下で選択エピタキ
シャル成長を行なって、エミッタ開口の底面、庇部分、
ポリシリコン４側面にボロン濃度１×１０18〜１×１０
19ｃｍ-3の選択エピタキシャルベース８を形成する。
【００２４】つぎに図１（ｄ）に示すように、全面に第
３の絶縁膜９を堆積してからエッチバックして側壁を残
す。つぎに厚さ１００〜３００ｎｍの第２のポリシリコ
ン１０を堆積する。つぎに第２のポリシリコン１０を通
してＮ型不純物をイオン注入あるいは熱拡散して選択エ
ピタキシャルベース８の表面にエミッタ（図示せず）を
形成して素子部が完成する。
３の絶縁膜９を堆積してからエッチバックして側壁を残
す。つぎに厚さ１００〜３００ｎｍの第２のポリシリコ
ン１０を堆積する。つぎに第２のポリシリコン１０を通
してＮ型不純物をイオン注入あるいは熱拡散して選択エ
ピタキシャルベース８の表面にエミッタ（図示せず）を
形成して素子部が完成する。
【００２５】本実施例では選択エピタキシャルベース８
を減圧ＣＶＤ法で形成したが、ＭＢＥ（分子線エピタキ
シャル）法で形成することもできる。
を減圧ＣＶＤ法で形成したが、ＭＢＥ（分子線エピタキ
シャル）法で形成することもできる。
【００２６】つぎに本発明の第２の実施例について、図
２（ａ）および（ｂ）を参照して説明する。
２（ａ）および（ｂ）を参照して説明する。
【００２７】図１（ｃ）のところまでは第１の実施例と
同様である。
同様である。
【００２８】そのあと図２（ａ）に示すように、Ｎ型不
純物をイオン注入して第２の埋込コレクタ１１を形成す
る。
純物をイオン注入して第２の埋込コレクタ１１を形成す
る。
【００２９】つぎに図２（ｂ）に示すように、第１の実
施例と同様にして選択エピタキシャルベース８、側壁
９、第２のポリシリコン１０を形成して素子部が完成す
る。
施例と同様にして選択エピタキシャルベース８、側壁
９、第２のポリシリコン１０を形成して素子部が完成す
る。
【００３０】本実施例ではさらにｆT （遮断周波数）の
高いバイポーラトランジスタが得られる。
高いバイポーラトランジスタが得られる。
【００３１】つぎに本発明の第３の実施例について、図
３（ａ）〜（ｄ）を参照して説明する。
３（ａ）〜（ｄ）を参照して説明する。
【００３２】はじめに図３（ａ）に示すように、Ｐ型シ
リコン基板（図示せず）に選択的にＰ+ 型埋込層（図示
せず）を形成したのち、コレクタとなる厚さ０．５〜
１．０μｍのＰ型エピタキシャル層１を成長させる。つ
ぎに選択酸化法により素子間分離用のフィールド酸化膜
２を形成する。つぎに熱酸化により全面に厚さ２０〜６
０ｎｍの薄い第１の絶縁膜３を形成する。つぎにＮ型ポ
リシリコン５および高融点金属シリサイド６からなる導
電膜を形成する。つぎにコレクタ引出し電極となるＰ型
ポリシリコンおよび高融点金属シリサイドからなる導電
膜を形成する（コレクタ部は図示せず）。
リコン基板（図示せず）に選択的にＰ+ 型埋込層（図示
せず）を形成したのち、コレクタとなる厚さ０．５〜
１．０μｍのＰ型エピタキシャル層１を成長させる。つ
ぎに選択酸化法により素子間分離用のフィールド酸化膜
２を形成する。つぎに熱酸化により全面に厚さ２０〜６
０ｎｍの薄い第１の絶縁膜３を形成する。つぎにＮ型ポ
リシリコン５および高融点金属シリサイド６からなる導
電膜を形成する。つぎにコレクタ引出し電極となるＰ型
ポリシリコンおよび高融点金属シリサイドからなる導電
膜を形成する（コレクタ部は図示せず）。
【００３３】グラフトベースの拡散源となるＮ型ポリシ
リコン５への砒素のイオン注入は、１×１０13〜５×１
０14ｃｍ-2とするのが望ましい。
リコン５への砒素のイオン注入は、１×１０13〜５×１
０14ｃｍ-2とするのが望ましい。
【００３４】つぎに厚さ１００〜２００ｎｍの窒化シリ
コン膜からなる第２の絶縁膜７を形成する。
コン膜からなる第２の絶縁膜７を形成する。
【００３５】つぎに異方性エッチングにより第２の絶縁
膜７、高融点シリサイド６、Ｎ型ポリシリコン５を選択
的にエッチングする。
膜７、高融点シリサイド６、Ｎ型ポリシリコン５を選択
的にエッチングする。
【００３６】つぎに図３（ｂ）に示すように、等方性ウ
ェットエッチングにより、Ｎ型ポリシリコン５の下部の
第１の絶縁膜３をサイドエッチングする。
ェットエッチングにより、Ｎ型ポリシリコン５の下部の
第１の絶縁膜３をサイドエッチングする。
【００３７】このサイドエッチングによりベース取り出
し部の幅ｄが決定される。この庇の縦／横の比ｄ／ｈが
３以上になると選択エピタキシャル成長による埋め込み
が困難になる。また庇の入口付近の成長が速いので、ｈ
＝５０ｎｍのときはｄ＝１００ｎｍ程度が望ましい。
し部の幅ｄが決定される。この庇の縦／横の比ｄ／ｈが
３以上になると選択エピタキシャル成長による埋め込み
が困難になる。また庇の入口付近の成長が速いので、ｈ
＝５０ｎｍのときはｄ＝１００ｎｍ程度が望ましい。
【００３８】つぎに図３（ｃ）に示すように、９００℃
でＳｉＣｌ4 をソースガスとして減圧下で選択エピタキ
シャル成長を行なって、エミッタ開口の底面、庇部分、
ポリシリコン５側面に燐濃度１×１０18〜１×１０19ｃ
ｍ-3の選択エピタキシャルベース８を形成する。
でＳｉＣｌ4 をソースガスとして減圧下で選択エピタキ
シャル成長を行なって、エミッタ開口の底面、庇部分、
ポリシリコン５側面に燐濃度１×１０18〜１×１０19ｃ
ｍ-3の選択エピタキシャルベース８を形成する。
【００３９】つぎに図３（ｄ）に示すように、全面に第
３の絶縁膜９を堆積してからエッチバックして側壁を残
す。つぎに厚さ１００〜３００ｎｍの第２のポリシリコ
ン１０を堆積する。つぎに第２のポリシリコン１０を通
してＰ型不純物をイオン注入あるいは熱拡散して選択エ
ピタキシャルベース８の表面にエミッタ（図示せず）を
形成して素子部が完成する。
３の絶縁膜９を堆積してからエッチバックして側壁を残
す。つぎに厚さ１００〜３００ｎｍの第２のポリシリコ
ン１０を堆積する。つぎに第２のポリシリコン１０を通
してＰ型不純物をイオン注入あるいは熱拡散して選択エ
ピタキシャルベース８の表面にエミッタ（図示せず）を
形成して素子部が完成する。
【００４０】本実施例により極めてｆT の高いＰＮＰト
ランジスタが得られる。
ランジスタが得られる。
【００４１】
【発明の効果】薄い第１の酸化膜を隔ててベース取出し
用の高濃度ドープポリシリコンを堆積するので、そのあ
との熱処理工程でコレクタとなるエピタキシャル層に不
純物が拡散することがない。特にＢｉ−ＣＭＯＳ集積回
路に適用したときは、少なくとも数回以上の熱処理工程
が追加されるので、効果は極めて大きい。
用の高濃度ドープポリシリコンを堆積するので、そのあ
との熱処理工程でコレクタとなるエピタキシャル層に不
純物が拡散することがない。特にＢｉ−ＣＭＯＳ集積回
路に適用したときは、少なくとも数回以上の熱処理工程
が追加されるので、効果は極めて大きい。
【００４２】ポリシリコンを反応性イオンエッチングし
てエミッタ開口を形成するとき、第１の薄い絶縁膜がエ
ッチングストッパとなる。エピタキシャル層がエッチン
グされることがない。表面損傷を受けないので、ベース
電流の微小リークは発生しない。犠牲酸化を行なう必要
もない。
てエミッタ開口を形成するとき、第１の薄い絶縁膜がエ
ッチングストッパとなる。エピタキシャル層がエッチン
グされることがない。表面損傷を受けないので、ベース
電流の微小リークは発生しない。犠牲酸化を行なう必要
もない。
【００４３】等方性ウェットエッチングによるサイドエ
ッチングを用いているので、グラフトベースの平面寸法
は自己整合的に決まり、フィールド酸化膜とエミッタ開
口との目合せずれの影響を受けない。ベース抵抗のばら
つきが極めて小さくなる。
ッチングを用いているので、グラフトベースの平面寸法
は自己整合的に決まり、フィールド酸化膜とエミッタ開
口との目合せずれの影響を受けない。ベース抵抗のばら
つきが極めて小さくなる。
【００４４】接合容量およびベース抵抗が低減され、遮
断周波数が高く、リニアリティの良いバイポーラトラン
ジスタが実現された。
断周波数が高く、リニアリティの良いバイポーラトラン
ジスタが実現された。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】本発明の第３の実施例を工程順に示す断面図で
ある。
ある。
【図４】従来技術によるバイポーラトランジスタの製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
１ Ｎ型エピタキシャル層 １ａ Ｐ型エピタキシャル層 ２ フィールド酸化膜 ３ 薄い第１の絶縁膜 ４ Ｐ型ポリシリコン ５ Ｎ型ポリシリコン ６ 高融点金属シリサイド ７ 第２の絶縁膜 ８ 選択エピタキシャルベース ９ 第３の絶縁膜（側壁） １０ 第２のポリシリコン １１ 第２の埋込コレクタ １２ 酸化シリコン膜 １３ 窒化シリコン膜 ｈ 薄い第１の絶縁膜の厚さ ｄ ベース取り出し部の幅
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73
Claims (1)
- 【請求項１】 半導体基板の一主面に選択的に一導電型
埋込層を形成したのち、全面にエピタキシャル層を形成
する工程と、薄い第１の絶縁膜、逆導電型ポリシリコン
を含む導電膜、第２の絶縁膜を順次堆積する工程と、選
択的に前記第２の絶縁膜および前記導電膜を異方性エッ
チングして第１の開口を形成する工程と、前記第２の絶
縁膜をマスクとして前記第１の絶縁膜をエッチングして
前記導電膜下に庇ができるようにサイドエッチングする
工程と、選択シリコンエピタキシャル成長法により、前
記庇、前記開口底面、前記ポリシリコン側面にベース層
を形成する工程と、第３の絶縁膜を堆積してからエッチ
バックして前記開口に側壁を形成する工程と、第２のポ
リシリコンを堆積したのち高濃度の一導電型不純物をド
ープして熱処理することにより、エミッタを形成する工
程とを含む半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23271991A JP3149470B2 (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
| EP19920308310 EP0532355A3 (en) | 1991-09-12 | 1992-09-11 | Method for manufacturing a bipolar transistor having a reduced collector-base capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23271991A JP3149470B2 (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574789A JPH0574789A (ja) | 1993-03-26 |
| JP3149470B2 true JP3149470B2 (ja) | 2001-03-26 |
Family
ID=16943717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23271991A Expired - Fee Related JP3149470B2 (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0532355A3 (ja) |
| JP (1) | JP3149470B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531341B2 (ja) * | 1993-04-22 | 1996-09-04 | 日本電気株式会社 | シリコンバイポ―ラ型半導体装置の製造方法 |
| US5459084A (en) * | 1994-12-19 | 1995-10-17 | Electronics And Telecommunications Research Institute | Method for fabricating hetero-junction bipolar transistor having reduced base parasitic resistance |
| JPH10256269A (ja) * | 1997-03-17 | 1998-09-25 | Sony Corp | 半導体装置の製造方法 |
| US6680522B1 (en) | 1999-01-11 | 2004-01-20 | Nec Electronics Corporation | Semiconductor device with reduced electrical variation |
| US6323538B1 (en) * | 1999-01-12 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor and method for fabricating the same |
| DE10038955C2 (de) * | 2000-08-09 | 2002-07-11 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0306213A3 (en) * | 1987-09-02 | 1990-05-30 | AT&T Corp. | Submicron bipolar transistor with edge contacts |
| US4892837A (en) * | 1987-12-04 | 1990-01-09 | Hitachi, Ltd. | Method for manufacturing semiconductor integrated circuit device |
| EP0418421B1 (de) * | 1989-09-22 | 1998-08-12 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Bipolartransistors mit verminderter Basis/Kollektor-Kapazität |
-
1991
- 1991-09-12 JP JP23271991A patent/JP3149470B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-11 EP EP19920308310 patent/EP0532355A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574789A (ja) | 1993-03-26 |
| EP0532355A3 (en) | 1993-08-04 |
| EP0532355A2 (en) | 1993-03-17 |
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Legal Events
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