JPH06244194A - 高速バイポーラトランジスタの製造方法 - Google Patents
高速バイポーラトランジスタの製造方法Info
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- JPH06244194A JPH06244194A JP5053273A JP5327393A JPH06244194A JP H06244194 A JPH06244194 A JP H06244194A JP 5053273 A JP5053273 A JP 5053273A JP 5327393 A JP5327393 A JP 5327393A JP H06244194 A JPH06244194 A JP H06244194A
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- semiconductor substrate
- polysilicon layer
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Abstract
(57)【要約】
【目的】 高速バイポーラトランジスタの生産を安定し
て行なえる製造方法を提供する。 【構成】 エミッタ領域上にピラー１０を形成し、該ピ
ラー１０をマスクにしてベース接続用不純物を回転斜め
イオン注入し、接続領域１１を形成、この接続領域１１
にて後に形成する真性ベース領域とベースコンタクトの
接続を確実にする。
て行なえる製造方法を提供する。 【構成】 エミッタ領域上にピラー１０を形成し、該ピ
ラー１０をマスクにしてベース接続用不純物を回転斜め
イオン注入し、接続領域１１を形成、この接続領域１１
にて後に形成する真性ベース領域とベースコンタクトの
接続を確実にする。
Description
【０００１】
【産業上の利用分野】本発明は高速で動作するバイポー
ラ型トランジスタの製造方法に関する。
ラ型トランジスタの製造方法に関する。
【０００２】
【従来の技術】バイポーラ型トランジスタで構成される
半導体集積回路、特に高速デバイスを開発するにあた
り、自己整合的にエミッタベース分離がなされる方法が
とられている。特に、Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔ
ｔｅｒｓ １９２８３（１９８３）及びＳｙｍｐｏ．Ｖ
ＬＳＩ Ｔｅｃｈ Ｄｉｇ・Ｐａｐｅｒｓ１６（１９８
３）において、Ｔ．Ｓａｋａｉらによって示された Ａ
ｄｖａｎｃｅｄ ＳｕｐｅｒＳｅｌｆ−ａｌｉｇｎｅｄ
ｔｅｃｈｎｏｌｏｇｙ（略称ＳＳＴ）がその一例とし
てあげられる。
半導体集積回路、特に高速デバイスを開発するにあた
り、自己整合的にエミッタベース分離がなされる方法が
とられている。特に、Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔ
ｔｅｒｓ １９２８３（１９８３）及びＳｙｍｐｏ．Ｖ
ＬＳＩ Ｔｅｃｈ Ｄｉｇ・Ｐａｐｅｒｓ１６（１９８
３）において、Ｔ．Ｓａｋａｉらによって示された Ａ
ｄｖａｎｃｅｄ ＳｕｐｅｒＳｅｌｆ−ａｌｉｇｎｅｄ
ｔｅｃｈｎｏｌｏｇｙ（略称ＳＳＴ）がその一例とし
てあげられる。
【０００３】
【発明が解決しようとする課題】上記のＳＳＴではベー
スコンタクトとベース領域を繋ぐ方法として、例えばＮ
ＰＮトランジスタの場合、ベースコンタクトからの濃い
Ｐ型不純物（一般にホウ素）を拡散させベースと接続さ
せている。しかしこの方法ではベースコンタクトとエミ
ッタの距離を決めているサイドスペーサの形成がＣＶＤ
によるポリシリコンの堆積とエッチバックによっている
ので、その一連の工程の制御が困難であり、再現性に問
題があった。つまり上記工程によるサイドスペーサの厚
さのばらつきでサイドスペーサが薄くなると濃いＰ型層
とエミッタが直接接触し、ベース／エミッタ容量の増
大、リーク電流の増大（微少コレクタ電流での電流増幅
率低下）などの問題が起こり、逆にサイドスペーサが厚
くなるとベース抵抗が増大し高速性が阻害された。本発
明は上記問題に鑑みてなされたものであり、高速バイポ
ーラトランジスタの生産を安定して行なえる製造方法を
提供することを目的とする。
スコンタクトとベース領域を繋ぐ方法として、例えばＮ
ＰＮトランジスタの場合、ベースコンタクトからの濃い
Ｐ型不純物（一般にホウ素）を拡散させベースと接続さ
せている。しかしこの方法ではベースコンタクトとエミ
ッタの距離を決めているサイドスペーサの形成がＣＶＤ
によるポリシリコンの堆積とエッチバックによっている
ので、その一連の工程の制御が困難であり、再現性に問
題があった。つまり上記工程によるサイドスペーサの厚
さのばらつきでサイドスペーサが薄くなると濃いＰ型層
とエミッタが直接接触し、ベース／エミッタ容量の増
大、リーク電流の増大（微少コレクタ電流での電流増幅
率低下）などの問題が起こり、逆にサイドスペーサが厚
くなるとベース抵抗が増大し高速性が阻害された。本発
明は上記問題に鑑みてなされたものであり、高速バイポ
ーラトランジスタの生産を安定して行なえる製造方法を
提供することを目的とする。
【０００４】
【課題を解決するための手段】上記問題を解決するため
本発明は半導体基体の主面上のエミッタとなる部分に酸
化膜を形成し、該酸化膜上に窒化膜を形成し、該窒化膜
上に酸化膜を形成して成るピラーを形成し、上記半導体
基体の上記ピラー周縁に上記半導体基体の主面に対し斜
め上方からイオン注入にてベース不純物を導入して、こ
れにより形成された領域（接続領域）によりエミッタ直
下の真性ベース領域とベース取り出し電極直下のベース
コンタクトの接続をするように構成している。
本発明は半導体基体の主面上のエミッタとなる部分に酸
化膜を形成し、該酸化膜上に窒化膜を形成し、該窒化膜
上に酸化膜を形成して成るピラーを形成し、上記半導体
基体の上記ピラー周縁に上記半導体基体の主面に対し斜
め上方からイオン注入にてベース不純物を導入して、こ
れにより形成された領域（接続領域）によりエミッタ直
下の真性ベース領域とベース取り出し電極直下のベース
コンタクトの接続をするように構成している。
【０００５】
【作用】このように構成することによりベースコンタク
トと真性ベース領域の接続を拡散でなく、拡散よりも不
純物濃度の制御が行ない易いイオン注入により行なうこ
ととなる。また、ベースコンタクトと真性ベース領域の
間に上記イオン注入によりドープされて形成された接続
領域が必ず介在することになり、ベースコンタクトと真
性ベース領域の接続を確実にする。
トと真性ベース領域の接続を拡散でなく、拡散よりも不
純物濃度の制御が行ない易いイオン注入により行なうこ
ととなる。また、ベースコンタクトと真性ベース領域の
間に上記イオン注入によりドープされて形成された接続
領域が必ず介在することになり、ベースコンタクトと真
性ベース領域の接続を確実にする。
【０００６】
【実施例】以下、本発明の実施例を図面に沿って説明す
る。図１乃至図８は本発明によるＮＰＮ型バイポーラト
ランジスタの製造方法を示す図であり、図において１は
Ｐ型基板、２はＮ型埋め込み層、３はＮ型エピタキシャ
ル層、４は酸化膜、５はＰ型埋め込み層、６はＮ+コレ
クタ層、７は酸化膜、８は窒化膜、９は酸化膜、１０は
ピラー、１１はベースコンタクトと真性ベース領域を接
続する接続領域、１２はベース取り出し電極用ポリシリ
コン、１３はフォトレジスト、１４は酸化膜、１５はエ
ミッタ取り出し電極用ポリシリコン、１６はＰ+ベース
領域、１７はＮ+エミッタ領域、１８はＰ-ベース領域
（真性ベース領域）を示す。
る。図１乃至図８は本発明によるＮＰＮ型バイポーラト
ランジスタの製造方法を示す図であり、図において１は
Ｐ型基板、２はＮ型埋め込み層、３はＮ型エピタキシャ
ル層、４は酸化膜、５はＰ型埋め込み層、６はＮ+コレ
クタ層、７は酸化膜、８は窒化膜、９は酸化膜、１０は
ピラー、１１はベースコンタクトと真性ベース領域を接
続する接続領域、１２はベース取り出し電極用ポリシリ
コン、１３はフォトレジスト、１４は酸化膜、１５はエ
ミッタ取り出し電極用ポリシリコン、１６はＰ+ベース
領域、１７はＮ+エミッタ領域、１８はＰ-ベース領域
（真性ベース領域）を示す。
【０００７】まず、通常の工程により、Ｐ型シリコン基
板１にＮ型埋め込み層２とＰ型埋め込み層５を形成し、
Ｎ型エピタキシャル層３を成長させ、素子分離用のリセ
ス型ロコスの酸化膜４を形成し、Ｎ+コレクタ層６を形
成する（図１）。続いて熱酸化又はＣＶＤで半導体基体
の主面全面に厚さ１００オングストローム（この値は５
０乃至３００オングストロームの範囲内で選択するのが
望ましい）の薄い酸化膜７と厚さ１００オングストロー
ム（この値は５０乃至２００オングストロームの範囲内
で選択するのが望ましい）の薄い窒化膜８を形成する。
その後、それらの上に厚さ３５００オングストローム
（この値は後に形成するベース取り出し電極用ポリシリ
コン１２の厚さに応じて３０００乃至６０００オングス
トロームの範囲内で選択するのが望ましい）の厚い酸化
膜９を形成し、エミッタ領域及びコレクタ領域（図示せ
ず）以外の酸化膜９、窒化膜８及び酸化膜７を異方性エ
ッチングにより除去し、ピラー１０を形成する（図
２）。
板１にＮ型埋め込み層２とＰ型埋め込み層５を形成し、
Ｎ型エピタキシャル層３を成長させ、素子分離用のリセ
ス型ロコスの酸化膜４を形成し、Ｎ+コレクタ層６を形
成する（図１）。続いて熱酸化又はＣＶＤで半導体基体
の主面全面に厚さ１００オングストローム（この値は５
０乃至３００オングストロームの範囲内で選択するのが
望ましい）の薄い酸化膜７と厚さ１００オングストロー
ム（この値は５０乃至２００オングストロームの範囲内
で選択するのが望ましい）の薄い窒化膜８を形成する。
その後、それらの上に厚さ３５００オングストローム
（この値は後に形成するベース取り出し電極用ポリシリ
コン１２の厚さに応じて３０００乃至６０００オングス
トロームの範囲内で選択するのが望ましい）の厚い酸化
膜９を形成し、エミッタ領域及びコレクタ領域（図示せ
ず）以外の酸化膜９、窒化膜８及び酸化膜７を異方性エ
ッチングにより除去し、ピラー１０を形成する（図
２）。
【０００８】次にピラー１０をマスクにしてピラー１０
周縁の半導体基体にホウ素イオンを回転斜めイオン注入
する。この際、ホウ素イオンは加速電圧１００ｋｅＶ
（６０ｋｅＶ乃至１４０ｋｅＶで、後に形成する酸化膜
１４に応じて定める）で４５゜の角度（この角度は３０
乃至８０゜の間に設定するのが望ましい）からドーズ量
１×１０14／ｃｍ2（この値は２×１０13乃至２×１０
14／ｃｍ2の間に設定するのが望ましい）程度打ち込
む。この回転斜めイオン注入により、接続領域１１を形
成する（図３）。
周縁の半導体基体にホウ素イオンを回転斜めイオン注入
する。この際、ホウ素イオンは加速電圧１００ｋｅＶ
（６０ｋｅＶ乃至１４０ｋｅＶで、後に形成する酸化膜
１４に応じて定める）で４５゜の角度（この角度は３０
乃至８０゜の間に設定するのが望ましい）からドーズ量
１×１０14／ｃｍ2（この値は２×１０13乃至２×１０
14／ｃｍ2の間に設定するのが望ましい）程度打ち込
む。この回転斜めイオン注入により、接続領域１１を形
成する（図３）。
【０００９】続いて、ピラー１０を含む半導体基体の主
面前面にＣＶＤにより第一のポリシリコン層を３５００
オングストローム（この値は２０００乃至５０００オン
グストロームの範囲内で選択することが望ましい）の厚
さに形成し、その上からホウ素を加速電圧３０ｋｅＶで
ドーズ量５×１０15／ｃｍ2（この値は３×１０15乃至
１×１０16／ｃｍ2の範囲内で選択することが望まし
い）程度イオンを注入して、該第一のポリシリコン層を
ベース電極たり得るようにその抵抗値を下げ、ベース取
り出し電極用ポリシリコン１２を得る。次にポリシリコ
ン１２上の全面に厚いフォトレジスト１３を塗布し、表
面を平坦化する（図４）。
面前面にＣＶＤにより第一のポリシリコン層を３５００
オングストローム（この値は２０００乃至５０００オン
グストロームの範囲内で選択することが望ましい）の厚
さに形成し、その上からホウ素を加速電圧３０ｋｅＶで
ドーズ量５×１０15／ｃｍ2（この値は３×１０15乃至
１×１０16／ｃｍ2の範囲内で選択することが望まし
い）程度イオンを注入して、該第一のポリシリコン層を
ベース電極たり得るようにその抵抗値を下げ、ベース取
り出し電極用ポリシリコン１２を得る。次にポリシリコ
ン１２上の全面に厚いフォトレジスト１３を塗布し、表
面を平坦化する（図４）。
【００１０】その後ＲＩＥ（反応性イオンエッチング）
により全面をエッチバックして上記酸化膜９を露出させ
る（図５）。酸化膜９のみをバッファードふっ酸等でエ
ッチング除去し、ポリシリコン１２上に９００℃（この
値は８００℃乃至９５０℃の範囲に設定することが望ま
しい）の高圧酸化で厚さ２０００オングストローム（こ
の値は１５００乃至３５００オングストロームの範囲内
で選択することが望ましい）の酸化膜１４を形成すると
同時にポリシリコン１２からベース不純物の拡散を行な
い、ベースコンタクト領域であるＰ+ベース領域１６を
形成する（図６）。
により全面をエッチバックして上記酸化膜９を露出させ
る（図５）。酸化膜９のみをバッファードふっ酸等でエ
ッチング除去し、ポリシリコン１２上に９００℃（この
値は８００℃乃至９５０℃の範囲に設定することが望ま
しい）の高圧酸化で厚さ２０００オングストローム（こ
の値は１５００乃至３５００オングストロームの範囲内
で選択することが望ましい）の酸化膜１４を形成すると
同時にポリシリコン１２からベース不純物の拡散を行な
い、ベースコンタクト領域であるＰ+ベース領域１６を
形成する（図６）。
【００１１】次に真性ベース領域の形成のため露出した
窒化膜８の上以外の部分をフォトレジストで覆い、窒化
膜８越しにホウ素を加速電圧１０ｋｅＶでドーズ量４×
１０13／ｃｍ2程度イオン注入しＰ-ベース領域１８を得
る。続いてＯ2プラズマや１００乃至１５０℃のＨ2ＳＯ
4＋Ｈ2Ｏ2液で上記フォトレジストを除去後、ＲＩＥで
露出した窒化膜８をエッチング除去し、さらにバッファ
ードふっ酸で酸化膜７をエッチング除去する。なお、上
記ホウ素のイオン注入は窒化膜８を除去後酸化膜７越し
に、または窒化膜８及び酸化膜７を除去後半導体基体露
出部に行なっても良い。
窒化膜８の上以外の部分をフォトレジストで覆い、窒化
膜８越しにホウ素を加速電圧１０ｋｅＶでドーズ量４×
１０13／ｃｍ2程度イオン注入しＰ-ベース領域１８を得
る。続いてＯ2プラズマや１００乃至１５０℃のＨ2ＳＯ
4＋Ｈ2Ｏ2液で上記フォトレジストを除去後、ＲＩＥで
露出した窒化膜８をエッチング除去し、さらにバッファ
ードふっ酸で酸化膜７をエッチング除去する。なお、上
記ホウ素のイオン注入は窒化膜８を除去後酸化膜７越し
に、または窒化膜８及び酸化膜７を除去後半導体基体露
出部に行なっても良い。
【００１２】続いて半導体基体の主面及びポリシリコン
１２の酸化膜１４上にＣＶＤにより第二のポリシリコン
層を１５００オングストローム（この値は１２００乃至
４０００オングストロームの範囲内で選択することが望
ましい）の厚さに形成し、その上からヒ素（Ａｓ）を加
速電圧８０ｋｅＶでドーズ量１×１０16／ｃｍ2程度イ
オン注入して、該ポリシリコン層をエミッタ電極たり得
るようにその抵抗値を下げ、エミッタ取り出し電極用ポ
リシリコン１５を得る。その後ＲＴＡで１０００℃１０
秒のアニールを行なうと共にエミッタ拡散を行ないＮ+
エミッタ領域１７を形成し、エミッタ取り出し電極用ポ
リシリコン１５のエミッタ取り出し電極部分及びコレク
タ取り出し電極部分（図示せず）以外をエッチング除去
してパターニングする（図８）。以後の工程は通常のバ
イポーラトランジスタの製造工程と同様である。 以
上、ＮＰＮ型バイポーラトランジスタを例に取り説明を
行なったが、ＰＮＰ型バイポーラトランジスタにも本発
明を適用できることは言うまでもない。また、ポリシリ
コンへのイオン注入による不純物の導入は、ドープトポ
リシリコンを使用することにより省略することができ
る。
１２の酸化膜１４上にＣＶＤにより第二のポリシリコン
層を１５００オングストローム（この値は１２００乃至
４０００オングストロームの範囲内で選択することが望
ましい）の厚さに形成し、その上からヒ素（Ａｓ）を加
速電圧８０ｋｅＶでドーズ量１×１０16／ｃｍ2程度イ
オン注入して、該ポリシリコン層をエミッタ電極たり得
るようにその抵抗値を下げ、エミッタ取り出し電極用ポ
リシリコン１５を得る。その後ＲＴＡで１０００℃１０
秒のアニールを行なうと共にエミッタ拡散を行ないＮ+
エミッタ領域１７を形成し、エミッタ取り出し電極用ポ
リシリコン１５のエミッタ取り出し電極部分及びコレク
タ取り出し電極部分（図示せず）以外をエッチング除去
してパターニングする（図８）。以後の工程は通常のバ
イポーラトランジスタの製造工程と同様である。 以
上、ＮＰＮ型バイポーラトランジスタを例に取り説明を
行なったが、ＰＮＰ型バイポーラトランジスタにも本発
明を適用できることは言うまでもない。また、ポリシリ
コンへのイオン注入による不純物の導入は、ドープトポ
リシリコンを使用することにより省略することができ
る。
【００１３】
【発明の効果】以上説明したように、本発明によると、 ベース領域とベースコンタクト部分の接続を容易にイ
オン注入にて所望の濃度に形成できる。 ベース部分のシリコン表面をドライエッチングでダメ
ージを与えない（シリコンの上の酸化膜はウェットエッ
チングで除去する）のでトランジスタ特性の劣化がな
い。 エミッタ部分とベース（及びベース電極）の形成がセ
ルフアラインでできるので、ベース面積を最小にでき
る。 エミッタ開孔部をフォトリソグラフの限界以下の幅で
形成できる。（最初のピラーの幅からポリシリコンの酸
化により幅を狭くできる。） 真性ベース領域とベースコンタクトの距離をポリシリ
コンの酸化膜で決めることができるので、エッチバック
とＣＶＤによる堆積後に形成するＳＳＴのサイドスペー
サによるよりも再現性よくできる。 等の効果がある。
オン注入にて所望の濃度に形成できる。 ベース部分のシリコン表面をドライエッチングでダメ
ージを与えない（シリコンの上の酸化膜はウェットエッ
チングで除去する）のでトランジスタ特性の劣化がな
い。 エミッタ部分とベース（及びベース電極）の形成がセ
ルフアラインでできるので、ベース面積を最小にでき
る。 エミッタ開孔部をフォトリソグラフの限界以下の幅で
形成できる。（最初のピラーの幅からポリシリコンの酸
化により幅を狭くできる。） 真性ベース領域とベースコンタクトの距離をポリシリ
コンの酸化膜で決めることができるので、エッチバック
とＣＶＤによる堆積後に形成するＳＳＴのサイドスペー
サによるよりも再現性よくできる。 等の効果がある。
【図１】本発明の一実施例を示す断面図である。
【図２】本発明の一実施例を示す断面図である。
【図３】本発明の一実施例を示す断面図である。
【図４】本発明の一実施例を示す断面図である。
【図５】本発明の一実施例を示す断面図である。
【図６】本発明の一実施例を示す断面図である。
【図７】本発明の一実施例を示す断面図である。
【図８】本発明の一実施例を示す断面図である。
１ Ｐ型基板 ２ Ｎ型埋め込み層 ３ Ｎ型エピタキシャル層 ４ 酸化膜 ５ Ｐ型埋め込み層 ６ Ｎ+コレクタ層 ７ 酸化膜 ８ 窒化膜 ９ 酸化膜 １０ ピラー １１ 接続領域 １２ ベース取り出し電極用ポリシリコン １３ フォトレジスト １４ 酸化膜 １５ エミッタ取り出し電極用ポリシリコン １６ Ｐ+ベース領域 １７ Ｎ+エミッタ領域 １８ Ｐ-ベース領域
Claims (2)
- 【請求項１】 半導体基板に埋め込み層を形成し、エピ
タキシャル層を成長させ、選択酸化により素子分離部を
形成し、コレクタ領域を形成した半導体基体上にバイポ
ーラ型トランジスタを形成する製造方法において、上記
半導体基体の主面上に酸化膜、該酸化膜上に窒化膜、該
窒化膜上に酸化膜を形成し、該半導体基体上の少なくと
もエミッタとなる所定の部分を除く上記酸化膜及び窒化
膜のすべてをエッチング除去してなるピラーを形成し、
上記半導体基体上のピラー周縁に、該半導体基体の主面
に対し斜め上方から、イオン注入にてベース不純物を導
入し、上記半導体基体及びピラー上の全面に第一のポリ
シリコン層を形成し、該第一のポリシリコン層にイオン
注入にて、ベース接続用不純物を導入し、該第一のポリ
シリコン層上の全面にフォトレジストを塗布し、該フォ
トレジスト及び上記ポリシリコン層をエッチバックし、
上記ピラー上部の酸化膜を露出させるとともに上記第一
のポリシリコン層の表面を平坦化し、上記ピラー上部の
酸化膜を窒化膜／ポリシリコンとの選択比が高いもので
エッチング除去し、上記第一のポリシリコン層の露出部
を熱酸化すると共に該第一のポリシリコン層から上記半
導体基体内にベース不純物を拡散し、上記半導体基体内
にイオン注入にて上記ピラーの窒化膜越しに、または該
窒化膜の露出部をエッチング除去後上記ピラーの酸化膜
越しに、もしくは該酸化膜をエッチング除去後上記半導
体基体の露出部にベース不純物を導入し、上記ピラーの
窒化膜の露出部及び該露出部下の酸化膜をエッチング除
去後、上記半導体基体の露出部及び上記第一のポリシリ
コン層上の酸化膜上の全面に第二のポリシリコン層を形
成し、該第二のポリシリコン層にイオン注入にてエミッ
タ不純物を導入し、上記半導体基体内にエミッタ不純物
を拡散し、上記第二のポリシリコン層をパターニングす
る工程を備えたことを特徴とする高速バイポーラトラン
ジスタの製造方法。 - 【請求項２】 上記第一及び第二のポリシリコン層のう
ち、少なくともどちらか一方がドープトポリシリコンか
ら成り、第一又は第二のポリシリコン層へのイオン注入
によるベースあるいはエミッタ不純物の導入をする工程
のどちらか又は両方が省略されることを特徴とする請求
項１に記載の高速バイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05327393A JP3241150B2 (ja) | 1993-02-19 | 1993-02-19 | 高速バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05327393A JP3241150B2 (ja) | 1993-02-19 | 1993-02-19 | 高速バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244194A true JPH06244194A (ja) | 1994-09-02 |
| JP3241150B2 JP3241150B2 (ja) | 2001-12-25 |
Family
ID=12938137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05327393A Expired - Fee Related JP3241150B2 (ja) | 1993-02-19 | 1993-02-19 | 高速バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3241150B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5893759A (en) * | 1995-04-20 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
-
1993
- 1993-02-19 JP JP05327393A patent/JP3241150B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5893759A (en) * | 1995-04-20 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3241150B2 (ja) | 2001-12-25 |
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