JPH0522388B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路装置（以下ICと略称
する。）に関し、特にバイポーラ型素子を含むIC
を対象とする。

バイポーラ型ICにおいては素子間の電気的絶
縁（アイソレーシヨン）を成すことは必須であ
り、その具体的方法の一つとして、高集積化が図
れる理由から半導体領域をフイールド酸化膜と呼
ばれる酸化膜（SiO₂膜）で囲むアイソプレーナ
法が現在多く採用されている。

このアイソプレーナ型ICにおいてはフイール
ド酸化膜下の半導体層によつて電流が他の半導体
領域へ導通しないようにチヤンネルストツパを設
ける必要がある。このチヤンネルストツパの形成
にあたつては、例えば特公昭51−438号公報等に
知られている方法によればチヤンルストツパとフ
イールド酸化膜とを同一のマスクで形成してい
る。このチヤンルストツパ形成時には基板表面に
予め形成されている基板と異なる導電型の埋込層
との間の位置合わせを行う必要がある。例えば、
第５図に示すようなＰ型Pi基板１上にＮ＋埋込層
２を介してＮ型エピタキシヤル層を形成し、選択
酸化により形成したフイールド酸化膜３でＰ型ベ
ース４とＮ＋型コレクタ（コンタクト部）５とを
分離したNPNトランジスタを構成する場合、チ
ヤネルストツパ６形成するためにＮ＋埋込層２に
対するマスク合わせが必要になり、集積度向上の
妨げになるという欠点を有する。さらにはフイー
ルド酸化膜３下にマスクずれがあるとトランジス
タのベース側とコレクタ側とでアイソレーシヨン
耐圧の不均衡を生じる、隣接する埋込層間の耐圧
の値を確保するにはチヤネルストツパ領域６を小
さくできないため集積度の向上に困難である等の
欠点がある。

なお、フイールド酸化膜下のチヤンネルストツ
パを形成する従来の他の技術が特開昭54−162978
号公報に示されている。この例ではＰ型半導体基
板上に多結晶シリコン膜とシリコン窒化膜
（Si₃N₄）を順次形成後、選択的にSi₃N₄膜を除去
し、これをマスクととして埋込層とるＮ型不純物
を打込み、引き続き同一マスクにより多結晶シリ
コン膜を選択酸化して酸化膜を設け、マスクとな
つた窒化膜除去後、多結晶シリコン膜と酸化膜と
の材質の違いを利用してＰ型不純物を基板表面に
打込みチヤンネルストツパを形成している。しか
しこの方法によれば、(1)Ｎ＋型埋込層及び酸化膜
形成時のマスクとして多結晶シリコンを使用して
いるため、Ｎ型不純物の横方向への拡散が大き
く、そのため、Si₃N₄膜によるＮ型埋込層の位置
の規定が難しく、又隣接する素子のコレクタ間の
耐圧が劣る。(2)多結晶シリコンの熱処理及び酸化
によつて、シリコン基板表面に積層欠陥及び群生
転移が生じたり、多結晶シリコンの結晶サイズが
成長して大きくなるためシリコン基板表面の凹凸
がいちじるしくなる等の欠点がさけられない。

［発明が解決しようとする課題］ 本発明の目的とするところはバイポーラ型IC
の集積度向上を図ることにある。

［課題を解決するための手段］ 本発明の構成は、第１導電型の半導体基板の一
主面に選択的に形成さたた該基板よりも不純物濃
度の高い第１導電型の第１半導体領域を有し、 前記第１半導体領域を取り囲むように前記半導
体基板の主面に選択的に形成され、前記第１導電
型に対し反対の第２導電型であつて、かつ前記第
１半導体領域の不純物濃度よりも低い濃度の第２
半導体領域を有し、前記第１半導体領域および前
記第２半導体領域を有する前記半導体基板表面上
に第１導電型の半導体層を有し、前記第１半導体
領域上の半導体層を取り囲むように選択的に形成
された熱酸化膜を有し、前記熱酸化膜および前記
第２半導体領域とで取り囲まれた前記半導体層内
に形成されたバイポーラトランジスタを有し、前
記第２半導体領域は前記第１半導体領域の端部上
に張り出し、その前記第２半導体領域の張り出し
部分上に位置した前記熱酸化膜部分は前記第１半
導体領域に近接した段差部分を有することにあ
る。

以下、本発明を図面に示した実施例によつて詳
細に説明する。

［実施例］ 第３Ａ図〜第３Ｉ図は本発明によるバイポーラ
ICの製造プロセスを示す各工程の断面図であつ
て、下記の工程(A)〜(I)に対応する。

(A) 高抵抗Ｐ−型Si基板１１を用意し、熱酸化に
よりその表面に900Åの薄いSiO₂膜１２を形成
する。その上にCVD（化学気相折出）法等によ
り耐酸化性の膜であるSi₃N₄膜１３を1500Å厚
に生成した後、ホトレジストをマスクとするプ
ラズマエツチングを行い、Ｎ＋埋込層を形成す
べき部分のSiO₂膜１２、Si₃N₄膜１３を選択的
に除去する。

(B) 上記Si₃N₄膜１３をマスクにしてアンチモン
（又はヒ素）を拡散によつて表面不純物濃度が
10¹⁹〜20²⁰atoms／cm³になるように基板に選択
的に導入するとともに、基板１１の表面を熱酸
化する。これによつて、Ｎ＋型埋込層１４を約
1.5μｍの深さに形成するとともに、Ｎ＋型埋込
層１４上の基板表面に4000Åの厚さの厚い
SiO₂膜１５を形成する。すなわち、Ｎ＋型埋
込層１４とSiO₂膜１５は同一のマスクによつ
て規定される。

(C) Si₃N₄膜１３を除去した後、SiO₂膜１５と
SiO₂膜１２の膜厚の差を利用してＰ型チヤン
ネルストツパ１６を形成する。すなわち、基板
全面にボロン（又は沸化ボロン）をイオン打ち
込みする。このとき、SiO₂膜１５とSiO₂膜１
２との間には3100Åの膜厚差があるので、ボロ
ンイオンはSiO₂膜１２がある領域では基板に
達せず、一方、SiO₂膜１２がある領域ではこ
の膜を透過して基板内に打込まれる。この後、
熱処理を行い、表面不純物濃度が10¹⁷atoms／
cm³となるようにＰ型チヤンネルストツパ１６を
形成する。

このように、Ｐ型チヤンネルストツパ１６は
SiO₂膜１５をマスクとして形成される。先に
述べたように、SiO₂膜１５とＮ＋型埋込層１
４とは同一のマスクによつて規定されたもので
あるから、Ｐ型チヤンネルストツパ１６はＮ＋
型埋込層１４によつてその位置が規定されるに
等しく、したがつて、これら相互の位置は位置
合わせするまでもなく自己整合的に規定され
る。

(D) HF系エツチング液によりSiO₂膜１２および
SiO₂膜１５をすべてエツチングによつて除去
する。このとき、基板表面には図に示すような
段差が生じる。これは酸化膜形成のために費や
された基板のシリコン量が異なるためである。

(E) 基板全面にＮ−型ドープエピタキシヤルシリ
コン層1.5μｍ〜2.0μｍの暑さに形成する。この
とき、上述の段差がそのままエピタキシヤル層
１７の表面に現れる。

(F) 酸化雰囲気中での熱処理によつてエピタキシ
ヤルシリコン層１７の表面にその表面酸化によ
る900Åの薄いSiO₂膜１８を生成する。さらに
CVD法によりSi₃N₄１９を1500Åの厚さに形成
した後、ホトエツチングにより、各半導体領域
を絶縁分離するためのSiO₂からなるアイソレ
ーシヨン層を形成すべき部分のSi₃N₄膜をエツ
チングして除去する。

(G) 酸化（ウエツト）雰囲気中で熱処理に行うこ
とによい、Cr₂O₃膜１９の形成されていない部
分のエピタキシヤル層１７を選択的に酸化し
て、フイールドSiO₂膜２０を10000Åの厚さに
形成する。これは、各半導体領域を互いに絶縁
分離するためのものである。このとき、チヤン
ネルストツパ１６が引き延ばされてフイールド
SiO₂膜２０に達しアイソレーシヨンが完成す
る。

(H) Si₃N₄膜１９を除去した後、新たに全面に
CVD法によりSi₃N₄膜２４を1400Åの厚さに形
成する。そして、コレクタ接続領域２１が形成
されるべき部分のSi₃N₄膜を選択的にエツチン
グにより除去し、露出したフイールドSiO₂膜
をマスクとしてリンをイオン打込みし、引続き
熱処理を行つてＮ＋型コレクタ接続領域２１を
形成する。

(I) Si₃N₄膜２４を全て取り除いた後、コレクタ
接続領域２１を覆うようにホトレジストマスク
（図示せず）を形成してベース形成のためにボ
ロンを全面にイオン打込みし、引き続き熱処理
を行い、深さ0.6μｍ程度にＰ＋型ベース領域２
２を形成する。次いで、前記ホトレジストマス
クを除去して後、PSG（リン・シリケート・ガ
ラス）膜２５をCVD法により約3500Åの厚さ
に形成し、ホトエツチングによりベース表面の
PSG膜の一部を除去し、ヒ素をイオン打込み
し、引き続き熱処理を行うことにより深さ
0.35μｍのＮ＋エミツタ領域２３を形成する。

(J) 最後に、各領域に対しコンタクトホールを開
窓し、アルミニウムを真空蒸着法によつて蒸着
し、引き続きこれを所望の形状にパターニング
して、各領域にオーミツクコンタクトするアル
ミニウム電極Ｅ，Ｂ，Ｃを形成することで、第
１図に示したように選択酸化膜２０で区画され
た中にNPN型バイポーラトランジスタが完成
される。

［発明の効果］ 上記したような本発明によれば、次のような効
果を得ることができる。

(1) 高集積のバイポーラ型素子を含むICが得ら
れる。

その理由は、半導体基板（高抵抗Ｐ−型Si基
板１１）内であつて、第１導電型の半導体領域
（実施例ではＮ＋型埋込層１４）に接して第１
導電型とは反対の第２導電型の半導体領域（実
施例ではＰ＋型埋込層１６）が選択的に設けら
れた構成であるためにある。これは前述の方法
により、第１導電型の半導体領域形成のための
マスクと第２導電型の半導体領域形成のための
マスクとの別マスクが不要となつたため、マス
ク合せを考慮する必要がない。すなわち、マス
ク合わせ余裕が不要であるとともに、両埋込層
は互い自己整合的に重なり合つたものであるた
め、この結果として集積度を大きく向上でき
る。以下、この点につき更に詳しく述べる。

前述の方法によれば、チヤンネルストツパと
なるＰ＋型埋込層は厚い酸化膜１５によつてそ
の位置が規定される。一方、この厚い酸化膜１
５とＮ＋型埋込層１４とは共通のマスク
（SiO₂膜とSi₃N₄膜）によつてそれらの位置が
規定される。マスクに多結晶Siを使用しないた
めＮ＋型埋込層拡散でＮ＋型埋込拡散でＮ＋型
不純物の横への拡がりがない。基板１１へのＰ
＋型拡散（チヤンネルストツパ形成）は厚い酸
化膜１４と薄い酸化膜１２の膜厚の差を利用し
て制御よく行うことができる。したがつて、Ｐ
＋型埋込層はＮ＋型埋込層によつてその位置が
規定されるに等しく相互の位置は位置合わせす
るまでもなく整合する。このように予め形成さ
れたＮ＋型埋込層に対してＰ＋型埋込層を形成
するときの位置合わせは不要で、したがつてマ
スク合わせ余裕をとる必要がない。

このようにマスク合わせ余裕が不要になる結
果、第２図と第６図とに対比的に示すパターン
で明らかなように素子を小さく形成でき、IC
の集積度が向上する。第２図は本発明の場合、
第６図は従来技術の場合のそれぞれ１つのトラ
ンジスタのパターンを平面図で示している。ま
ず、第６図において、距離lAはマスク合わせ
余裕（＝位置合わせの最大の誤差≒1μｍ）で
あり、距離lBはＰ型のベース領域ＢとＰ＋型
埋込層（Ｐ型チヤンネルストツパ）間の必要耐
圧を得るための距離であり、距離lCは隣接トラ
ンジスタのコレクタ間の必要耐圧を得るための
距離である。一方、本発明によれば、第２図に
示すようにベースＢ、コレクタＣは従来と同じ
寸法であるが、両埋込層が互いに自己整合的に
重なり合つたものであるため、マスク合わせ余
裕lAだけ省略することができる。

(2) プロセスが簡略化できる。

上述のように、位置合わせの必要性が無くな
つたことにより、第２導電型の半導体領域（実
施例ではＰ＋型埋込層１６）形成のためのマス
ク形成工程を省略でき、プロセスが簡略化でき
る。

(3) 高集積化を図りつつ、しかも耐圧を向上させ
ることができる。

上記１の理由により第２導電型の半導体領域
（Ｐ＋型埋込層１６）とバイポーラ型素子形成
領域（Ｐ型ベース領域）との間の距離のばらつ
きがなくなるので耐圧を向上でき、信頼性を向
上できる。すなわち、第２導電型の半導体層
（エピタキシヤル層１７）形成後に第２導電型
の半導体領域（Ｐ＋型のチヤンネルストツパで
あるＰ＋型埋込層１６）を形成する場合より
も、第２導電型の半導体領域（Ｐ＋型埋込層１
６）すなわちチヤンネルストツパとバイポーラ
素子形成領域（Ｐ型ベース領域）との間の距離
がとれ、耐圧を大きくできる。以下、その理由
を更に詳しく述べる。

前述の工程(D)から明らかなように、SiO₂膜
１５，１６の除去後（第３Ｄ図）はＮ＋型埋込
層１４表面とＰ＋型埋込層（Ｐ＋型チヤンネル
ストツパ）１６表面とに断差が生じ、この断差
がエピタキシヤル層１７の表面にも現れる。こ
の断差の存在が第３Ｇ図に示すようにＮ＋型埋
込層１４の端部上におけるフイールドSiO₂膜
２０の一部（２０ａ，２０ｂ）が落ち込み形成
されることになる。この落ち込み形成されたフ
イールドSiO₂膜部分２０ａが、第３Ｉ図に示
されたベース領域２２とのアイソレーシヨンマ
ージンを拡大してくれる。すなわち、フイール
ドSiO₂膜部分２０ａ，２０ｂがＰ＋型埋込層
１６の横方向の拡がり拡散を抑えてくれる。ま
た、前述の本発明の製造プロセスからも明らか
なように、Ｎ＋型埋込層１４がＰ＋型埋込層１
６よりも不純物濃度を高いためにＰ＋型埋込層
１６の横方向の拡がり拡散を抑えてくれる。

したがつて、集積度を向上させつつ、しかも
耐圧を向上させることができる。

(4) 基板接合容量を減らすことができる。

すなわち、上記(1)にともない半導体基板とコ
レクタ領域とのPN接合面積を減らすことがで
きるため、PN接合容量（基板接合容量）を減
らすことができる。

また、前述のようにＮ＋型埋込層１４がＰ＋
型埋込層１６よりも不純物濃度が高い、言い替
えれば、Ｐ＋型埋込層１６はＮ＋型埋込層１４
よりも不純物濃度が低い。そして、前述の工程
(G)でチヤンネルストツパ１６が引き延ばされる
ことからも裏付けられるように、Ｎ−型半導体
層の不純物濃度はＰ＋型埋込層のそれよりもさ
らに低い。このため、両者間のPN接合容量の
増大を避けることができる。

(5) 半導体層の結晶欠陥が生じない。

Ｐ＋型埋込層形成のための不純物の導入は薄
いSiO₂膜を通して行われ、かつその後、SiO₂
膜を取り除いてＰ＋型埋込層の上に直接にエピ
タキシヤル成長を行うため、半導体層の結晶欠
陥を生じることがない。又、結晶サイズの生長
による半導体層表面の凹凸も少なくなる。

(6) 前述の本発明の実施例によれば、以上の他
に、さらに集積度の向上に大きな効果を有す
る。

すなわち、アイソプレーナ法に代えて
LOCOS（Si選択低温酸化）法により形成した
SiO₂膜により素子の絶縁分離をおこなつてい
るので、Si₃N₄膜マスク下のシリコンのアンダ
ーエツチがなく、したがつてその分マスクに余
裕をとる必要がなく集積度を向上できる。第３
Ｆ図〜第３Ｇ図に示すようにアイソレーシヨン
SiO₂膜の形成時、Si₃N₄マスクをエピタキシヤ
ル層の凹部に形成するため、選択酸化によるバ
ードヘツド（SiO₂膜の突起部）の形成が緩和
され、この上に形成される配線の段切れがなく
なる。このように本実施例によれば、先述のマ
スク合わせ余裕省略による集積度向上の効果を
合わせて、さらに相乗適な効果を奏しバイポー
ラ型ICの集積度向上に極めて有効である。

［変形例］ 次に、本発明の第２の実施例として、素子間の
絶縁分離の方法としてPN接合アイソレーシヨン
を利用した例について説明する。

この場合のプロセスは、先の実施例で述べた半
導体基板１１上にエピタキシヤル半導体層１７を
形成するまでの工程（第３Ａ図〜第３Ｅ図）は同
じプロセスを用いその後半導体層１７の表面の一
部にSiO₂膜のホトレジスト処理による窓開エツ
チを行い、ボロン等を選択的に拡散又はイオン打
込みを行い半導体層表面からＰ＋型埋込層１６に
達するＰ＋型絶縁分離領域２６を得る。

第４図はこのようなプロセスにより得られたＰ
＋型絶縁分離領域２６により囲まれたＮ型エピタ
キシヤル層１７表面にＰ＋型ベース領域２２，Ｎ
＋かたエピタキシヤル領域２３、Ｎ＋型コレクタ
取出し部２１を形成した構造を示す。この実施例
によれば、先述した実施例によつて得られる効果
の他に次のような効果が得られる。特に、高速性
を要求されICではエピタキシヤル層１７は薄く、
例えば1.5〜2.0μｍに形成されるので、PN接合に
よる分離方法の組み合わせによつても絶縁分離領
域の面積は殆ど変化なく高集積度のICが得られ
る。また、酸化膜による分離法（アイソプレーナ
法）によつた場合と異なり、表面が平坦になり、
配線層の断線防止などに好都合である。

【図面の簡単な説明】

第１図は本発明のバイポーラICを示す要部断
面図。第２図は本発明のバイポーラICを示す要
部平面図。第３Ａ図〜第３Ｉ図は本発明による
ICの製造プロセスを示すための各工程の断面図。
第４図は本発明によるバイポーラICの他の形態
を示す断面図。第５図は従来技術により製造され
たバイポーラICの例を示す要部断面図。第６図
は従来技術により製造されたバイポーラICの例
を示す要部平面図。 １１……Ｐ−型シリコン基板、１２……薄い酸
化膜、１３……シリコン窒化膜、１４……Ｎ＋型
埋込層、１５……厚い酸化膜、１６……Ｐ＋型チ
ヤンネルストツパ、１７……Ｎ−型エピタキシヤ
ル層、２０……絶縁分離用のフイールド酸化膜、
２１……Ｎ＋型コレクタ接続領域、２２……Ｐ型
ベース領域、２３……Ｎ型エミツタ領域、２５…
…PSG膜、２６……Ｐ＋型分離領域。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体基板の一主面に選択的に
   形成された該基板よりも不純物濃度の高い第１導
   電型の第１半導体領域を有し、 前記第１半導体領域を取り囲むように前記半導
   体基板の主面に選択的に形成され、前記第１導電
   型に対し反対の第２導電型であつて、かつ前記第
   １半導体領域の不純物濃度よりも低い濃度の第２
   半導体領域を有し、 前記第１半導体領域および前記第２半導体領域
   を有する前記半導体基板表面上に第１導電型の半
   導体層を有し、 前記第１半導体領域上の半導体層を取り囲むよ
   うに選択的に形成された熱酸化膜を有し、 前記熱酸化膜および前記第２半導体領域とで取
   り囲まれた前記半導体層内に形成されたバイポー
   ラトランジスタを有し、 前記第２半導体領域は前記第１半導体領域の端
   部上に張り出し、その前記第２半導体領域の張り
   出し部分上に位置した前記熱酸化膜部分は前記第
   １半導体領域に近接した段差部分を有することを
   特徴とする半導体集積回路装置。