JPH0342866A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0342866A JPH0342866A JP2154121A JP15412190A JPH0342866A JP H0342866 A JPH0342866 A JP H0342866A JP 2154121 A JP2154121 A JP 2154121A JP 15412190 A JP15412190 A JP 15412190A JP H0342866 A JPH0342866 A JP H0342866A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、制御回路と、縦方向に電流を流す電力段とを
単一のチップにモノリシック形態で集積化して有する半
導体装置及びその製造方法に関するものである。
単一のチップにモノリシック形態で集積化して有する半
導体装置及びその製造方法に関するものである。
（従来の技術）
バイポーラトランジスタ（ＢＪＴ）を以って実現した電
力段と、関連の制御回路とを同一のチップ上で組合せる
ことにより極めてコンパクトで有効な装置が得られ、そ
れぞれ別々に構成する場合に比べて以下の利点が得られ
る。
力段と、関連の制御回路とを同一のチップ上で組合せる
ことにより極めてコンパクトで有効な装置が得られ、そ
れぞれ別々に構成する場合に比べて以下の利点が得られ
る。
−これらか同一のチップ上に設けられている為に、外部
制御を行なう場合よりもより有効な一連の専用制御（例
えば“熱遮断”、ある最大温度に達した際の電力段のス
イッチングオ）、直接二次降服に対する“ＳＯＡ”保護
、等）を導入しつる為に、半導体装置の信頼性及び効率
が増大する。
制御を行なう場合よりもより有効な一連の専用制御（例
えば“熱遮断”、ある最大温度に達した際の電力段のス
イッチングオ）、直接二次降服に対する“ＳＯＡ”保護
、等）を導入しつる為に、半導体装置の信頼性及び効率
が増大する。
−２つ（或いはそれ以上）のパケッジの代りに１つのパ
ケッジを用いる為に、このような半導体装置を用いたシ
ステムの価格を低減化するとともに、これによりシステ
ムの必要スペース及び重量を減少させるばかりではなく
、全体の信頼性を高める。
ケッジを用いる為に、このような半導体装置を用いたシ
ステムの価格を低減化するとともに、これによりシステ
ムの必要スペース及び重量を減少させるばかりではなく
、全体の信頼性を高める。
（発明が解決しようとする課題）
しかし、ＢＪＴ型の電力段を使用すると、基本的にスイ
ッチング速度が遅い、最大電流密度が小さい、逆バイア
ス安全動作領域（ＲＢＳＯＡ）が狭いといったような他
の問題を解決することを困難とする。
ッチング速度が遅い、最大電流密度が小さい、逆バイア
ス安全動作領域（ＲＢＳＯＡ）が狭いといったような他
の問題を解決することを困難とする。
ＭＯＳ型の電力段を用いることは既知であるか、ＭＯＳ
型の電力段を使用することは、過大な直列ドレイン抵抗
（Ｒ，、）に関連する問題の為に、低電圧で動作しつる
装置に対してのみ有効であるにすぎない。
型の電力段を使用することは、過大な直列ドレイン抵抗
（Ｒ，、）に関連する問題の為に、低電圧で動作しつる
装置に対してのみ有効であるにすぎない。
本発明の目的は、上述した利点を保持したまま、ＢＪＴ
及びＭＯ３電力段を使用する場合に関連する問題を解決
しうるようにした集積化モノリシック半導体装置を提供
せんとするにある。
及びＭＯ３電力段を使用する場合に関連する問題を解決
しうるようにした集積化モノリシック半導体装置を提供
せんとするにある。
（課題を解決するための手段）
上述した目的は、電力段をバイポーラモード電界効果ト
ランジスタ（ＢＭＦＥＴ トランジスタ）を以って実現
することにより達成される。
ランジスタ（ＢＭＦＥＴ トランジスタ）を以って実現
することにより達成される。
このようにすることにより、電力段の電流処理容量及び
堅牢性を最大にし、電力段の動特性を最良にすることが
できる。また、本発明によれば、以下の利点も得られる
。
堅牢性を最大にし、電力段の動特性を最良にすることが
できる。また、本発明によれば、以下の利点も得られる
。
−スイッチング速度が速くなり、従って電力損失が少な
くなる。
くなる。
一電流密度が大きくなり、従って半導体装置の面積を減
少せしめることができる。
少せしめることができる。
−ＲＢＳＯＡを広くでき、従って駆動回路の複雑性を少
なくできる。その理由は、誘導性負荷をスイッチング・
オフする際に最早や電力段を保護する必要がない為であ
る。
なくできる。その理由は、誘導性負荷をスイッチング・
オフする際に最早や電力段を保護する必要がない為であ
る。
−ＢＭＦＩＥＴ ）ランジスタがモジュラ構造である為
に、電力段の設計が容易となる（実際には、８ＭＦＥＴ
トランジスタが複数個の同一の単位セルから成る為、あ
る動作電流は必要な個数の単位セルを並列接続すること
により簡単に得られる。）以下図面につき説明する。
に、電力段の設計が容易となる（実際には、８ＭＦＥＴ
トランジスタが複数個の同一の単位セルから成る為、あ
る動作電流は必要な個数の単位セルを並列接続すること
により簡単に得られる。）以下図面につき説明する。
第１図は、１つのチップ上にモノリシック形態で集積化
した、制御回路及び縦方向に電流が流れる電力段を有す
る半導体装置の既知の構造を示す。図面を簡単とするた
めに、集積化した制御回路のうちの１つのＮＰＮトラン
ジスタ（Ｅがエミッタ端子、Ｂがベース端子及びＣがコ
レクタ端子をそれぞれ示す）のみと、１つのバイポーラ
電力トランジスタ（Ｅｌがエミッタ端子、Ｂｌがベース
端子及びＣ１がコレクタ端子をそれぞれ示す）とを示し
である。
した、制御回路及び縦方向に電流が流れる電力段を有す
る半導体装置の既知の構造を示す。図面を簡単とするた
めに、集積化した制御回路のうちの１つのＮＰＮトラン
ジスタ（Ｅがエミッタ端子、Ｂがベース端子及びＣがコ
レクタ端子をそれぞれ示す）のみと、１つのバイポーラ
電力トランジスタ（Ｅｌがエミッタ端子、Ｂｌがベース
端子及びＣ１がコレクタ端子をそれぞれ示す）とを示し
である。
領域１°及び２１は相俟ってＮＰＮ低電圧トランジスタ
の分離領域を構成し、この分離領域は半導体装置を正し
く動作させるために、端子Ｉを経て半導体装置自体の最
低電位点に接続される。
の分離領域を構成し、この分離領域は半導体装置を正し
く動作させるために、端子Ｉを経て半導体装置自体の最
低電位点に接続される。
（実施例）
第２図は本発明による同様な半導体装置の構造を示す。
この構造は、ＢＪＴ電力トランジスタの代りにＢＭＦＥ
Ｔ トランジスタ（Ｓがソース端子、Ｇがゲート端子及
びＤかドレイン端子をそれぞれ示す）を用いている点で
第１図のものと相違する。この半導体装置の製造方法を
以下に説明する。
Ｔ トランジスタ（Ｓがソース端子、Ｇがゲート端子及
びＤかドレイン端子をそれぞれ示す）を用いている点で
第１図のものと相違する。この半導体装置の製造方法を
以下に説明する。
高不純物濃度の単結晶珪素より成るｎ１型基板ｌ上にｎ
型エピタキシャル層２を成長させる（第３図）。
型エピタキシャル層２を成長させる（第３図）。
次に通常の技術の酸化、フォトマスキング、イオン注入
及び拡散処理を用いてｐ“型領域３を形成して集積化制
御回路の構成素子の横方向分離領域を構成し、この分離
領域内に、集積化制御回路のトランジスタの埋込コレク
タ層として作用するｎ＋型領域（４形成する。
及び拡散処理を用いてｐ“型領域３を形成して集積化制
御回路の構成素子の横方向分離領域を構成し、この分離
領域内に、集積化制御回路のトランジスタの埋込コレク
タ層として作用するｎ＋型領域（４形成する。
この時点で、チップの全領域上に延在する新たなエピタ
キシャル層を成長させてｎ型領域５を得る（第４図）。
キシャル層を成長させてｎ型領域５を得る（第４図）。
次に周知の技術の酸化、フットマスキング、イオン注入
及び拡散処理を用いて、ｐ＋型領域（６び７を形成する
。
及び拡散処理を用いて、ｐ＋型領域（６び７を形成する
。
第４図は、いかにして領域７が表面８から延在して領域
３に到達され且つ後にＮＰＮ低電圧トランジスタが形成
されるｎ型領域９を囲むかを、又領域７をＢＭＦＥＴ
）ランジスタのゲートとして用いられるようにするかを
示している。
３に到達され且つ後にＮＰＮ低電圧トランジスタが形成
されるｎ型領域９を囲むかを、又領域７をＢＭＦＥＴ
）ランジスタのゲートとして用いられるようにするかを
示している。
この時点で、８ＭＦＥＴトランジスタのソースとして及
び低電圧トランジスタのコレクタの直列抵抗を減少させ
るコレクタシンクとしてそれぞれ用いるｎ′″型領域１
０及び１１を形成する（第５図）。
び低電圧トランジスタのコレクタの直列抵抗を減少させ
るコレクタシンクとしてそれぞれ用いるｎ′″型領域１
０及び１１を形成する（第５図）。
次に周知の技術を用いて、ＮＰＮ低電圧トランジスタの
ベース領域１２及びエミッタ領域１３を形成し、接点を
形成し、半導体装置の種々の素子を金属化及びフォトマ
スキング処理により相互接続する（第６図）。従って、
チップの裏面上のＢＭＦＥＴ ）ランジスタのドレイン
を除いて、種々の構成素子の端子電極のすべてをチップ
の上側表面上に位置させる。
ベース領域１２及びエミッタ領域１３を形成し、接点を
形成し、半導体装置の種々の素子を金属化及びフォトマ
スキング処理により相互接続する（第６図）。従って、
チップの裏面上のＢＭＦＥＴ ）ランジスタのドレイン
を除いて、種々の構成素子の端子電極のすべてをチップ
の上側表面上に位置させる。
第７図は、ＢＭＦＥＴに関する第６図の構造の電気的等
価回路を示す。この第７図に示すように、端子Ｉを回路
に存在する電位の中で最低の電位の点に接続した場合、
陽極か分離領域で陰極か８ＭＦＥＴトランジスタのドレ
インであるダイオードが逆バイアスされ、従って集積化
パイロット回路の構成素子が互いに且つ電力段から分離
される。
価回路を示す。この第７図に示すように、端子Ｉを回路
に存在する電位の中で最低の電位の点に接続した場合、
陽極か分離領域で陰極か８ＭＦＥＴトランジスタのドレ
インであるダイオードが逆バイアスされ、従って集積化
パイロット回路の構成素子が互いに且つ電力段から分離
される。
第６図から明らかなように、分離領域の下側縁と基板と
の間の距離ＪはＢＭＦＥＴのゲート領域の下側縁と基板
との間の距離りよりも短かい。その結果、上述したダイ
オードの降服電圧はＢＭＦＥＴ ）ランジスタの降服電
圧よりも低く、従ってモノリシック半導体装置の最大動
作電圧はこれら２つの降服電圧のうちの前者の降服電圧
に相当する。それ故、設計の段階で厚さＪを最大所要電
圧に耐えるように設定する必要がある。ＢＭＦＥＴの電
流利得は逆二次比例の法則に応じてドレインの厚さすな
わちＬに依存する為、またＬ＞Ｊである為、この電流利
得は横方向の分離領域３の接合深さとＢＭＦ Ｅ Ｔト
ランジスタのゲートの接合深さとの差によって損失を受
けることが分る。従って、半導体装置の動作電圧を変え
ずに電流処理容量を最大にするために、Ｌ＝Ｊとしうる
処理を講するのが有利である。この場合、第２のエピタ
キシャル成長を行なう前に同じ拡散処理を用いてＢＭＦ
ＥＴ トランジスタのゲート領域と横方向の分離領域と
を形成することによりＬ＝Ｊとすることができる。
の間の距離ＪはＢＭＦＥＴのゲート領域の下側縁と基板
との間の距離りよりも短かい。その結果、上述したダイ
オードの降服電圧はＢＭＦＥＴ ）ランジスタの降服電
圧よりも低く、従ってモノリシック半導体装置の最大動
作電圧はこれら２つの降服電圧のうちの前者の降服電圧
に相当する。それ故、設計の段階で厚さＪを最大所要電
圧に耐えるように設定する必要がある。ＢＭＦＥＴの電
流利得は逆二次比例の法則に応じてドレインの厚さすな
わちＬに依存する為、またＬ＞Ｊである為、この電流利
得は横方向の分離領域３の接合深さとＢＭＦ Ｅ Ｔト
ランジスタのゲートの接合深さとの差によって損失を受
けることが分る。従って、半導体装置の動作電圧を変え
ずに電流処理容量を最大にするために、Ｌ＝Ｊとしうる
処理を講するのが有利である。この場合、第２のエピタ
キシャル成長を行なう前に同じ拡散処理を用いてＢＭＦ
ＥＴ トランジスタのゲート領域と横方向の分離領域と
を形成することによりＬ＝Ｊとすることができる。
この目的を達成するのに適した処理の一例を第８、９．
１０．１１及び１２図に示す。
１０．１１及び１２図に示す。
この処理は以下の工程を順次に有する。
−高不純物濃度のｎ＋型型詰結晶珪素り成る基板１４上
に第１のｎ型エピタキシャル層１５を成長させる。
に第１のｎ型エピタキシャル層１５を成長させる。
一通常の技術の酸化、フォトマスキング、イオン注入及
び拡散処理を用いて、ＢＭＦＥＴ トランジスタのゲー
ト領域及び集積化制御回路構成素子の横方向分離領域を
それぞれ構成するｐ“型領域１６及び１７を層１５内に
形成する。
び拡散処理を用いて、ＢＭＦＥＴ トランジスタのゲー
ト領域及び集積化制御回路構成素子の横方向分離領域を
それぞれ構成するｐ“型領域１６及び１７を層１５内に
形成する。
−集積化制御回路のトランジスタの埋込コレクタ層を得
るために領域１７内にｎ“型領域１８を形成する。
るために領域１７内にｎ“型領域１８を形成する。
−ｎ型領域１９を得るためにチップの全表面を被覆する
第２のエピタキシャル層を成長させる。
第２のエピタキシャル層を成長させる。
−第２のエピタキシャル層の酸化、フォトマスキング及
びイオン注入処理とこれに続く拡散処理との既知の技術
を用いてｐ＋型領域（２ｏび２１を形成し、領域２０は
領域１６のすぐ上に設けて領域１６と連結させ、領域２
１は表面２２から延在させて領域１７に到達せしめる。
びイオン注入処理とこれに続く拡散処理との既知の技術
を用いてｐ＋型領域（２ｏび２１を形成し、領域２０は
領域１６のすぐ上に設けて領域１６と連結させ、領域２
１は表面２２から延在させて領域１７に到達せしめる。
−２つのｎ＋型領域（２３び２４を形成し、８ＭＦＥＴ
トランジスタのソースを構成する領域２３は２つの互い
に隣接する領域２０間に配置し、これら領域２０内に延
在させ、一方コレクタシンクを構成する領域２４は領域
１８の上に配置してこの領域１８と連結させる。
トランジスタのソースを構成する領域２３は２つの互い
に隣接する領域２０間に配置し、これら領域２０内に延
在させ、一方コレクタシンクを構成する領域２４は領域
１８の上に配置してこの領域１８と連結させる。
一周知の技術を用いて、ＮＰＮ低電圧トランジスタのベ
ース領域２５及びエミッタ領域２６を形成し、接点を形
成し、半導体装置の種々の素子を金属化及びフすトマス
キング処理により相互接続する。
ース領域２５及びエミッタ領域２６を形成し、接点を形
成し、半導体装置の種々の素子を金属化及びフすトマス
キング処理により相互接続する。
第１２図は、ＢＭＦＥＴ トランジスタのゲートと横方
向の分離領域とが同じ接合深さを有しているということ
を示している。第８〜１２図に示す処理の実施例による
と他の２つの利点が得られる。すなわち、第１に、チャ
ネルの長さ（従ってＢＭＦＥＴ ）ランジスタの阻止利
得（ｂｌｏｃｋｉｎｇ ｇａｉ、ｎ））が増大し、第２
に、チャネルが主として第１のエピタキシャル層中に延
在しており、制御回路のトランジスタのエピタキシャル
コレクタ領域が第２のエピタキシャル層中に位置する為
に、第１及び第２のエピタキシャル層のドーピング濃度
を独立して設定する、すなわちこれら第１及び第２のエ
ピタキシャル層のドーピングレベルを互いに独立して決
定することもできる。
向の分離領域とが同じ接合深さを有しているということ
を示している。第８〜１２図に示す処理の実施例による
と他の２つの利点が得られる。すなわち、第１に、チャ
ネルの長さ（従ってＢＭＦＥＴ ）ランジスタの阻止利
得（ｂｌｏｃｋｉｎｇ ｇａｉ、ｎ））が増大し、第２
に、チャネルが主として第１のエピタキシャル層中に延
在しており、制御回路のトランジスタのエピタキシャル
コレクタ領域が第２のエピタキシャル層中に位置する為
に、第１及び第２のエピタキシャル層のドーピング濃度
を独立して設定する、すなわちこれら第１及び第２のエ
ピタキシャル層のドーピングレベルを互いに独立して決
定することもできる。
上述した処理の例には本発明の範囲を逸脱することなく
変更を加えることができること明らかである。
変更を加えることができること明らかである。
第１３図は可能な一変更例を示す。この変更例は、阻止
利得を得る一代りに直列ドレイン抵抗を低くしたい場合
にＢＭＦＥＴ トランジスタのソース領域を直列の２つ
の領域を以って構成しうるということに関するものであ
る。
利得を得る一代りに直列ドレイン抵抗を低くしたい場合
にＢＭＦＥＴ トランジスタのソース領域を直列の２つ
の領域を以って構成しうるということに関するものであ
る。
この場合の製造処理は以下の工程を順次に有する。
一高不純物濃度のｎ＋型型詰結晶珪素り成る基板２７上
に第１のｎ型エピタキシャル層１５を成長させる。
に第１のｎ型エピタキシャル層１５を成長させる。
一通常の技術の酸化、フォトマスキング、イオン注入及
び拡散処理を用いて、ＢＭＦＥＴ トランジスタのゲー
ト領域及び集積化制御回路構成素子の横方向分離領域を
それぞれ構成するｐ＋型領域（３０び２９を層２８内に
形成する。
び拡散処理を用いて、ＢＭＦＥＴ トランジスタのゲー
ト領域及び集積化制御回路構成素子の横方向分離領域を
それぞれ構成するｐ＋型領域（３０び２９を層２８内に
形成する。
−集積化制御回路のトランジスタの埋込コレクタ層を得
るために領域２９内にｎ＋型領域（３１形成し、 （Ｂ
ＭＦＥＴ ）ランジスタのソースを構成する）ｎ＋型領
域（３２２つの領域３０間に存在させ且つこれら領域３
０内に延在させる。
るために領域２９内にｎ＋型領域（３１形成し、 （Ｂ
ＭＦＥＴ ）ランジスタのソースを構成する）ｎ＋型領
域（３２２つの領域３０間に存在させ且つこれら領域３
０内に延在させる。
−ｎ型領域３３を得るためにチップの全表面を被覆する
第２のエピタキシャル層を成長させる。
第２のエピタキシャル層を成長させる。
−第２のエピタキシャル層の酸化、フォトマスキング及
びイオン注入処理とこれに続く拡散処理との既知の技術
を用いてｐ＋型領域（３５び３４を形成し、領域３５は
領域３０のすぐ上に設けて領域３０と連結させ、領域３
４は第２のエピタキシャル層の上側表面から延在させて
領域２９に到達せしめる。
びイオン注入処理とこれに続く拡散処理との既知の技術
を用いてｐ＋型領域（３５び３４を形成し、領域３５は
領域３０のすぐ上に設けて領域３０と連結させ、領域３
４は第２のエピタキシャル層の上側表面から延在させて
領域２９に到達せしめる。
−２つのｎ＋型領域（３６び３７を形成し、領域３６は
領域３２のすぐ上に位置させてこの領域３２に連結させ
、一方コレクタシンクを構成する領域３７は領域３１の
上に配置してこの領域３１と連結させる。
領域３２のすぐ上に位置させてこの領域３２に連結させ
、一方コレクタシンクを構成する領域３７は領域３１の
上に配置してこの領域３１と連結させる。
−周知の技術を用いて、ＮＰＮ低電圧トランジスタのベ
ース領域３８及びエミッタ領域３９を形成し、接点をあ
け、半導体装置の種々の素子を、金属化及びフォトマス
キング処理を用いて相互接続する。
ース領域３８及びエミッタ領域３９を形成し、接点をあ
け、半導体装置の種々の素子を、金属化及びフォトマス
キング処理を用いて相互接続する。
他の変更例によれば、第６図におけるエピタキシャル領
域５を二重成長により或いは可変抵抗を存在させるよう
に形成しつる。
域５を二重成長により或いは可変抵抗を存在させるよう
に形成しつる。
更に他の変更例では金属化を二重のレベルにすることか
できる。
できる。
この二重レベルの金属化は特に本発明による構造にとっ
て適したものである。その理由は、このようにすること
により電力段及び制御システムの双方に対するスペース
を可成り節約しうるためである。実際には、ＢＭＦＥＴ
のゲート及びソース電流を流す金属化細条に対しスペー
スを節約でき、この節約したスペースを用いて他の素子
を設けることができる。同様にして制御回路が占める領
域において素子の高密化を達成することができる。
て適したものである。その理由は、このようにすること
により電力段及び制御システムの双方に対するスペース
を可成り節約しうるためである。実際には、ＢＭＦＥＴ
のゲート及びソース電流を流す金属化細条に対しスペー
スを節約でき、この節約したスペースを用いて他の素子
を設けることができる。同様にして制御回路が占める領
域において素子の高密化を達成することができる。
第１図は、既知の半導体装置の構造を示す断面図、
第２図は、本発明による半導体装置の一構成例を示す断
面図、 第３〜６図は、第２図の半導体装置の種々の製造工程の
一例を示す断面図、 第７図は、第６図の構造の電気的等価回路を示す回路図
、 第８〜１２図は、本発明による半導体装置の種々の製造
工程の他の例を示す断面図、 第１３図は、第８〜１２図に示す処理の変形により得た
半導体装置の最終構造を示す断面図である。 １．１４・・・ｎ＋型領領 域、１５・・・ｎ型エピタキシャル層 ３・・・ｐ＋型領領 域、 １０．１１．１８．２３．２４−ｎ＋型領域（５
９．１９・パ・ｎ型領域 ６、 ７．１６．１７．２０．２１・・・ｐ１型領域８
・・・表面 １２・・・ベース領域 １３・・・エミッタ領域 特 許 出 願 人 ニスジ−ニス−トムソン
マイクロエレクトロニクスエフセ エブレ エート
面図、 第３〜６図は、第２図の半導体装置の種々の製造工程の
一例を示す断面図、 第７図は、第６図の構造の電気的等価回路を示す回路図
、 第８〜１２図は、本発明による半導体装置の種々の製造
工程の他の例を示す断面図、 第１３図は、第８〜１２図に示す処理の変形により得た
半導体装置の最終構造を示す断面図である。 １．１４・・・ｎ＋型領領 域、１５・・・ｎ型エピタキシャル層 ３・・・ｐ＋型領領 域、 １０．１１．１８．２３．２４−ｎ＋型領域（５
９．１９・パ・ｎ型領域 ６、 ７．１６．１７．２０．２１・・・ｐ１型領域８
・・・表面 １２・・・ベース領域 １３・・・エミッタ領域 特 許 出 願 人 ニスジ−ニス−トムソン
マイクロエレクトロニクスエフセ エブレ エート
Claims (1)
- 【特許請求の範囲】 １、単結晶珪素の基板上に形成された半導体装置であっ
て、該半導体装置が、縦方向に電流を流す電力段と制御
回路とを単一のチップ上にモノリシック形態に集積化し
て有し、且つ前記の制御回路を前記の電力段から絶縁す
るとともに前記の制御回路の構成素子を互いに絶縁する
分離領域を有する当該半導体装置において、 前記の電力段がバイポーラモード電界効果 トランジスタを以って構成されていることを特徴とする
半導体装置。 ２、請求項１に記載の半導体装置において、前記の分離
領域の下側縁と前記の基板との 間の距離が前記のバイポーラモード電界効果トランジス
タのゲート領域の下側縁と前記の基板との間の距離にほ
ぼ等しくなっていることを特徴とする半導体装置。 ３、請求項２に記載の半導体装置において、前記のバイ
ポーラモード電界効果トランジ スタのソース領域の下側縁と基板との間の距離が、集積
化された前記の制御回路のトランジスタの埋込コレクタ
層の下側縁と基板との間の距離にほぼ等しくなっている
ことを特徴とする半導体装置。 ４、少なくとも１つのバイポーラモード電界効果トラン
ジスタを含み縦方向に電流を流す電力段と、制御回路と
を単一のチップにモノリシック形態で集積化して有する
半導体装置を製造するに当り、 高不純物濃度の単結晶珪素のｎ＾＋型基板（１）上に第
１のｎ型エピタキシャル層（２）を成長させる工程と、 この第１のｎ型エピタキシャル層（２）内にｐ＾＋型領
域（３）を形成して、集積化される制御回路構成素子の
横方向分離領域を構成する工程と、前記のｐ＾＋型領域
（３）内に、集積化される制御回路のトランジスタの埋
込コレクタ層を構成するｎ＾＋型領域（４）を形成する
工程と、前記のチップの全領域に亘り、ｎ型領域（５）
を得る第２のエピタキシャル層を成長させる工程と、 既知の技術の酸化、フォトマスキング、イ オン注入及びその後の拡散処理を用いて前記の第２のエ
ピタキシャル層内にｐ＾＋型領域（６及び７）を形成し
、これらｐ＾＋型領域のうちの一部（６）を第２のエピ
タキシャル層の表面（８）からこの第２のエピタキシャ
ル層内に延在させて前記の第１のエピタキシャル層内の
前記のｐ＾＋型領域（３）に連結させる工程と、２つの
ｎ＾＋型領域（１０及び１１）を形成し、一方のｎ＾＋
型領域（１０）を以って前記のバイポーラモード電界効
果トランジスタのソースを構成し、この一方のｎ＾＋型
領域（１０）は互いに隣接する２つの前記のｐ＾＋型領
域（７）間に位置させるとともにこれら２つのｐ＾＋型
領域（７）間に延在させ、他方のｎ＾＋型領域（１１）
を以ってコレクタシンクを構成し、この他方のｎ＾＋型
領域（１１）を、前記の埋込コレクタ層を構成する前記
のｎ＾＋型領域（４）上に配置してこのｎ＾＋型領域（
４）に連結する工程と、 ＮＰＮ低電圧トランジスタのベース領域（１２）及びエ
ミッタ領域（１３）を形成し、半導体装置の接点を形成
し、金属化及びフォトマスキング処理により半導体装置
の種々の素子を相互接続する工程と を具えたことを特徴とする半導体装置の製造方法。 ５、少なくとも１つのバイポーラモード電界効果トラン
ジスタを含み縦方向に電流を流す電力段と、制御回路と
を単一のチップにモノリシック形態で集積化して有する
半導体装置を製造するに当り、 高不純物濃度の単結晶珪素のｎ＾＋型基板 （１４）上に第１のｎ型エピタキシャル層（１５）を成
長させる工程と、 この第１のｎ型エピタキシャル層（１５）内にバイポー
ラモード電界効果トランジスタのゲート領域と、集積化
される制御回路構成素子の横方向分離領域とをそれぞれ
構成するｐ＾＋型領域（１６及び１７）を形成する工程
と、前記のｐ＾＋型領域（１７）内に、集積化される制
御回路のトランジスタの埋込コレクタ層を構成するｎ＾
＋型領域（１８）を形成する工程と、前記のチップの全
領域に亘り、ｎ型領域 （１９）を得る第２のエピタキシャル層を成長させる工
程と、 既知の技術の酸化、フォトマスキング、イ オン注入及びその後の拡散処理を用いて前記の第２のエ
ピタキシャル層内にｐ＾＋型領域（２０及び２１）を形
成し、これらｐ＾＋型領域のうちの一部（２０）を前記
の第１のエピタキシャル層内の前記のｐ＾＋型領域（１
６）のすぐ上に配置してこれらｐ＾＋型領域（１６）に
連結させ、他の一部（２１）を第２のエピタキシャル層
の表面（２２）からこの第２のエピタキシャル層内に延
在させて前記の第１のエピタキシャル層内の前記のｐ＾
＋型領域（１７）に連結させる工程と、２つのｎ＾＋型
領域（２３及び２４）を形成し、一方のｎ＾＋型領域（
２３）を以って前記のバイポーラモード電界効果トラン
ジスタのソースを構成し、この一方のｎ＾＋型領域（２
３）は互いに隣接する２つの前記のｐ＾＋型領域（２０
）間に位置させるとともにこれら２つのｐ＾＋型領域（
２０）間に延在させ、他方のｎ＾＋型領域（２４）を以
ってコレクタシンクを構成し、この他方のｎ＾＋型領域
（２４）を、前記の埋込コレクタ層を構成する前記のｎ
＾＋型領域（１８）上に配置してこのｎ＾＋型領域（１
８）に連結する工程と、ＮＰＮ低電圧トランジスタのベ
ース領域（２５）及びエミッタ領域（２６）を形成し、
半導体装置の接点を形成し、金属化及びフォトマスキン
グ処理により半導体装置の種々の素子を相互接続する工
程と を具えたことを特徴とする半導体装置の製造方法。 ６、少なくとも１つのバイポーラモード電界効果トラン
ジスタを含み縦方向に電流を流す電力段と、制御回路と
を単一のチップにモノリシック形態で集積化して有する
半導体装置を製造するに当り、 高不純物濃度の単結晶珪素のｎ＾＋型基板 （２７）上に第１のｎ型エピタキシャル層（２８）を成
長させる工程と、 この第１のｎ型エピタキシャル層（２８）内に、バイポ
ーラモード電界効果トランジスタのゲート領域と、集積
化される制御回路構成素子の横方向分離領域とをそれぞ
れ構成するｐ＾＋型領域（３０及び２９）を形成する工
程と、前記のｐ＾＋型領域（２９）内に、集積化される
制御回路のトランジスタの埋込コレクタ層及びバイポー
ラモード電界効果トランジスタのソース領域をそれぞれ
構成する２つのｎ＾＋型領域（３１及び３２）を形成し
、一方のｎ＾＋型領域（３２）を２つの前記のｐ＾＋型
領域（３０）間に位置させるとともにこれら２つのｐ＾
＋型領域（３０）に連結させる工程と、 前記のチップの全領域に亘り、ｎ型領域 （３３）を得る第２のエピタキシャル層を成長させる工
程と、 既知の技術の酸化、フォトマスキング、イ オン注入及びその後の拡散処理を用いて前記の第２のエ
ピタキシャル層内にｐ＾＋型領域（３５及び３４）を形
成し、これらｐ＾＋型領域のうちの一部（３４）を前記
の第１のエピタキシャル層内の前記のｐ＾＋型領域（３
０）のすぐ上に配置してこれらｐ＾＋型領域（３０）に
連結させ、他の一部（３４）を第２のエピタキシャル層
の表面（２２）からこの第２のエピタキシャル層内に延
在させて前記の第１のエピタキシャル層内の前記のｐ＾
＋型領域（２９）に連結させる工程と、２つのｎ＾＋型
領域（３６及び３７）を形成し、一方のｎ＾＋型領域（
３６）を前記のバイポーラモード電界効果トランジスタ
のソース領域を構成する前記のｎ＾＋型領域（３２）の
すぐ上に位置させてこのｎ＾＋型領域に連結し、他方の
ｎ＾＋型領域（３７）を以ってコレクタシンクを構成し
、この他方のｎ＾＋型領域（３７）を、前記の埋込コレ
クタ層を構成する前記のｎ＾＋型領域（３１）上に配置
してこのｎ＾＋型領域（３１）に連結する工程と、 ＮＰＮ低電圧トランジスタのベース領域（３８）及びエ
ミッタ領域（３９）を形成し、半導体装置の接点を形成
し、金属化及びフォトマスキング処理により半導体装置
の種々の素子を相互接続する工程と を具えたことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8906610A IT1234252B (it) | 1989-06-16 | 1989-06-16 | Dispositivo a semiconduttore comprendente un circuito di comando e uno stadio di potenza a flusso di corrente verticale integrati in modo monolitico nella stessa piastrina e relativo processo di fabbricazione |
| IT6610A/89 | 1989-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0342866A true JPH0342866A (ja) | 1991-02-25 |
| JP3083831B2 JP3083831B2 (ja) | 2000-09-04 |
Family
ID=11121377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02154121A Expired - Fee Related JP3083831B2 (ja) | 1989-06-16 | 1990-06-14 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5119161A (ja) |
| EP (1) | EP0403016B1 (ja) |
| JP (1) | JP3083831B2 (ja) |
| DE (1) | DE69031610T2 (ja) |
| IT (1) | IT1234252B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35642E (en) * | 1987-12-22 | 1997-10-28 | Sgs-Thomson Microelectronics, S.R.L. | Integrated high-voltage bipolar power transistor and low voltage MOS power transistor structure in the emitter switching configuration and relative manufacturing process |
| IT1217323B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione |
| IT1246759B (it) * | 1990-12-31 | 1994-11-26 | Sgs Thomson Microelectronics | Struttura integrata di transistore bipolare di potenza e di transistore bipolare di bassa tensione nelle configurazioni ''emitter switching'' o ''semi-ponte'' e relativi processi di fabbricazione. |
| EP0683521B1 (en) * | 1994-05-19 | 2002-08-14 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Power integrated circuit ("PIC") structure, and manufacturing process thereof |
| EP0751573A1 (en) * | 1995-06-30 | 1997-01-02 | STMicroelectronics S.r.l. | Integrated power circuit and corresponding manufacturing process |
| DE69931890T2 (de) * | 1999-04-06 | 2007-01-11 | Stmicroelectronics S.R.L., Agrate Brianza | Integrierter Leistungsschaltkreis mit vertikalem Stromfluss und dessen Herstellungsverfahren |
| JP5048242B2 (ja) * | 2005-11-30 | 2012-10-17 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1592856A (en) * | 1976-11-27 | 1981-07-08 | Ferranti Ltd | Semiconductor devices |
| EP0117867A4 (en) * | 1982-08-26 | 1985-04-23 | Mitsubishi Electric Corp | SEMICONDUCTOR ARRANGEMENT. |
| JPS60117765A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4734382A (en) * | 1987-02-20 | 1988-03-29 | Fairchild Semiconductor Corporation | BiCMOS process having narrow bipolar emitter and implanted aluminum isolation |
| JPS63204640A (ja) * | 1987-02-20 | 1988-08-24 | Hitachi Ltd | 半導体装置とその製造方法 |
| IT1221587B (it) * | 1987-09-07 | 1990-07-12 | S G S Microelettronics Spa | Procedimento di fabbricazione di un dispositivo integrato monolitico a semiconduttore avente strati epitas siali a bassa concentrazione di impurita' |
| IT1217322B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Procedimento di fabbricazione di un dispositivo nonolitico a semiconduttope comprendente almeno un transistor di un circuito integrato di comando e un transistor di rotenza in tegrato nella stessa piastrina |
-
1989
- 1989-06-16 IT IT8906610A patent/IT1234252B/it active
-
1990
- 1990-06-12 EP EP90201505A patent/EP0403016B1/en not_active Expired - Lifetime
- 1990-06-12 DE DE69031610T patent/DE69031610T2/de not_active Expired - Fee Related
- 1990-06-14 US US07/537,940 patent/US5119161A/en not_active Expired - Lifetime
- 1990-06-14 JP JP02154121A patent/JP3083831B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0403016A3 (en) | 1991-12-04 |
| EP0403016A2 (en) | 1990-12-19 |
| IT1234252B (it) | 1992-05-14 |
| JP3083831B2 (ja) | 2000-09-04 |
| EP0403016B1 (en) | 1997-10-22 |
| DE69031610T2 (de) | 1998-03-12 |
| DE69031610D1 (de) | 1997-11-27 |
| US5119161A (en) | 1992-06-02 |
| IT8906610A0 (it) | 1989-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |