FR2622053A1 - Dispositif integre de protection contre l'injection de charges dans le substrat - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 45
- 238000002347 injection Methods 0.000 title claims description 7
- 239000007924 injection Substances 0.000 title claims description 7
- 230000028161 membrane depolarization Effects 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims description 8
- 101100346656 Drosophila melanogaster strat gene Proteins 0.000 claims description 2
- 150000001768 cations Chemical class 0.000 claims 2
- PWNAWOCHVWERAR-UHFFFAOYSA-N Flumetralin Chemical compound [O-][N+](=O)C=1C=C(C(F)(F)F)C=C([N+]([O-])=O)C=1N(CC)CC1=C(F)C=CC=C1Cl PWNAWOCHVWERAR-UHFFFAOYSA-N 0.000 claims 1
- 239000000243 solution Substances 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000005284 excitation Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 241000238876 Acari Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 244000045947 parasite Species 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
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Abstract
Dispositif de protection contre les électrons injectés en direction du substrat 20 par une poche épitaxiale 26 qui atteint un potentiel négatif par rapport au substrat 20. Selon l'invention, le dispositif comprend un transistor de dépolarisation 51 disposé en configuration inverse (avec le collecteur et l'émetteur échangés) dans la même poche épitaxiale 26 et prévu pour atteindre le potentiel de terre. Ce transistor 51 est raccordé avec son émetteur et son collecteur 36 entre la couche enterrée 30 de cette poche 26 prévue pour atteindre le potentiel de terre et le substrat 20, de façon à dépolariser la jonction formée par la couche enterrée 30 et le substrat 20.
Description
Dispositif intégré de protection contre l'injection de charges
dans le substrat.
La présente invention concerne un dispositif intégré de protection
contre l'injection de charges dans le substrat.
Comme on le sait, lorsqu'on excite-des charges inductives et/ou capacitives, il est nécessaire, pour le comportement correct du système, de faire circuler le courant accumulé dans la charge en direction de la terre. Si une charge est excitée au moyen de dispositifs intégrés, le substrat du dispositif est relié à la terre et la circulation s'opère par l'intermédiaire de la diode de poche épitaxiale (qui constitue la cathode) et le substrat (qui définit l'anode de la diode). Afin de faire circuler le courant au moment de la mise hors service des dispositifs d'excitation des charges, cette diode est polarisée en sens direct et la poche épitaxiale atteint un potentiel négatif par rapport à la terre. Dans cet état, la poche épitaxiale à potentiel négatif injecte du courant dans le substrat, se comportant comme l'émetteur d'un transitoir NPN parasite et toute autre poche épitaxiale du même dispositif, qui se trouve à un potentiel supérieur au substrat, recueille les électrons injectés,se
comportant comme le collecteur du transistor parasite.
On doit éviter cette injection de charges dans des poches
épitaxiales à potentiel élevé, car elles soulèvent les pro-
blèmes suivants: 1) dissipation indésirable de puissance, 2) si les poches épitaxiales sont la base d'un transistor
PNP latéral, cette charge injectée rend à nouveau conduc-
teur ce transistor PNP (par exemple les transistors d'ex-
citation), 3) une augmentation dans le courant de base des transistors PNP latéraux, ce qui entraîne un mauvais fonctionnement
du dispositif.
Afin d'éviter les problèmes décrits ci-dessus, on utilise couramment deux solutions, ayant toutes le but de créer un
trajet ayant une impédance inférieure aux autres poches é-
pitaxiales du circuit et, en conséquence, susceptible de recueillir tout le courant injecté par la poche épitaxiale
à potentiel négatif par rapport à la terre. De telles so-
lutions ont une structure similaire (voir figure 1), com-
portant une poche épitaxiale isolée entourant la totalité
de la poche épitaxiale qui peut atteindre un potentiel né-
gatif par rapport à la terre. Cette poche isolée comporte, à l'intérieur, une couche enterrée et une couche profonde (ou couche de puits), ces deux couches ayant un degré de dopage supérieur à la couche épitaxiale. Cette structure est alors reliée à la terre ou à la source en fonction de
la solution adoptée.
Toutefois, ces solutions connues ne résolvent pas le problème
des charges injectées. En fait, d'une part, elles sont in-
capables d'éliminer complètement le courant en direction
du circuit et, d'autre part, elles ne réduisent pas la puis-
sance dissipée. La solution comportant le raccordement à la terre est, en outre, à peine compétitive par rapport aux poches épitaxiales à potentiel élevé qui tendent à mieux recueillir les charges injectées par la poche épitaxiale reliée à la terre, tandis que la solution préconisant le raccordement à la source est désavantageuse en termes de dissipation de puissance, du fait que le courant injecté
est recueilli en direction du point à potentiel le plus haut.
Une solution connue est décrite dans la demande de brevet
européen n 02-61556, au nom de la demanderesse, et com-
porte quatre structures intégrées constituant des régions ou des structures collectrices de charges, adaptées pour limiter les potentiels des régions du dispositif. Bien que cette solution résolve totalement le problème des charges injectées, elle n'est toutefois pas toujours applicable du fait de son volume considérable. Etant donné cette situation, le but de la présente invention
est de procurer un dispositif intégré de protection contre l'injec-
tion de charges dans le substrat, susceptible d'éliminer
les inconvénients présentés par les dispositifs connus.
Un but particulier de la présente invention est de procurer un dispositif intégré qui soit extrêmement efficace pour absorber le courant injecté par la poche qui a atteint le potentiel de la terre, tout en ayant une structure simple
et en étant de faibles dimensions.
Un autre but de la présente invention est de procurer un dispositif intégré susceptible de minimiser la puissance
dissipée dans le circuit, améliorant ainsi les caractéris-
tiques de fiabilité et le champ d'application du dispositif
intégré tout entier.
Un autre but de la présente invention, et non le moindre, est de procurer un dispositif intégré qui a une structure
de conception simple et qui est aisément fabriqué en uti-
lisant les procédés et les machines couramment utilisés pour la fabrication des dispositifs électroniques intégrés, de façon à ne pas impliquer de complications substantielles dans la fabrication du dispositif et à avoir, de ce fait,
de faibles coûts de production.
Ces buts mentionnés ci-dessus, ainsi que d'autres qui appa-
raîtront ci-après, sont atteints dans un dispositif intégré de
protection contre l'injection de charges dans le substrat, com-
portant un substrat ayant un premier type de conductivité, une couche épitaxiale superposée sur le substrat et ayant un deuxième type de conductivité, pratiquement opposé au premier, et définissant une face principale du dispositif, une multiplicité de régions d'isolation ayant pratiquement
ce premier type de conductivité et s'étendant transversa-
lement à la couche épitaxiale depuis la face principale jus-
qu'au substrat de façon à définir une multiplicité de poches
épitaxiales isolées pour l'exécution des composants élec-
troniques, ces poches épitaxiales comprenant une poche de recirculation épitaxiale ayant une borne pour être raccordée à une charge, une couche enterrée étant prévue entre cette poche de recirculation épitaxiale et ce substrat, cette poche formant une jonction avec le substrat, caractérisé en ce qu'il est prévu dans la poche de recirculation épitaxiale des moyens électriquement reliés entre-cette couche enterrée
et ce substrat et adaptés pour dépolariser la jonction.
Lesdits moyens comprennent un transistor monté avec son é-
metteur et son collecteur entre le substrat et la couche enterrée. D'autre part, la poche de recirculation épitaxiale comporte une région de base ayant pratiquement un premier type de conductivité et une deuxième région de collecteur ayant pratiquement le deuxième type de conductivité et entourée par la première région de base, ces régions de base et de collecteur formant ensemble avec la couche enterrée,qui
constitue une région d'émetteur, ce transistor de dépola-
risation, la région de base étant reliée à la terre et la région de collecteur étant électriquement raccordée à l'une
de ces régions d'isolation.
Ce circuit intégré comporte une région profonde, ayant pra-
tiquement le deuxième type de conductivité, qui s'étend de-
puis la couche enterrée jusqu'à la face principale et qui entoure une partie de cette poche de recirculation épitaxiale
qui contient les régions de base et de collecteur.
La poche de recirculation épitaxiale prévue sur ce transistor l'est sur le côté de celui-ci dirigé en direction du bord
latéral extérieur du dispositif.
Une région d'isolation est présente entre la poche de recir-
culation épitaxiale et le bord latéral extérieur du dispo-
sitif, elle a ce premier type de conductivité, elle s'étend entre la face principale du dispositif et le substrat et
elle est reliée à la terre.
La région de collecteur est reliée à une région d'isolation disposée sur le côté de la poche de recirculation épitaxiale qui est opposé au bord latéral extérieur du dispositif, cette région d'isolation et ce substrat constituant un trajet de dépolarisation résistant entre la région de collecteur
et le raccordement à la terre.
L'invention sera mieux comprise à la lecture de la descrip-
tion détaillée, donnée ci-après d'une réalisation préférée mais non exclusive, en liaison avec le dessin joint, sur lequel:
- la figure 1 est une vue en coupe transversale prise à tra-
vers une puce de semi-conducteur, illustrant la structure de protection selon une solution connue; - la figure 2 est une vue en coupe transversale à travers une puce de semi-conducteur, dans laquelle est incorporé le dispositif intégré selon l'invention; et
- la figure 3 est un schéma électrique équivalent du dispo-
sitif de la figure 2.
On se reportera d'abord à la figure 1 qui illustre la struc-
ture des solutions connues; cette structure comporte une poche isolée, entourant entièrement la poche épitaxiale au potentiel de terre,et elle est raccordée à la terre ou à la source. De façon détaillée, la figure 1 montre le substrat du type P 1, la couche épitaxiale de type N 2 et des régions d'isolation de type P 5 et 6 qui s'étendent depuis la face principale du dispositif jusqu'au substrat 1 et divisent la couche épitaxiale 2 en une multiplicité de poches isolées, comprenant la poche 3 recevant le dispositif de protection connue et la poche 4 qui constitue, par exemple, la poche raccordée à la charge et prévue pour atteindre un potentiel inférieur au substrat dans certains états de fonctionnement du système. A l'intérieur de cette poche 3, se trouve une
couche enterrée 7 ayant une conductivité de type N+, s'éten-
dant sur la jonction entre le substrat et la poche 3. Une couche profonde ou couche de puits, de conductivité de type N+, s'étendant de la couche enterrée 7 jusqu'à la surface
principale du dispositif. Au niveau de cette face, à l'inté-
rieur de la couche de puits, se présente une région de type
N+ 9 reliée à un contact 11 approprié pour permettre le rac-
cordement de la structure de protection à la terre ou à la source. Une couche d'oxyde 10 recouvre toute la surface du dispositif.
Au contraire, la figure 2 représente la structure du dispo-
sitif de protection intégré selon l'invention. Sur cette figure, le repère 20 désigne le substrat de conductivité de type P, tandis que le repère 21 désigne de façon générale la couche épitaxiale de conductivité de type N. Plusieurs régions d'isolation 22,23,24, de conductivité de type P, s'étendent de la face principale du dispositif 29 jusqu'au
substrat 20 et divisent la couche épitaxiale 21 en une mul-
tiplicité de poches isolées, repérées ici par les repères 26,27,28. Dans le cas illustré sur la figure, le repère 26 désigne la poche épitaxiale raccordée à la charge et prévue
pour atteindre le potentiel de la terre, tandis que les re-
pères 27 et 28 désignent deux autres poches épitaxiales qui se trouvent à un potentiel supérieur au substrat et peuvent, en conséquence, constituer le collecteur des transistors
parasites, comme il sera expliqué en détail ci-après.
Comme on peut le voir sur la figure 2, sur la jonction entre
la poche épitaxiale 26 et le substrat 20, se trouve une cou-
che enterrée 30 ayant une polarité de type N, dont partent des couches profondes ou couches de puits de conductivité de type N+, repérées en 31, 32 et 33. Ces régions de puits délimitent et séparent mutuellement, à l'intérieur de la poche épitaxiale 26, une première région épitaxiale 26' dans laquelle est réalisée une structure de dépolarisation, comme
il sera décrit plus en détail ci-après, et une région épi-
taxiale 26" dans laquelle sont prévus le ou les éléments d'excitation de la charge, comme il est indiqué sur la figure
par le transistor 35, dessiné en tirets. De façon caracté-
ristique, cette région 26" peut être un doigt d'un transistor de puissance ayant sa borne de sortie (repérée sur la figure 2 en 44) raccordée à la charge. Naturellement, cette région
26" se répète autant de fois qu'il y a de doigts du tran-
sistor.de puissance du circuit d'excitation.
En outre, à l'intérieur de la région épitaxiale 26', se trou-
ve une région 36 de conductivité de type P qui contient à son tour une région 37 de conductivité de type N. Ces régions 36 et 37 constituent ainsi la base et le collecteur d'un
transistor ayant son émetteur constitué par la région enter-
rée 30. Selon l'invention, la région de base 36 est raccordée à la terre (comme indiqué par le repère 39), tandis que la
région de collecteur 37 est raccordée à la région d'iso-
lation 23 au moyen d'une métallisation ou d'une liaison par
silicium polycristallin prévu sur la face 29 du dispositif.
Comme on peut le voir sur la figure 2, la région d'isolation 22 est en outre raccordée à la terre (en 47),tandis que, sur la jonction entre la poche épitaxiale 27 et le substrat , se trouve une couche enterrée 40 avec une conductivité de type N+, raccordée à une couche profonde ou couche de
puits repérée en 41 et raccordée à la borne 42.
Le schéma électrique équivalent de la structure de la figure 2 peut être déduit de la figure 3. En particulier, sur cette figure, le repère 51 désigne le transistor de dépolarisation formé par la couche enterrée 30 (qui constitue l'émetteur), par la région 36 (qui constitue la base) et par la région
37 qui constitue le collecteur. Le repère 50 désigne le tran-
sistor parasite formé par la couche enterrée 30 (émetteur), par le substrat 20 (base) et par une poche isolée du circuit
(par exemple la poche 27 avec la couche enterrée 40 qui cons-
titue le collecteur). La figure 3 montre également la diode 52 qui est formée sur la jonction entre le substrat 20 (qui constitue l'anode) et la couche enterrée 30 (qui constitue la cathode). Cette figure montre également la résistance 53, formée le long de l'isolation 23, et le substrat 20 et
l'isolation 22 entre le collecteur du transistor de dépola-
risation 51 et la terre 47.
La structure décrite fonctionne comme suit. Le transistor 51, qui est raccordé avec son émetteur et son collecteur
en parallèle à la jonction base-émetteur du transistor para-
site 50, provoque la dépolarisation de cette jonction dans sa région qui est dirigée en direction des poches épitaxiales qui se trouvent à un potentiel élevé par rapport à la poche
épitaxiale 26 (également appelée poche de recirculation épi-
taxiale) lors du stade de recirculation du courant stocké dans la charge. Cette dépolarisation provoque la diminution
du courant de collecteur du transistor parasite 50, c'est-à-dire la dimi-
nution des charges injectées en direction des poches épi-
taxiales de potentiel élevé 27,28. De façon avantageuse, le transistor de dépolarisation 51 est disposé sur le côté de la poche épitaxiale 26 qui est dirigé vers le bord la-
téral extérieur du circuit (en direction de la ligne de cou-
pure), de façon à l'empêcher d'injecter des charges en di-
rection des collecteurs des transistors parasites. En outre, le transistor de dépolarisation a,-de façon avantageuse, une configuration inverse, avec le collecteur et l'émetteur échangés. De cette manière, le transistor de dépolarisation n'interfère pas avec les caractéristiques électriques du transistor de puissance ou de tout autre élément prévu à l'intérieur de la région épitaxiale 26" (du fait de cette configuration, il n'y a aucune réduction de la tension de
claquage du transistor de puissance 35, du fait que la jonc-
tion base-émetteur du transistor de polarisation est capable
de résister à la tension VCBO de ce transistor de puissance).
En outre, la configuration inverse décrite permet l'intro-
duction du transistor de dépolarisation à l'intérieur de la poche de recirculation épitaxiale, obtenant ainsi une économie considérable de surface sans réduire l'efficacité
du circuit intégré tout entier.
On doit noter que, dans cette structure, l'émetteur du tran-
sistor de dépolarisation est formé par la même couche qui constitue l'émetteur du transistor parasite, procurant ainsi
un raccordement intrinsèque entre les deux émetteurs.
La diode 52, formée entre le substrat 20 et la couche en-
terrée 30, qui recueille le courant injecté par la couche enterrée 30 en direction de la terre 47 sur le côté dirigé en direction du bord latéral de la puce de silicium, prend
également part au processus de protection contre les charges.
On doit, en outre, noter que le raccordement représenté entre la couche de collecteur 37 du transistor de polarisation et
la région d'isolation 23 provoque la formation de la résis-
tance 53 entre le collecteur 37 et la terre 47 de sorte que, le long de cette résistance, il n'y a qu'une faible chute
de potentiel qui dépolarise la jonction couche enterrée/sub-
strat.
Comme on peut le voir d'après la description précédente,
l'invention atteint complètement les buts qu'elle se propose.
Elle procure, en fait, une structure qui a un rendement maxi-
mal en éliminant les courants injectés par la couche épi-
taxiale 26" et par la région enterrée 30 en direction du substrat 20 du fait de la dépolarisation de cette jonction, d'une part, et du fait de la présence d'un trajet collecteur
de charges au mcyen de la diode 52, d'autre part.
En outre, la structure décrite permet de minimiser la puis-
sance dissipée du fait de la diminution des charges injectées résultant de la dépolarisation et du fait que la plus grande partie du courant en direction de la terre est collecté au
moyen de la diode.
On doit noter que la solution décrite a des dimensions ex-
trêmement restreintes, ce qui permet d'optimiser le rapport rendement/volume. Enfin, on doit insister sur le fait que la structure décrite est extrêmement simple du point de vue circuit et n'exige
aucun stade spécifique de fabrication, du fait que les ré-
gions prévues dans le transistor de dépolarisation peuvent être produites lors de l'exécution des diverses régions du
dispositif d'excitation.
L'invention ainsi conçue est susceptible de nombreuses modi-
fications et variantes, toutes restant à l'intérieur de la portée du concept inventif. En particulier, on doit insister
sur le fait que le raccordement 38, entre la région de col-
lecteur 37 et l'isolation 23, et les raccordements à la terre 39 et 47, peuvent être obtenus au moyen de métalli-
sations ou au moyen de conducteurs de silicium polycristal-
lin, de préférence exécutés sur la face du dispositif.
Claims (7)
1. - Dispositif intégré de protection contre l'injection de charges
dans le substrat, comprenant un substrat (20) ayant un pre-
mier type de conductivité, une couche épitaxiale (21) super-
posée sur ce substrat (20) et ayant un deuxième type de con-
ductivité, pratiquement opposé au premier et définissant une face principale (29) du dispositif, plusieurs régions d'isolation (22,23,24) ayant pratiquement le premier type de conductivité et s'étendant transversalement à cette couche
épitaxiale (21) depuis la face principale (29) jusqu'au sub-
strat (20) de façon à définir une multiplicité de poches
épitaxiales isolées (26,27,28) pour l'exécution des compo-
sants électroniques, ces poches épitaxiales (26,27,28) com-
prenant une poche de recirculation épitaxiale (26) ayant
une borne pour le raccordement à une charge, une couche en-
terrée (30) formant une jonction avec le substrat (20) étant prévue entre la poche de recirculation épitaxiale (26) et ce substrat (20), caractérisé en ce que des moyens (36,37,38), électriquement raccordés entre la couche enterrée (30) et le substrat (20) et adaptés pour dépolariser cette jonction,
sont prévus dans la poche de recirculation épitaxiale (26).
2. - Dispositif intégré selon la revendication 1, caractérisé en ce que ces moyens (36,37,38) comportent un transistor (51) raccordé avec son émetteur et son collecteur entre le
substrat (20) et la couche enterrée (30).
3. - Dispositif intégré selon les revendications 1 et 2,
caractérisé en ce que la poche de recirculation épitaxiale (26) contient une région de base (36) ayant pratiquement un premier type de conductivité et une deuxième région de collecteur (37), ayant pratiquement le deuxième type de conductivité et entourée par la première région de base (36), ces régions de base et de collecteur (36,37) formant, avec la couche enterrée (30) qui constitue une région d'émetteur, le transistor de dépolarisation (51), cette région de base
(36) étant raccordée à la terre et cette région de collec-
teur (37) étant électriquement raccordée à l'une des régions d'isolation (23).
4. - Dispositif intégré selon l'une des revendi-
cations précédentes, caractérisé en ce qu'il comporte une région profonde (31,32,33) ayant pratiquement le deuxième type de conductivité, s'étendant depuis la couche enterrée (30) jusqu'à la face principale (29) et entourant une partie (26') de cette poche de recirculation épitaxiale (26) qui
contient les régions de base et de collecteur.
5. - Circuit intégré selon l'une des revendica-
tions précédentes, caractérisé en ce que le transistor (51) est prévu dans la poche de recirculation épitaxiale (26) sur le côté de celle-ci dirigé en direction du bord latéral
extérieur du dispositif.
6. - Dispositif intégré selon l'une des revendi-
cations précédentes, caractérisé en ce que, entre la poche
de recirculation épitaxiale (26) et le bord latéral exté-
rieur, se trouve une région d'isolation (22) ayant le premier type de conductivité, s'étendant entre la face principale
(29) du dispositif et le substrat (30) et reliée à la terre.
7. - Dispositif intégré selon l'une des reven-
dications précédentes, caractérisé en ce que la région de collecteur (37) est raccordée à une région d'isolation (23) disposée sur le côté de la poche de recirculation épitaxiale (26) qui est opposé au bord latéral extérieur du dispositif, cette région d'isolation (23) et ce substrat (20) constituant un trajet de dépolarisation résistant entre la région de
collecteur (37) et le raccordement à la terre.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8722290A IT1231894B (it) | 1987-10-15 | 1987-10-15 | Dispositivo integrato per schermare l'iniezione di cariche nel substrato. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2622053A1 true FR2622053A1 (fr) | 1989-04-21 |
| FR2622053B1 FR2622053B1 (fr) | 1992-02-07 |
Family
ID=11194242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR888813123A Expired - Lifetime FR2622053B1 (fr) | 1987-10-15 | 1988-10-06 | Dispositif integre de protection contre l'injection de charges dans le substrat |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5021860A (fr) |
| JP (1) | JP2681498B2 (fr) |
| DE (1) | DE3834841C2 (fr) |
| FR (1) | FR2622053B1 (fr) |
| IT (1) | IT1231894B (fr) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3834841C2 (de) | 1999-03-18 |
| JPH01134960A (ja) | 1989-05-26 |
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