DE3834841A1 - Integrierte schaltung in einem substrat zum abschirmen der injektion von ladungen in das substrat - Google Patents

Description

Die Erfindung betrifft eine integrierte Anordnung in einem Substrat zum Abschirmen der Injektion von Ladungen in das Substrat; mit einem Substrat einer ersten Leitfähigkeitstype; mit einer über dem Substrat liegenden Epitaxialschicht einer zweiten Leitfähigkeits­ type, die der ersten etwa entgegengesetzt ist, und eine Hauptfläche der Anordnung bildet; mit einer Mehrzahl von Isolierregionen, die etwa von der ersten Leitfähig­ keitstype sind und sich quer zur Epitaxialschicht von der Hauptfläche an dem Substrat erstrecken und eine Mehrzahl von isolierten Epitaxialtaschen zur Darstel­ lung von elektronischen Komponenten bilden; bei der die Epitaxialtaschen eine epitaxiale Rezirkulationstasche mit einem Lastanschluß aufweisen und bei der zwischen der epitaxialen Rezirkulationstasche und dem Substrat eine verdeckte Schicht vorgesehen ist, die eine Ver­ bindungsfläche mit dem Substrat herstellt.

Es ist bekannt, daß beim Speisen einer induktiven und/ oder kapazitiven Last für ein einwandfreies Arbeiten des Systems es erforderlich ist, den sich in der Last ansammelnden Strom nach Masse zu leiten (zu rezirku­ lieren). Wird eine Last durch integrierte Schaltungen gespeist, so wird das Substrat der Anordnung an Masse geklemmt und die Rezirkulation erfolgt durch eine epitaxiale Taschendiode (die die Kathode bildet) und das Substrat (das die Anode der Diode bildet). Um den Strom beim Abschalten der Last zu rezirkulieren, wird die Diode in Durchlaßrichtung vorgespannt, und die epitaxiale Tasche erhält eine negative Spannung gegen­ über Masse. In diesen Zustand injiziert die epitaxiale Tasche bei einer solchen negativen Spannung Strom in das Substrat und verhält sich wie der Emitter eines parasitären NPN-Transistors. Andere epitaxiale Taschen der selben Anordnung, die eine größere Spannung als das Substrat aufweisen, sammeln die injizierten Elektronen und verhalten sich wie der Kollektor des parasitären Transistors.

Diese Injektion von Ladungen in epitaxiale Taschen bei hoher Spannung muß vermieden werden, weil sie zu folgen­ den Problemen führt:

• 1. Unerwünschte Verlustleistungen.
• 2. Wenn die epitaxialen Taschen die Basis eines quer­ liegenden PNP-Transistors sind, bewirken die in­ jizierten Ladungen, daß dieser PNP-Transistor (d.h. ein Treibertransistor) wieder einschaltet.
• 3. Eine Erhöhung des Basisstromes des querliegenden PNP- Transistors, was zu einer Fehlfunktion der Anordnung führt.

Um die oben aufgezeigten Probleme zu vermeiden, werden derzeit zwei Lösungen benutzt, die beide dazu dienen, einen Strompfad mit einer niedrigeren Impedanz als die anderer epitaxialer Taschen der Schaltung zu schaffen, um den gesamten in eine solche epitaxiale Tasche in­ jizierten Strom bei negativer Spannung gegenüber Masse zu sammeln. Solche Lösungen haben eine ähnliche Struk­ tur (siehe Fig. 1) und enthalten eine isolierte Epitaxi­ altasche, die die gesamte Epitaxialtasche umgibt, die eine negative Spannung gegenüber Masse annimmt. Solche isolierten Taschen enthalten in ihrem Innern eine ver­ deckte Schicht und eine tiefe Schicht (oder versenkte Schicht), wobei beide eine stärkere Dotierung als die Epitaxialschicht haben. Diese Struktur wird dann mit Masse oder der Betriebsspannung verbunden, abhängig von der angewandten Lösung.

Solche bekannten Lösungen sind jedoch nicht in der Lage, das Problem der injizierten Ladungen zu lösen. In der Tat sind sie einerseits nicht in der Lage, den Strom in Richtung auf die Schaltung vollständig zu eliminieren und andererseits reduzieren sie nicht die Verlustleistung. Die Lösung mit der Verbindung nach Masse ist darüber hinaus bei hohen Spannungen nicht so gut wie die Lösung mit Epitaxialtaschen, bei der die injizierten Ladungen durch die Epitaxialtaschen nach Masse abgeleitet werden. Die Lösung mit einer Ver­ bindung zur Betriebsspannung hat den Nachteil einer höheren Verlustleistung, da sich die injizierten Ströme in Richtung des höchsten Spannungspotentials sammeln.

Eine weitere bekannte Lösung ist in der EP-A-2 61 556 im Namen der Anmelderin beschrieben und enthält vier inte­ grierte Strukturen, die Ladungssammelregionen bilden oder Strukturen zur Begrenzung der Spannungen in den Regionen der Anordnung aufweisen. Obwohl diese Lösung das Problem der injizierten Ladungen vollständig löst, kann sie aufgrund ihres großen Platzbedarfes nicht immer angewandt werden.

Aufgrund dieser Lage liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine integrierte Anordnung in einem Substrat zum Abschirmen der Injektion von Ladun­ gen in das Substrat zu schaffen, die die Nachteile der bisher bekannten Anordnungen vermeidet. Es soll insbe­ sondere eine integrierte Anordnung geschaffen werden, mit der mit großer Wirkung der durch die Tasche in­ jizierte und Massepotential erreichende Strom absor­ biert wird, wobei gleichzeitig ein einfacher Aufbau und geringe Abmaße erreicht werden sollen. Die erfindungs­ gemäße integrierte Anordnung soll gleichzeitig die Verlustleistung in der Schaltung vermindern, damit sich die Zuverlässigkeit und der Anwendungsbereich der ge­ samten integrierten Anordnung verbessern. Schließlich soll gemäß der Erfindung eine integrierte Anordnung geschaffen werden, die einen einfachen Aufbau hat, durch bekannte Verfahren und Maschinen bei der Her­ stellung von integrierten elektronischen Schaltungen hergestellt werden kann, so daß sich keine wesentlichen Probleme bei der Herstellung der Anordnung und somit moderate Produktionskosten ergeben.

Diese Aufgabe und weitere Vorteile werden durch eine integrierte Anordnung in einem Substrat zum Abschirmen der Injektion von Ladungen in das Substrat erzielt, wie sie in den Patentansprüchen beschrieben ist.

Einzelheiten und Vorteile der Erfindung gehen aus der nachfolgenden Beschreibung eines bevorzugten Aus­ führungsbeispieles hervor, wobei Bezug auf die beige­ fügten Zeichnungen genommen wird.

Es zeigen:

Fig. 1 einen Querschnitt durch einen Halbleiter­ körper zur Erläuterung der Schutzanordnung gemäß einer bekannten Lösung;

Fig. 2 einen Querschnitt durch einen Halbleiter­ körper mit der erfindungsgemäßen Anordnung; und

Fig. 3 eine äquivalente Schaltung der Anordnung nach Fig. 2.

Es wird zunächst Bezug auf Fig. 1 genommen, die eine bekannte Struktur zeigt. Sie enthält eine isolierte Tasche, die sich um die Epitaxialtasche auf Massepoten­ tial herumerstreckt und mit Masse oder der Betriebs­ spannung verbunden ist. Fig. 1 zeigt ein Substrat 1 der P-Type, eine Epitaxialschicht 2 der N-Type und Isola­ tionsregionen 5 und 6 der P-Type, die sich von der Hauptfläche der Anordnung bis zu dem Substrat 1 er­ strecken und die Epitaxialschicht 2 in eine Mehrzahl von isolierten Taschen aufteilt, d.h. die Tasche 3 der bekannten Schutzanordnung und die Tasche 4, die z.B. die Tasche bildet, die an die Last angeschlossen ist und unter bestimmten Arbeitsbedingungen des Systems eine niedrigere Spannung als das Substrat erreichen soll. Innerhalb dieser Tasche 3 ist eine verdeckte Schicht 7 der N⁺-Type vorgesehen, die sich auf der Verbindungsfläche zwischen dem Substrat und der Tasche 3 erstreckt. Eine tiefe oder versenkte Schicht mit N⁺-Typ Leitfähigkeit erstreckt sich von der verdeckten Schicht 7 zu der Hauptfläche der Anordnung. An dieser Fläche innerhalb der versenkten Schicht ist eine N⁺-Typ Region 9 mit einem Kontakt 11 verbunden, der dazu dienen kann, eine Verbindung der Schutzanordnung mit Masse oder der Betriebsspannung herzustellen. Die ge­ samte Oberfläche der Anordnung wird darüber hinaus durch eine Oxidschicht 10 abgedeckt.

Fig. 2 zeigt nun den Aufbau der integrierten Schutzan­ ordnung gemäß der Erfindung. In der Figur zeigt das Bezugszeichen 20 das Substrat mit P-Typ Leitfähigkeit, während das Bezugszeichen 21 allgemein die Epitaxial­ schicht mit N-Typ Leitfähigkeit zeigt. Eine Mehrzahl von Isolationsregionen 22, 23, 24 mit P-Typ Leitfähig­ keit erstreckt sich von der Hauptfläche der Anordnung 29 bis zu dem Substrat 20 und teilt die Epitaxial­ schicht 21 in eine Mehrzahl von isolierten Taschen ein, wie durch die Bezugszeichen 26 bis 28 angedeutet wird. Im vorliegenden Fall bezeichnet das Bezugszeichen 26 die mit der Last verbundene Epitaxialtasche, die Masse­ potential erreichen soll, während die Bezugszeichen 27 und 28 zwei andere Expitaxialtaschen bezeichnen, die auf einem höheren Potential als das Substrat einge­ stellt werden und somit den Kollektor von parasitären Transistoren bilden können, wie nachfolgend noch er­ läutert wird.

Wie aus Fig. 2 hervorgeht, befindet sich an der Ver­ bindungsfläche der Epitaxialtasche 26 und dem Substrat 20 eine verdeckte Schicht 30 mit N⁺-Typ Polarität, von der sich tiefe oder versenkte Schichten mit N⁺-Typ Leitfähigkeit erstrecken, wie durch die Bezugszeichen 31, 32 und 33 angedeutet wird. Diese versenkten Regionen grenzen innerhalb der Epitaxialtasche 26 eine erste Epitaxialregion 26′ ab, in der eine Vorspannung verhindernde Struktur implementiert wird (wie noch nachfolgend beschrieben wird) sowie eine Epitaxial­ region 26′′, in der die die Last treibenden Elemente vorgesehen sind; dieser Transistor 35 ist in der Figur gestrichelt gezeichnet. Die Region 26′′ kann typischer­ weise ein Finger eines Leistungstransistors sein, dessen Ausgangsanschluß (in Fig. 2 durch das Bezugs­ zeichen 44 gekennzeichnet) mit der Last verbunden ist. Die Region 26′′ wird natürlich solange wiederholt, wie Finger des Leistungstransistors der Treiberschaltung vorgesehen sind.

Innerhalb der Epitaxialregion 26′ ist darüber hinaus eine Region 36 mit P-Typ Leitfähigkeit enthalten, die wiederum eine Region 37 mit N-Typ Leitfähigkeit ent­ hält. Diese Regionen 36 und 37 bilden die Basis und den Kollektor eines Transistors, dessen Emitter durch die verdeckte Schicht 30 gebildet wird. Gemäß der Erfindung ist die Basisregion 36 mit Masse verbunden (angedeutet durch das Bezugszeichen 39), während die Kollektor­ region 37 mit der Isolationsregion 23 mittels einer Metallisierung oder einer polykristallinen Siliziumver­ bindung auf der Fläche 29 der Anordnung verbunden ist.

Wie aus der Fig. 2 hervorgeht, ist die Isolationsregion 22 darüber hinaus bei 47 mit Masse verbunden, während an der Verbindungsfläche zwischen der Epitaxialtasche 27 und dem Substrat 30 eine verdeckte Schicht 40 der N⁺-Typ Leitfähigkeit vorgesehen ist, die wiederum mit einer tiefen oder versenkten Schicht 41 sowie mit dem Anschluß 42 verbunden ist.

Das äquivalente Schaltbild der Anordnung nach Fig. 2 ist in Fig. 3 gezeigt. In dieser Figur zeigt das Bezugs­ zeichen 51 den die Vorspannung abbauenden Transistor, der durch die verdeckte Schicht 30 (der Emitter), die Region 36 (die Basis) und die Region 37 (der Kollektor) gebildet wird. Das Bezugszeichen 50 dagegen zeigt den parasitären Transistor, der durch die verdeckte Schicht 30 (Emitter), durch das Substrat 20 (Basis) und die Isolationstasche der Schaltung (z.B. die Tasche 27 mit der verdeckten Schicht 40, dem Emitter) gebildet wird. Fig. 3 zeigt außerdem eine Diode 52, die an der Ver­ bindungsschicht zwischen dem Substrat 20 (Anode) und der verdeckten Schicht 30 (Kathode) gebildet wird. Der Figur ist außerdem der Widerstand 53 zu entnehmen, der entlang der Isolation 23 und dem Substrat 20 sowie der Isolation 22 zwischen dem Kollektor des die Vorspannung abbauenden Transistors 51 und Masse 47 gebildet wird.

Die beschriebene Anordnung arbeitet wie folgt. Der Transistor 51, dessen Emitter und Kollektor parallel zur Basis-Emitter-Verbindung des parasitären Transistors 50 geschaltet sind, bewirkt den Abbau einer Vorspannung an dieser Verbindung in der Region, die in Richtung auf die Epitaxialtaschen gerichtet ist, die sich gegenüber den Epitaxialtaschen 26 (auch epitaxiale Rezirkulationstasche genannt) auf einer hohen Spannung befindet, wenn der in der Last gespeicherte Strom rezirkuliert. Dieser Abbau der Vorspannung bewirkt eine Verminderung des Kollektorstromes des parasitären Tran­ sistors 50, d.h., eine Verminderung der in Richtung auf die auf hoher Spannung stehenden Epitaxialtaschen 27 und 28 injizierten Ladungen. Vorteilhafterweise ist der die Vorspannung abbauende Transistor 51 auf derjenigen Seite der Epitaxialtasche 26 angeordnet, die in Richtung auf die äußere Querkante der Schaltung (in Richtung der Schnittlinie) zeigt, damit keine Ladungen in Richtung auf die Kollektoren der parasitären Tran­ sistoren injiziert werden. Darüber hinaus hat der die Vorspannung abbauende Transistor vorteilhafterweise einen inversen Aufbau, d.h., Kollektor und Emitter sind vertauscht. Auf diese Weise beeinflußt der die Vor­ spannung abbauende Transistor nicht die elektrischen Daten des Leistungstransistors oder irgendeines anderen Elementes innerhalb der Epitaxialregion 26′′. Tatsäch­ lich erfolgt durch diese Konfiguration keine Reduzie­ rung der Durchbruchspannung des Leistungstransistors 35, da die Basis-Emitter-Strecke des Vorspannungs­ transistors in der Lage ist, die Spannung V _CBO des Leistungstransistors auszuhalten. Darüber hinaus er­ laubt die beschriebene inverse Anordnung das Einfügen des die Vorspannung abbauenden Transistors innerhalb der epitaxialen Rezirkulationstasche, wodurch eine erhebliche Platzeinsparung ohne Reduzierung des Wirkungsgrades der gesamten integrierten Schaltung er­ reicht wird.

Es wird auch noch erwähnt, daß bei dieser Struktur der Emitter des die Vorspannung abbauenden Transistors durch die gleiche Schicht gebildet wird, die den Emitter des parasitären Transistors bildet, so daß eine innere Verbindung zwischen den beiden Emittern besteht.

Die zwischen dem Substrat 20 und der verdeckten Schicht 30 gebildete Diode 52 sammelt den durch die verdeckte Schicht 30 injizierten Strom in Richtung Masse 47 auf derjenigen Seite, die in Richtung auf die Querkante des Siliziumkörpers zeigt; sie bildet also einen Teil der Ladungsabschirmanordnung.

Weiter wird noch darauf hingewiesen, daß die zwischen der Kollektorschicht 37 des Vorspannungs-Transistors und der Isolationsregion 23 gezeigte Verbindung den Widerstand 53 zwischen dem Kollektor 37 und Masse 47 bildet, so daß an diesem Widerstand ein geringer Spannungsabfall auftritt, der wiederum die Vorspannung an der Verbindungsfläche zwischen der verdeckten Schicht und dem Substrat abbaut.

Wie aus der vorgehenden Beschreibung klar wird, erfüllt die Erfindung die gestellte Aufgabe. Es wird eine An­ ordnung geschaffen, die eine maximale Wirkung bei der Elimination von Strömen aufweist, die durch die Epitaxi­ alschicht 26′′ und die verdeckte Region 30 in Richtung auf das Substrat 20 injiziert werden, und zwar aufgrund des Abbaus der Vorspannung an dieser Verbindungsfläche einerseits und durch die Bildung eines Ladungssammler­ pfades aufgrund der Diode 52 andererseits.

Die beshriebene Anordnung erlaubt eine Minimierung der Verlustleistung aufgrund der Verminderung der injizier­ ten Ladungen aufgrund des Abbaus der Vorspannung und des Sammelns des größten Teiles des Stromes, der durch die Diode nach Masse fließt.

Es wird bemerkt, daß die beschriebene Lösung einen sehr geringen Platzbedarf hat, wodurch das Verhältnis von Wirkungsgrad zur benötigten Fläche optimiert wird.

Schließlich wird noch darauf hingewiesen, daß die be­ schriebene Anordnung vom Schaltungsaufbau extrem ein­ fach ist und keine speziellen Produktionsschritte er­ fordert, da die in dem die Ladung abbauenden Transistor vorhandenen Regionen während der Herstellung der ver­ schiedenen Regionen der Treiberanordnung mit herge­ stellt werden können.

Die erfindungsgemäße Anordnung kann selbstverständlich variiert und abgewandelt werden, ohne das erfinderische Konzept zu verlassen. Es wird insbesondere darauf hin­ gewiesen, daß die Verbindung 38 zwischen der Kollektor­ region 37 und der Isolierung 23 und die Massever­ bindungen 39 und 47 durch Metallisierungen oder durch Polysiliziumleitungen hergestellt werden können, vor­ zugsweise auf der Fläche der Anordnung.

Claims (7)

1. Integrierte Anordnung in einem Substrat zum Ab­ schirmen der Injektion von Ladungen in das Substrat; mit einem Substrat (20) einer ersten Leitfähigkeits­ type;
mit einer über dem Substrat (20) liegenden Epitaxial­ schicht (21) einer zweiten Leitfähigkeitstype, die der ersten etwa entgegengesetzt ist, und eine Hauptfläche (29) der Anordnung bildet;
mit einer Mehrzahl von Isolierregionen (22, 23, 24), die etwa von der ersten Leitfähigkeitstype sind und sich quer zur Epitaxialschicht (21) von der Hauptfläche (29) an dem Substrat (20) erstrecken und eine Mehrzahl von isolierten Epitaxialtaschen (26, 27, 28) zur Dar­ stellung von elektronischen Komponenten bilden;
bei der die Epitaxialtaschen (26, 27, 28) eine epitaxi­ ale Rezirkulationstasche (26) mit einem Lastanschluß aufweisen und bei der zwischen der epitaxialen Rezirku­ lationstasche (26) und dem Substrat (20) eine verdeckte Schicht (30) vorgesehen ist, die eine Verbindungsfläche mit dem Substrat (20) herstellt;
gekennzeichnet durch eine Einrichtung (36, 37, 38) in der epitaxialen Rezirkulationstasche (26), die elek­ trisch zwischen die verdeckte Schicht (30) und das Sub­ strat (20) geschaltet sind und dazu ausgebildet sind, eine Vorspannung in der Verbindungsfläche aufzuheben.

2. Integrierte Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung (36, 37, 38) einen Transistor enthält, dessen Emitter und Kollek­ tor zwischen das Substrat (20) und die verdeckte Schicht (30) geschaltet sind.

3. Integrierte Anordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die epitaxiale Rezirkula­ tionsschicht (26) eine Basisregion (26) mit etwa der ersten Leitfähigkeitstype aufweist sowie eine Kollektor­ region (37) mit etwa der zweiten Leitfähigkeitstype, die von der Basisregion (36) umgeben ist;
daß die Basis- und Kollektorregionen (36, 37) zusammen mit der verdeckten Schicht (30), die die Emitterregio­ nen bildet, den die Vorspannung aufhebenden Transistor (51) darstellen; und
daß die Basisregion (36) mit Masse und die Kollektor­ region (37) mit einer der beiden Isolierregionen (23) verbunden ist.

4. Integrierte Anordnung nach einem oder mehreren der vorstehenden Ansprüche, gekennzeichnet durch eine tiefe Region (31, 32, 33), die etwa der zweiten Leitfähigkeitstype entspricht, sich von der verdeckten Schicht (30) bis zu der Haupt­ fläche (29) erstreckt und einen Teil (26′) der epitaxi­ alen Rezirkulationstasche (26), die die Basis- und Kollektorregionen enthält, umgibt.

5. Integrierte Anordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Transistor (51) in der epitaxialen Rezirkulationstasche (26) auf der Seite angeordnet ist, die in Richtung der äußeren Querkante der Anordnung zeigt.

6. Integrierte Anordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß zwischen der epitaxialen Rezirkulationstasche (26) und der äußeren Querkante eine Isolationsregion (22) vorgesehen ist, die von der ersten Leitfähigkeitstype ist, sich zwischen der Haupt­ fläche (29) der Anordnung und dem Substrat (30) er­ streckt und mit Masse verbunden ist.

7. Integrierte Anordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Kollektorregion (37) mit einer Isolationsregion (23) verbunden ist, die an der Seite der epitaxialen Rezirkulationstasche (26) angeordnet ist, die der äußeren Querkante der Anordnung gegenüberliegt, und
daß diese Isolationsregion (23) und das Substrat (20) einen resistiven Pfad zur Aufhebung einer Vorspannung zwischen der Kollektorregion (37) und der Verbindung zur Masse darstellen.