DE68907368T2 - Integrierte Schaltung mit komplementären MOS-Transistoren. - Google Patents

Integrierte Schaltung mit komplementären MOS-Transistoren.

Info

Publication number
DE68907368T2
DE68907368T2 DE89200866T DE68907368T DE68907368T2 DE 68907368 T2 DE68907368 T2 DE 68907368T2 DE 89200866 T DE89200866 T DE 89200866T DE 68907368 T DE68907368 T DE 68907368T DE 68907368 T2 DE68907368 T2 DE 68907368T2
Authority
DE
Germany
Prior art keywords
region
field effect
source
transistors
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE89200866T
Other languages
English (en)
Other versions
DE68907368D1 (de
Inventor
Adrianus Willem Ludikhuize
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Application granted granted Critical
Publication of DE68907368D1 publication Critical patent/DE68907368D1/de
Publication of DE68907368T2 publication Critical patent/DE68907368T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
    • H02P7/03—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors
    • H02P7/04—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors by means of a H-bridge circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

  • Die Erfindung betrifft eine Halbleiteranordnung mit mindestens einem Paar in einer auf einem hochdotierten Halbleitersubstrat eines ersten Leitungstyps angebrachten Epitaxieschicht gebildeter, komplementärer Isolierschicht-Feldeffekttransistoren, wobei die Epitaxieschicht vom ersten Leitungstyp ist und weniger hoch dotiert ist als das Substrat und ein erstes Gebiet des zweiten, entgegengesetzten Leitungstyps vollständig in der Epitaxieschicht gebildet ist und an deren freie Oberfläche grenzt, wobei Source- und Drain-Zonen des ersten Leitungstyps eines ersten Isolierschicht- Feldeffekttransistors innerhalb des ersten Gebietes vorgesehen sind und Source- und Drain-Zonen des zweiten Leitungstyps eines zweiten isolierschicht-Feldeffekttransistors neben dem ersten Gebiet vorgesehen sind, wobei dessen Source-Zone zwischen der Drain-Zone und dem ersten Gebiet liegt während ein zweites Gebiet des zweiten Leitungstyps unterhalb der Source-Zone des zweiten Isolierschicht-Feldeffekttransistors vorgesehen ist.
  • Eine Halbleiteranordnung der oben beschriebenen Art ist aus der europäischen Patentanmeldung EP-A-0 138 162 bekannt.
  • Integrierte monolithische Schaltungen mit komplementären Isolierschicht- Feldeffekttransistoren, im allgemeinen als CMOS-Schaltungen bezeichnet, werden häufig und für zahlreiche Anwendungen eingesetzt.
  • Unter bestimmten Bedingungen, insbesondere bei Vorhandensein einer induktiven Last, können ein oder mehrere in der Halbleiterstruktur enthaltene und unter normalen Betriebsbedingungen in Spernchtung geschaltete pn-Übergänge in Durchlaßrichtung geschaltet werden und Strom führen. Dieses führt zu Dissipation und in manchen Fallen, insbesondere bei Schaltungen mit hoher Packungsdichte zu "Latch-Up", d.h. einer Zundung parasitarer pnpn-("Thyristor"-)Strukturen, die anschließend nicht mehr oder nur unter Schwiengkeiten ausgeschaltet werden konnen, was selbst zu nicht zu behebenden Schäden der Schaltungsanordnung führen kann.
  • Man kann versuchen, diese Ettekte zu vermeiden, indem man die verschiedenen Halbleiterzonen weiter voneinander entfernt anordnet und auf diese Weise den Widerstand der verschiedenen Strompfade erhöht und die Wahrscheinlichkeit des Auftretens eines parasitären Thyristoreffekts verkleinert. Der Vorteil einer hohen Pakkungsdichte geht dann jedoch verloren.
  • In den "Patent Abstracts of Japan", Bd. 8, Nr. 155 (E-256) [1592] 19. Juli 1984, S. 7E256; und JP-A-5956757 wird eine integflerte Schaltung behandelt, bei der "Latch-Up" durch Anbringen einer Schutzzone vom p-Typ um einen in einem p-Well gebildeten n-Kanal-MOS-Transistor vermieden wird.
  • Die europäische Patentanmeldung EP-A-0 138 162 beschreibt eine Halbleiteranordnung mit komplementären Feldeffekttransistoren, bei der zur Verhinderung des "Latch-Up"-Effekts unter der gesamten CMOS-Struktur ein hochdotiertes schichtartiges vergrabenes Gitter vorgesehen ist, das mit dem "ersten" Gebiet in Kontakt steht und vom gleichen Leitungstyp wie dieses Gebiet ist.
  • Der Erfindung liegt unter anderem die Aufgabe zugrunde, eine Lösung für das beschriebene Problem zu liefern, bei der keine zusätzlichen Masken- und Dotierschritte notwendig sind und wobei für eine wirksame Abfuhr der den "Latch-Up"-Effekt verursachenden Ladungsträger gesorgt wird.
  • Erfindungsgemäß ist eine Halbleiteranordnung der eingangs beschriebenen Art dadurch gekennzeichnet, daß das zweite Gebiet nahezu die gleiche Dotierung und Tiefe wie das erste Gebiet hat und mit der Source-Zone des zweiten Feldeffekttransistors elektrisch verbunden ist.
  • Die Ladungsträger, die von der Drain-Zone des zweiten Transistors in die Epitaxieschicht und in Richtung der ersten Zone injiziert werden, wenn diese Drain- Zone, beispielsweise unter Einfluß einer induktiven Last, kurzzeitig in Durchlaßrichtung geschaltet wird, werden von dem zweiten Gebiet dissipationsfrei gesammelt, wobei das zweite Gebiet außerdem Injektion in eventuelle andere in der Schaltung vorhandene "erste" Gebiete abschirmt. Auch die "Latch-Up"-Gefahr wird somit beseitigt oder zumindest stark verringert.
  • Die erfindungsgemäße Maßnahme kann im allgemeinen ohne zusätzliche Masken- und Dotierschritte realisiert werden.
  • Die elektrische Verbindung zwischen dem zweiten Gebiet und der Source- Zone des zweiten Transistors kann in unterschiedlicher Weise hergestellt werden. Entsprechend einer wichtigen bevorzugten Ausführungsform der Erfindung grenzt die Source-Zone des zweiten Feldeffekttransistors an das zweite Gebiet und ist mit Öffnungen versehen, innerhalb derer sich die Epitaxieschicht bis zur Oberfläche erstreckt, wobei eine leitende Schicht an der Oberfläche sowohl an die (mit dem zweiten Gebiet verbundene) Source-Zone als auch die Epitaxieschicht grenzt.
  • Unter Umständen kann es vorteilhaft sein, daß unter dem zweiten Gebiet zwischen der Epitaxieschicht und dem Substrat eine hochdotierte vergrabene Schicht des zweiten Leitungstyps vorhanden ist, die das zweite Gebiet berührt. Dadurch wird eine noch wirksamere Sammlung der parasitären Ladungsträger erhalten, aber auf Kosten eines zusätzlichen Masken- und Dotierschritts.
  • Besonders wichtig ist die Erfindung in Brückenschaltungen, beispielsweise zum Ansteuern kleiner Elektromotoren, die eine induktive Last der Brückenschaltung bilden und demzufolge häufig Spannungsspitzen hervorrufen, die die beschriebenen "Latch-Up"-Erscheinungen einleiten. Die Erfindung betrifft auch eine Halbleiteranordnung mit zwei Paaren komplementärer Isolierschicht-Feldeffekttransistoren, die eine zwischen zwei Versorgungsleitungen geschaltete Brückenschaltung bilden, wobei der dritte und der vierte Feldeffekttransistor die gleiche Struktur haben wie der erste bzw. zweite Isolierschicht-Feldeffekttran sistor, während unter der Source-Zone des vierten Transistors außerdem ein mit dieser Source-Zone verbundenes zweites Gebiet liegt, wobei die Source-Zonen des ersten und des dritten Transistors mit der einen Versorgungsleitung und die Source-Zonen des zweiten und des vierten Transistors mit der anderen Versorgungsleitung verbunden sind und die miteinander verbundenen Drain- Elektroden des ersten und des vierten Transistors die eine Ausgangsklemme und die miteinander verbundenen Drain-Elektroden des zweiten und des dritten Transistors die andere Ausgangsklemme der Brückenschaltung bilden.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
  • Figur 1 das Schaltbild einer integrierten CMOS-Brückenschaltung zum Ansteuern einer induktiven Last,
  • Figur 2 schematisch und im Querschnitt zwei komplementäre Feldeffekttransistoren T1 und T4 der in Figur 1 gezeigten Schaltung für eine bekannte integrierte CMOS-Brückenschaltung,
  • Figur 3 schematisch und im Querschnitt die Struktur der komplementären Feldeffekttransistoren T1 und T4 in einer erfindungsgemäßen Halbleiteranordnung,
  • Figur 4 schematisch und in Draufsicht eine Einzelheit der in Figur 3 gezeigten komplementären Feldeffekttransistoren,
  • Figur 5 schematisch einen Querschnitt von Figur 4 entlang der Linie V-V,
  • Figur 6 schematisch einen Querschnitt von Figur 4 entlang der Linie VI- VI und
  • Figur 7 schematisch einen Querschnitt einer Abwandlung der erfindungsgemäßen Halbleiteranordnung.
  • Die Figuren sind schematisch und nicht maßstabsgetreu, wobei insbesondere die Maße in Richtung der Dicke stark übertrieben sind. Entsprechende Teile haben im allgemeinen gleiche Bezugszeichen, und Halbleitergebiete des gleichen Leitungstyps sind im allgemeiner in gleicher Richtung schraffiert.
  • Figur 1 zeigt das Schaltbild einer CMOS-Brückenschaltung mit zwei p- Kanal-MOS-Transistoren T1 und T3 und zwei n-Kanal-MOS-Transistoren T2 und T4.
  • Eine solche Brückenschaltung wird beispielsweise zum Ansteuern kleiner Elektromotoren, hier schematisch als "induktive" Last M angedeutet, verwendet. Die Source-Zonen der p-Kanal-Transistoren T1 und T3 sind mit der einen, positiven Versorgungsleitung V+ und die Source-Zonen der n-Kanal-Transistoren T2 und T4 sind mit der anderen, negativen Versorgungsleitung V- verbunden. Uber Steuerspannungen an den Gate-Elektroden Gl bis G4 werden jedesmal zwei der Transistoren in den Leitungszustand gebracht. Beispielsweise können erst die Transistoren T1 und T4 und dann die Transistoren T2 und T3 in den Leitungszustand gebracht werden.
  • Beim Umschalten, wenn die Transistoren T2 und T3 vom Leitungszustand in den Sperrzustand und die Transistoren T1 und T4 vom Sperrzustand in den Leitungszustand übergehen, kann es vorkommen, daß, je nach der Ausgangskapazität, wegen einer von der induktiven Last verursachten Spannungsspitze der Ausgang U&sub1; kurzzeitig auf einem höheren Potential liegt als die Versorgungsleitung V+ und der Ausgang U&sub2; auf einem niedrigeren Potential als die Versorgungsleitung V-.
  • Bei einer herkömmlichen Integration, wie schematisch in Figur 2 dargestellt, können dann "Latch-Up" und Dissipation auftreten, da die Dioden D1 und D4 ieitend werden, was im weiteren noch ausführlicher erläutert werden soll.
  • Der Querschnitt von Figur 2 zeigt komplementäre Isolierschicht-Feldeffekttransistoren T1 und T4 einer solchen herkömmlichen Brückenschaltung. Diese Transistoren sind in einem Halbleiterkörper 1 angebracht, der ein hochdotiertes Substrat 2 eines ersten Leitungstyps enthält, in diesem Falle beispielsweise ein n-Siliciumsubstrat. Auf dem Substrat 2 ist eine schwächer dotierte Epitaxieschicht 4 des gleichen n-Leitungstyps aufgebracht, die an eine Fläche 3 des Körpers grenzt. Außerdem gibt es ein erstes Gebiet 5 des zweiten entgegengesetzten Leitungstyps (in diesem Fall p), das ebenfalls an die Fläche 3 grenzt und in dem Halbleiterkörper vollständig von der Epitaxieschicht 4 umgeben wird.
  • In dem ersten Gebiet 5 sind Source- und Drain-Zonen (6,7) des (n-)Leitungstyps eines ersten Feldeffekttransistors oder MOS-Transistors T4 mit isolierendem Gate 8 vorgesehen. Neben dem ersten Gebiet 5 sind Source- und Drain-Zonen (9,10) des zweiten (p-)Leitungstyps eines zweiten MOS-Feldeffekttransistors T1 mit isolierendem Gate 11 vorgesehen, dessen Source-Zone 9 zwischen der Drain-Zone 10 und dem ersten Gebiet 5 liegt. Die Transistoren T1 und T4 werden jeweils durch eine versenkte Oxidstruktur 12 begrenzt. Das Gebiet 5 grenzt über eine hochdotierte Kontaktzone 13 des p-Typs an die Source-Zone von T4, und die Schicht 4 ist über eine hochdotierte Kontaktzone 14 des n-Typs mit der Source-Elektrode von T1 verbunden.
  • Wenn jetzt (siehe Figur 1) erst die Transistoren T2 und T3 leitend sind und dann Umschalten stattfindet, wobei T2 und T3 in den Sperrzustand übergehen und T1 und T4 ihrerseits leitend werden, kann, je nach der Ausgangskapazität, wegen der induktiven Last M der Ausgang U&sub1; kurzzeitig an eine höhere Spannung als die positive Versorgungsspannung V+ und der Ausgang U&sub2; kurzzeitig an eine niedrigere Spannung als die negative Versorgungsspannung V- angelegt sein. Die von der Drain-Zone 10 und der Schicht 4 gebildete Diode D1 und die von dem Gebiet 5 und der Drain-Zone 7 gebildete Diode D4 werden dann leitend, und es werden Injektionsströme erzeugt, unter anderem ein Löcherstrom aus der Zone 10 in das mit der negativen Versorgungsleitung V- verbundene Gebiet 5 und ein Elektronenstrom aus der Zone 7 über das Gebiet 5 zum Anschluß der positiven Versorgungsleitung V+ auf der Schicht 4 bei der Source-Zone 9 (siehe Figur 2). Wegen dieser parasitären Ströme findet Dissipation statt, während außerdem die von der Drain-Zone 10, der Schicht 4, dem Gebiet 5 und der Drain-Zone 7 gebildete pnpn-Struktur dadurch gezündet werden kann. Danach ist es außerordentlich schwierig, wenn nicht sogar unmöglich, diese "Latch-Up"-Bedingung wieder zu beseitigen.
  • In der vorstehend erwähnten europäischen Patentanmeldung EP-A-0 138 162 wird als Maßnahme zur Verhinderung von "Latch-Up" vorgeschlagen, ein hochdotiertes vergrabenes Gitter in der Schicht 4 mit demselben Leitungstyp wie Gebiet 5 und grenzend an Gebiet 5 anzubringen.
  • Eine befriedigendere Sammlung der parasitären Ladungsträger wird durch die erfindungsgemäße Maßnahme erhalten, die außerdem im allgemeinen keinen zusätzlichen Masken- und Dotierschritt erfordert.
  • Diese Maßnahme besteht darin (siehe Figur 3), daß ein zweites p-Gebiet unter der Source-Zone 9 vorhanden ist, das nahezu die gleiche Dotierung und Tiefe wie das erste Gebiet 5 hat und elektrisch mit der Source-Zone 9 des zweiten Feldeffekttransistors T1 verbunden ist.
  • Diese elektrische Verbindung wird in dem vorliegenden Ausfühningsbeispiel dadurch hergestellt, daß die Source-Zone 9 des zweiten Transistors T1 an das zweite Gebiet 20 grenzt, während die Source-Zone 9 außerdem mit Öffnungen 15 versehen ist, innerhalb derer eine die Source-Zone 9 kontaktierende Source-Elektrode 16 elektrisch mit der Epitaxieschicht 4 verbunden ist. Dies wird außer in dem Querschnitt von Figur 3 detailliert in Figur 4 (Draufsicht), in Figur 5 (Querschnitt von Figur 4 entlang der Linie V-V) und in Figur 6 (Querschnitt von Figur 4 entlang der Linie VI-VI) wiedergegeben. Eine andere Möglichkeit ist, den Substratkontakt von TI mittels eines hochdotierten Substrats 2 zu realisieren; in diesem Fall können die Öffnungen 15 und die Zone 14 entfallen.
  • Die vorstehend genannten Löcher, die bei einer kurzzeitigen Spannungsspitze (positiv (V++) bei U und negativ (V&supmin;&supmin;) bei U&sub2;) von der Drain-Zone in das Gebiet 5 injiziert werden, werden von dem Gebiet 20 nahezu dissipationsfrei in dem lateralen npn-Transistor (10, 4, 9/20) gesammeit. Außerdem schirmt das Gebiet 20 Löcherinjektion in Richtung anderer benachbarter p-Gebiete 5 ab.
  • Infolgedessen wird die Dissipation erheblich verringert, und insbesondere die Gefahr eines Thyristor-Effektes oder "Latch-Up" nimmt stark ab.
  • Die Erfindung kann natürlich nicht nur in Brückenschaltungen eingesetzt werden, obwohl sie in diesem Fall von besonderer Bedeutung ist. Die Erfindung kann ganz allgemein in allen monolithischen integrierten Schaltungen vorteilhaft eingesetzt werden, in denen komplementäre Feldeffekttransistoren verwendet werden.
  • Die Erfindung kann auch in Strukturen verwendet werden, bei denen alle Leitungstypen gegenüber den vorstehenden Beispielen umgekehrt sind.In diesem Fall sollten auch die Vorzeichen aller Spannungen invertiert werden, während die Löcher durch Elektronen ersetzt werden (und umgekehrt). Im Prinzip können auch andere Halbleitermaterialien als Silicium verwendet werden. Eventuell (siehe Figur 7) kann eine weitere hochdotierte vergrabene Schicht 30 des zweiten (hier aIso p) Leitungstyps unter dem zweiten Gebiet 20 zwischen der Epitaxieschicht 4 und dem Substrat 2 vorgesehen sein, wobei die vergrabene Schicht das Gebiet 20 berührt. Hierdurch wird eine nahezu vollständige Sammlung des parasitären Löcherstroms erhalten. Dies erfordert allerdings einen zusätzlichen Masken- und Dotierschritt. Die Schicht 4 kann über das Substrat 2 kontaktiert werden. Die vergrabene Schicht 30 kann sich unter dem gesamten Transistor bis zum Rand der Siliciumscheibe erstrecken (siehe die gestrichelte Linie in Figur 7). In diesem Fall muß die Schicht 4 bei T1, so wie in Figur 5, an der Oberseite kontaktiert werden. Eine hochdotierte n-Kanalstoppschicht 31 unter dem Oxid 12 ist dann im allgemeinen notwendig.

Claims (4)

1. Halbleiteranordnung mit mindestens einem Paar in einer auf einem hochdotierten Halbleitersubstrat (2) eines ersten Leitungstyps angebrachten Epitaxieschicht (4) gebildeter, komplementärer Isolierschichi-Feldeffekttransistoren (T4, T1), wobei die Epitaxieschicht (4) vom ersten Leitungstyp ist und weniger hoch dotiert ist als das Substrat (2), und ein erstes Gebiet (5) des zweiten, entgegengesetzten Leitungstyps vollständig in der Epitaxieschicht (4) gebildet ist und an deren freie Oberfläche (3) grenzt, wobei Source- (6) und Drain-Zonen (7) des ersten Leitungstyps eines ersten Isolierschicht-Feldeffekttransistors (T4) innerhalb des ersten Gebietes (5) vorgesehen sind und Source- (9) und Drain-Zonen (10) des zweiten Leitungstyps eines zweiten Isolierschicht- Feldeffekttransistors (T1) neben dem ersten Gebiet (5) vorgesehen sind, wobei dessen Source-Zone (9) zwischen der Drain-Zone (10) und dem ersten Gebiet (5) liegt, während ein zweites Gebiet (20) des zweiten Leitungstyps unterhalb der Source-Zone (9) des zweiten Isolierschicht-Feldeffekttransistors (T1) vorgesehen ist, dadurch gekennzeichnet, daß das zweite Gebiet (20) nahezu die gleiche Dotierung und Tiefe wie das erste Gebiet (5) hat und mit der Source-Zone (9) des zweiten Isolierschicht-Feldeffekttransistors (T1) elektrisch verbunden ist.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Source-Zone (9) des zweiten Isolierschicht-Feldeffekttransistors (T1) an das zweite Gebiet (20) grenzt und mit Öffnungen (15) versehen ist, innerhalb derer eine die Source-Zone (9) kontaktierende Source-Elektrode (16) elektrisch mit der Epitaxieschicht (4) verbunden ist.
3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine hochdotierte vergrabene Schicht (30) des zweiten Leitungstyps unter dem zweiten Gebiet (20) zwischen der Epitaxieschicht (4) und dem Substrat (2) vorhanden ist, wobei die vergrabene Schicht (30) das zweite Gebiet (20) berührt.
4. Halbleiteranordnung nach einem der vorhergehenden Ansprüche und mit zwei Paaren (T4, T1; T2 ,T3) komplementärer 1 solierschich t-Feldeffekttransistoren, die eine zwischen zwei Versorgungsleitungen geschaltete Brückenschaltung bilden, wobei der dritte (T2) und der vierte (T3) Feldeffekttransistor die gleiche Struktur haben wie der erste (T4) bzw. zweite (T1) Isolierschicht-Feldeffekttransistor, während unter der Source-Zone des vierten Transistors (T3) außerdem ein mit dieser Source-Zone verbundenes Gebiet liegt, wobei die Source-Zonen des ersten (T4) und des dritten (T2) Transistors mit der einen Versorgungsleitung und die Source-Zonen des zweiten (T1) und des vierten (T3) Transistors mit der anderen Versorgungsleitung verbunden sind und die miteinander verbundenen Drain-Elektroden des ersten (T4) und des vierten (T3) Transistors die eine Ausgangsklemme und die miteinander verbundenen Drain-Elektroden des zweiten (T1) und des dritten (T2) Transistors die andere Ausgangsklemme der Brückenschaltung bilden.
DE89200866T 1988-04-11 1989-04-06 Integrierte Schaltung mit komplementären MOS-Transistoren. Expired - Fee Related DE68907368T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NL8800922A NL8800922A (nl) 1988-04-11 1988-04-11 Geintegreerde schakeling met complementaire mos-transistor.

Publications (2)

Publication Number Publication Date
DE68907368D1 DE68907368D1 (de) 1993-08-05
DE68907368T2 true DE68907368T2 (de) 1994-01-20

Family

ID=19852102

Family Applications (1)

Application Number Title Priority Date Filing Date
DE89200866T Expired - Fee Related DE68907368T2 (de) 1988-04-11 1989-04-06 Integrierte Schaltung mit komplementären MOS-Transistoren.

Country Status (6)

Country Link
US (1) US4952998A (de)
EP (1) EP0337550B1 (de)
JP (1) JPH0748552B2 (de)
KR (1) KR0136384B1 (de)
DE (1) DE68907368T2 (de)
NL (1) NL8800922A (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5243214A (en) * 1992-04-14 1993-09-07 North American Philips Corp. Power integrated circuit with latch-up prevention
JPH0820473A (ja) * 1994-07-06 1996-01-23 Kansai Shinku Kk 釣り糸巻替え機における張力調節装置
DE19540169C1 (de) * 1995-10-27 1996-11-28 Texas Instruments Deutschland Integrierte CMOS-Schaltung mit Schaltung zur Latch-up-Verhinderung sowie Status-Speicher

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4574467A (en) * 1983-08-31 1986-03-11 Solid State Scientific, Inc. N- well CMOS process on a P substrate with double field guard rings and a PMOS buried channel
JPS6088457A (ja) * 1983-10-14 1985-05-18 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 集積回路
JPH099654A (ja) * 1995-06-23 1997-01-10 Fukoku Co Ltd 超音波モータ

Also Published As

Publication number Publication date
EP0337550A1 (de) 1989-10-18
JPH0748552B2 (ja) 1995-05-24
US4952998A (en) 1990-08-28
DE68907368D1 (de) 1993-08-05
KR890016628A (ko) 1989-11-29
JPH0212865A (ja) 1990-01-17
KR0136384B1 (ko) 1998-04-24
NL8800922A (nl) 1989-11-01
EP0337550B1 (de) 1993-06-30

Similar Documents

Publication Publication Date Title
DE68926384T2 (de) Lateraler Leitfähigkeitsmodulations-MOSFET
DE69616013T2 (de) Halbleiteranordnung vom hochspannungs-ldmos-typ
DE69416950T2 (de) DMOSFET mit einem Widerstand zum Verbessern der Stromführung im Sperrbetrieb
DE3856480T2 (de) MOS-Feldeffekt-Transistor mit Leitfähigkeitsmodulation
DE69028354T2 (de) Integrierte Vorrichtung mit komplementären LDMOS Leistungstransistoren, CMOS und vertikalen, integrierten PNP-Strukturen in Mischtechnologie, die imstande ist, relativ hohen Speisespannungen zu widerstehen
DE3586268T2 (de) Eingangs-schutzanordnung fuer vlsi-schaltungsanordnungen.
DE3834841C2 (de) Integrierte Anordnung in einem Substrat zur Vermeidung parasitärer Substrateffekte
DE4110369C2 (de) MOS-Halbleiterbauelement
DE3346831C2 (de) Speicher-Feldeffekttransistor und Verfahren zum Betreiben desselben
DE10322593A1 (de) Halbleiterbauteil und dieses verwendender integrierter Schaltkreis
DE3806164C2 (de)
DE2047166B2 (de) Integrierte Halbleiteranordnung
DE19836979A1 (de) Halbleitervorrichtung mit isoliertem Gate
DE2939193C2 (de)
DE68928312T2 (de) Leistungshalbleitervorrichtung
DE3411020C2 (de)
DE69020316T2 (de) MOS-Schaltkreis mit einem Gate-optimierten lateralen bipolaren Transistor.
DE3650606T2 (de) Schnellschaltender, lateraler Feldeffekttransistor mit isolierter Steuerelektrode
DE2832154C2 (de)
DE19528998A1 (de) Bidirektionaler Halbleiterschalter und Verfahren zu seiner Steuerung
DE102020202635A1 (de) Halbleitervorrichtung
DE68904343T2 (de) Bipolarer transistor mit isolierter steuerelektrode.
EP0029163B1 (de) Lichtzündbarer Thyristor und Verfahren zu seinem Betrieb
DE69421119T2 (de) Thyristor mit isolierten Gate und Methode, derselben zu Betreiben
DE4228832C2 (de) Feldeffekt-gesteuertes Halbleiterbauelement

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: PHILIPS ELECTRONICS N.V., EINDHOVEN, NL

8339 Ceased/non-payment of the annual fee