JPH10335663A - 縮小した表面ドレイン（ｒｓｄ）ｌｄｍｏｓ電力用デバイス - Google Patents
縮小した表面ドレイン（ｒｓｄ）ｌｄｍｏｓ電力用デバイスInfo
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- JPH10335663A JPH10335663A JP10140692A JP14069298A JPH10335663A JP H10335663 A JPH10335663 A JP H10335663A JP 10140692 A JP10140692 A JP 10140692A JP 14069298 A JP14069298 A JP 14069298A JP H10335663 A JPH10335663 A JP H10335663A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【課題】 小型で消費電力が小さく良好な表面コンダク
タンスを有する縮小された表面ドレイン横型２重拡散Ｍ
ＯＳ（ＲＳＤ ＬＤＭＯＳ）電力用デバイスを提供す
る。 【解決手段】 縮小された表面ドレイン（ＲＳＤ）領域
１５を有するがその他は従来のプレナＬＤＭＯＳトラン
ジスタと同様であるＬＤＭＯＳトランジスタが得られ
る。ドレイン領域１７をゲート１４から間隔をあけて配
置するために、ＲＳＤ領域が用いられる。ゲート１４を
作成するために用いられるポリシリコン工程の後に、こ
のことが実行される。トランジスタを作成するのに用い
られる工程は、従来のプレナＬＤＭＯＳデバイスに対し
て用いられる工程と両立可能である。
タンスを有する縮小された表面ドレイン横型２重拡散Ｍ
ＯＳ（ＲＳＤ ＬＤＭＯＳ）電力用デバイスを提供す
る。 【解決手段】 縮小された表面ドレイン（ＲＳＤ）領域
１５を有するがその他は従来のプレナＬＤＭＯＳトラン
ジスタと同様であるＬＤＭＯＳトランジスタが得られ
る。ドレイン領域１７をゲート１４から間隔をあけて配
置するために、ＲＳＤ領域が用いられる。ゲート１４を
作成するために用いられるポリシリコン工程の後に、こ
のことが実行される。トランジスタを作成するのに用い
られる工程は、従来のプレナＬＤＭＯＳデバイスに対し
て用いられる工程と両立可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
する。さらに詳細にいえば、本発明はＬＤＭＯＳ(later
al double-diffused metal oxide semiconductor、横型
２重拡散の金属・酸化物・半導体) デバイスに関する。
する。さらに詳細にいえば、本発明はＬＤＭＯＳ(later
al double-diffused metal oxide semiconductor、横型
２重拡散の金属・酸化物・半導体) デバイスに関する。
【０００２】
【発明が解決しようとする課題】ノートブック型パーソ
ナル・コンピュータやパーソナル・ディジタル支援装置
および無線通信デバイスのような電池で動作する電子装
置は、電池の電力を分配するオン抵抗値が小さい電子ス
イッチのような電力用ＭＯＳ(metal oxide semiconduct
or、金属・酸化物・半導体) デバイスを用いることが多
い。電池で動作する装置の応用の場合、電池の電力消費
が可能な限り小さいことを確実に得るために、オン抵抗
値が小さいことが特に重要である。このことにより、電
池の寿命を長くすることができる。
ナル・コンピュータやパーソナル・ディジタル支援装置
および無線通信デバイスのような電池で動作する電子装
置は、電池の電力を分配するオン抵抗値が小さい電子ス
イッチのような電力用ＭＯＳ(metal oxide semiconduct
or、金属・酸化物・半導体) デバイスを用いることが多
い。電池で動作する装置の応用の場合、電池の電力消費
が可能な限り小さいことを確実に得るために、オン抵抗
値が小さいことが特に重要である。このことにより、電
池の寿命を長くすることができる。
【０００３】ＤＭＯＳデバイスは、「２重拡散の」ＭＯ
Ｓデバイスである。ＤＭＯＳデバイスの特徴は、ソース
領域と、同時に拡散が行われるバックゲート領域とであ
る。バックゲート領域は、Ｄウエル（２重拡散が行われ
たウエル）領域と呼ばれることがある。チャンネルは、
別の注入によるよりはむしろ２つの拡散の差によって作
成される。ＤＭＯＳデバイスは小さなチャンネル長を得
ることができるという利点を有し、それにより電力消費
が小さくなりおよび高速で動作する性能が得られる。
Ｓデバイスである。ＤＭＯＳデバイスの特徴は、ソース
領域と、同時に拡散が行われるバックゲート領域とであ
る。バックゲート領域は、Ｄウエル（２重拡散が行われ
たウエル）領域と呼ばれることがある。チャンネルは、
別の注入によるよりはむしろ２つの拡散の差によって作
成される。ＤＭＯＳデバイスは小さなチャンネル長を得
ることができるという利点を有し、それにより電力消費
が小さくなりおよび高速で動作する性能が得られる。
【０００４】ＤＭＯＳデバイスは、横型構造と垂直型構
造とのいずれかであることができる。横型構造（下記で
はＬＤＭＯＳと呼ばれる）を有するＤＭＯＳは、半導体
ウエハの表面にソースおよびドレインを備えている。Ｌ
ＤＭＯＳに要求される特性は、ブレークダウン電圧ＢＶ
が高いことおよび特性オン抵抗値が小さいことである。
造とのいずれかであることができる。横型構造（下記で
はＬＤＭＯＳと呼ばれる）を有するＤＭＯＳは、半導体
ウエハの表面にソースおよびドレインを備えている。Ｌ
ＤＭＯＳに要求される特性は、ブレークダウン電圧ＢＶ
が高いことおよび特性オン抵抗値が小さいことである。
【０００５】
【課題を解決するための手段】本発明の１つの特徴は、
縮小された表面ドレイン（ＲＳＤ、reduced surfacedra
in)領域を有するＬＤＭＯＳトランジスタである。この
トランジスタは、第１導電形、例えばＰ形、の第１層を
有する半導体ウエハの上に製造される。第１導電形と反
対の導電形である第２導電形、例えばＮ形、の第２領域
が、第１半導体層の中のウエルとして作成される。第１
導電形の第３領域が、第２領域の中に作成される。
縮小された表面ドレイン（ＲＳＤ、reduced surfacedra
in)領域を有するＬＤＭＯＳトランジスタである。この
トランジスタは、第１導電形、例えばＰ形、の第１層を
有する半導体ウエハの上に製造される。第１導電形と反
対の導電形である第２導電形、例えばＮ形、の第２領域
が、第１半導体層の中のウエルとして作成される。第１
導電形の第３領域が、第２領域の中に作成される。
【０００６】第２導電形のソース領域が、第３領域の中
に作成される。第２導電形のドレイン領域が、ソース領
域から間隔をあけて第２領域の中に作成される。第２導
電形のＲＳＤ領域が、ソース領域とドレイン領域との間
でドレイン領域に隣接した第２領域の中に作成される。
このＲＳＤ領域は、ドレイン領域の中の不純物添加濃度
よりも小さな不純物添加濃度を有する。また、前記第３
領域がＲＳＤ領域とソース領域との間にチャンネルを形
成するように、ＲＳＤ領域がソース領域から間隔をあけ
て作成される。ゲートはこのチャンネルの上と、ソース
領域の少なくとも一部分の上と、ＲＳＤ領域の少なくと
も一部分の上とに広がっている。ソース領域がバックゲ
ート領域とチャンネルとを分離するように、第１導電形
のバックゲート領域がソース領域に隣接する第３領域の
中に作成される。
に作成される。第２導電形のドレイン領域が、ソース領
域から間隔をあけて第２領域の中に作成される。第２導
電形のＲＳＤ領域が、ソース領域とドレイン領域との間
でドレイン領域に隣接した第２領域の中に作成される。
このＲＳＤ領域は、ドレイン領域の中の不純物添加濃度
よりも小さな不純物添加濃度を有する。また、前記第３
領域がＲＳＤ領域とソース領域との間にチャンネルを形
成するように、ＲＳＤ領域がソース領域から間隔をあけ
て作成される。ゲートはこのチャンネルの上と、ソース
領域の少なくとも一部分の上と、ＲＳＤ領域の少なくと
も一部分の上とに広がっている。ソース領域がバックゲ
ート領域とチャンネルとを分離するように、第１導電形
のバックゲート領域がソース領域に隣接する第３領域の
中に作成される。
【０００７】本発明のＲＳＤ ＬＤＭＯＳトランジスタ
は、ハードディスク駆動装置およびＲＦの応用に対して
十分に適している。ブレークダウン電圧を改良する目的
での再表面処理ドレイン拡張（ＲＳＲＦ、resurface dr
ain extended）ＬＤＭＯＳデバイスのような他のＬＤＭ
ＯＳデバイスに比べて、この工程は複雑ではなく、そし
て良好な熱的安定度を有する。
は、ハードディスク駆動装置およびＲＦの応用に対して
十分に適している。ブレークダウン電圧を改良する目的
での再表面処理ドレイン拡張（ＲＳＲＦ、resurface dr
ain extended）ＬＤＭＯＳデバイスのような他のＬＤＭ
ＯＳデバイスに比べて、この工程は複雑ではなく、そし
て良好な熱的安定度を有する。
【０００８】テストの結果、このトランジスタはＲsp＝
0.39ｍΩ・ｃｍ2 およびＢＶ＝24.4ボルトが可能である
ことが分かった。この結果は、従来のプレナＬＤＭＯＳ
デバイスのＲsp＝0.59ｍΩ・ｃｍ2 およびＢＶ＝18〜20
ボルトに比べて有利である。Ｒspの測定は、３ＭＶ／ｃ
ｍのゲート・ストレスと、Ｖgs＝ 12.75ボルトおよびＴ
ox＝ 425オングストロームで行われた。
0.39ｍΩ・ｃｍ2 およびＢＶ＝24.4ボルトが可能である
ことが分かった。この結果は、従来のプレナＬＤＭＯＳ
デバイスのＲsp＝0.59ｍΩ・ｃｍ2 およびＢＶ＝18〜20
ボルトに比べて有利である。Ｒspの測定は、３ＭＶ／ｃ
ｍのゲート・ストレスと、Ｖgs＝ 12.75ボルトおよびＴ
ox＝ 425オングストロームで行われた。
【０００９】また別のＬＤＭＯＳの実施例である浅いＮ
形ウエル（ＬＶ Ｎ形ウエル）ＬＤＭＯＳデバイスに比
べて、ＲＳＤ ＬＤＭＯＳデバイスは、ドーナツ形のウ
エルよりもむしろ連続固体ウエル（solid well）を用い
るならば、ピッチをさらに小さくすることが可能であ
る。少量の不純物が添加されたドレイン領域がゲート・
ポリシリコン層に対して自己整合しており、それにより
工程の安定度を確実に得ることができる。ＲＳＤ領域に
よりさらに小さな層寸法が可能であり、および表面にお
いて良好なコンダクタンスを得ることができる。
形ウエル（ＬＶ Ｎ形ウエル）ＬＤＭＯＳデバイスに比
べて、ＲＳＤ ＬＤＭＯＳデバイスは、ドーナツ形のウ
エルよりもむしろ連続固体ウエル（solid well）を用い
るならば、ピッチをさらに小さくすることが可能であ
る。少量の不純物が添加されたドレイン領域がゲート・
ポリシリコン層に対して自己整合しており、それにより
工程の安定度を確実に得ることができる。ＲＳＤ領域に
よりさらに小さな層寸法が可能であり、および表面にお
いて良好なコンダクタンスを得ることができる。
【００１０】従来のデバイス構造とその工程に対する固
執のために、全体的に、本発明のＲＳＤ ＬＤＭＯＳデ
バイスは望ましいデバイスである。同時に、良好なＲsp
対ＢＶの動作特性を得ることができる。
執のために、全体的に、本発明のＲＳＤ ＬＤＭＯＳデ
バイスは望ましいデバイスである。同時に、良好なＲsp
対ＢＶの動作特性を得ることができる。
【００１１】
【発明の実施の形態】図１は、本発明に従う縮小された
表面ドレイン（ＲＳＤ、reduced surface drain)ＬＤＭ
ＯＳトランジスタ１０の横断面正面図である。トランジ
スタ１０は縮小された表面ドレイン（ＲＳＤ）領域１５
を有するが、その他の点はプレナ形ＬＤＭＯＳデバイス
と同じである。図１には示されていないけれども、ゲー
ト１４の下の薄い酸化物層は、非プレナ形ＬＤＭＯＳデ
バイスの場合のように、ソース領域１６とドレイン領域
１７との間に厚いフィールド酸化物領域を有していな
い。
表面ドレイン（ＲＳＤ、reduced surface drain)ＬＤＭ
ＯＳトランジスタ１０の横断面正面図である。トランジ
スタ１０は縮小された表面ドレイン（ＲＳＤ）領域１５
を有するが、その他の点はプレナ形ＬＤＭＯＳデバイス
と同じである。図１には示されていないけれども、ゲー
ト１４の下の薄い酸化物層は、非プレナ形ＬＤＭＯＳデ
バイスの場合のように、ソース領域１６とドレイン領域
１７との間に厚いフィールド酸化物領域を有していな
い。
【００１２】図２〜図７に関連して下記で説明されるよ
うに、ＲＳＤ領域１５はゲート１４として用いられるポ
リシリコンと自己整合して作成される。トランジスタ１
０は低電圧に対して最適化された２重拡散により作成さ
れ、そして高電圧Ｎ形ウエル１２とＲＳＤ領域１５とに
より自己分離される。
うに、ＲＳＤ領域１５はゲート１４として用いられるポ
リシリコンと自己整合して作成される。トランジスタ１
０は低電圧に対して最適化された２重拡散により作成さ
れ、そして高電圧Ｎ形ウエル１２とＲＳＤ領域１５とに
より自己分離される。
【００１３】さらに、ドレイン領域１７はゲート１４か
ら後方に間隔をあけて作成される。その結果、ブレーク
ダウン電圧が増強されて15ボルト〜35ボルトの範囲にな
る。他のプレナ形ＬＤＭＯＳデバイスに比べて、ＲＳＤ
領域１５の特性オン抵抗値（Ｒsp）が増強される。ＲＳ
Ｄ領域１５は、少量の不純物が添加されたドレインを備
えたトランジスタ１０の表面において、オン状態におけ
る電流に対し良好なコンダクタンスを有する。
ら後方に間隔をあけて作成される。その結果、ブレーク
ダウン電圧が増強されて15ボルト〜35ボルトの範囲にな
る。他のプレナ形ＬＤＭＯＳデバイスに比べて、ＲＳＤ
領域１５の特性オン抵抗値（Ｒsp）が増強される。ＲＳ
Ｄ領域１５は、少量の不純物が添加されたドレインを備
えたトランジスタ１０の表面において、オン状態におけ
る電流に対し良好なコンダクタンスを有する。
【００１４】本発明のＲＳＤ領域１５を備えていないＬ
ＤＭＯＳデバイスの製造は、テキサス・インスツルメン
ツ・インコーポレイテッド社に譲渡された名称「中程度
電圧ＬＤＭＯＳデバイスとその製造法(Medium Voltage
LDMOS Device and Method ofFabrication) 」の出願中
米国特許シリアル番号第 号（代理人整理番号TI
-18836 ）に開示されている。この出願中特許の内容は
本出願の中に取り込まれている。その製造工程はフィー
ルド酸化物（非プレナ）型ＬＤＭＯＳを開示しているけ
れども、フィールド酸化物段階を省略することができ、
そしてその他の工程段階は下記で説明される工程段階と
同様であることができる。
ＤＭＯＳデバイスの製造は、テキサス・インスツルメン
ツ・インコーポレイテッド社に譲渡された名称「中程度
電圧ＬＤＭＯＳデバイスとその製造法(Medium Voltage
LDMOS Device and Method ofFabrication) 」の出願中
米国特許シリアル番号第 号（代理人整理番号TI
-18836 ）に開示されている。この出願中特許の内容は
本出願の中に取り込まれている。その製造工程はフィー
ルド酸化物（非プレナ）型ＬＤＭＯＳを開示しているけ
れども、フィールド酸化物段階を省略することができ、
そしてその他の工程段階は下記で説明される工程段階と
同様であることができる。
【００１５】図２〜図７は、多数個のトランジスタ１０
を備えたダイが作成される半導体ウエハの製造の順次の
段階を示した横断面正面図である。この製造段階は、フ
ォトレジスト・パターン作成や種々の部材の沈着、注
入、拡散のような、既知の種々の半導体製造技術を用い
る。この製造工程は、テキサス・インスツルメンツ・イ
ンコーポレイテッド社により開発された線形ＢｉＣＭＯ
Ｓ技術のような技術と両立可能である。
を備えたダイが作成される半導体ウエハの製造の順次の
段階を示した横断面正面図である。この製造段階は、フ
ォトレジスト・パターン作成や種々の部材の沈着、注
入、拡散のような、既知の種々の半導体製造技術を用い
る。この製造工程は、テキサス・インスツルメンツ・イ
ンコーポレイテッド社により開発された線形ＢｉＣＭＯ
Ｓ技術のような技術と両立可能である。
【００１６】酸化物層、窒化物層、フォトレジスト層の
沈着、およびそれらのエッチングおよび除去のような、
フォトレジストのパターン作成の具体的な段階は完全に
は示されていない。しかし露出された領域に部材を注入
または沈着する目的のために、これらの段階を用いて、
ウエハの表面の露出された領域およびマスクされた領域
を得ることができることが理解されるであろう。
沈着、およびそれらのエッチングおよび除去のような、
フォトレジストのパターン作成の具体的な段階は完全に
は示されていない。しかし露出された領域に部材を注入
または沈着する目的のために、これらの段階を用いて、
ウエハの表面の露出された領域およびマスクされた領域
を得ることができることが理解されるであろう。
【００１７】従来のＬＤＭＯＳの製造の場合のように、
それぞれのトランジスタ１０は高電圧Ｎ形ウエルの内側
に作成される。ゲート酸化物（モート）はこの構造体の
すべてにわたって定められる。デバイスの内側には、厚
いフィールド酸化物層が用いられない。
それぞれのトランジスタ１０は高電圧Ｎ形ウエルの内側
に作成される。ゲート酸化物（モート）はこの構造体の
すべてにわたって定められる。デバイスの内側には、厚
いフィールド酸化物層が用いられない。
【００１８】図２は、トランジスタ１０を備えたダイの
製造の初期の段階において、Ｐ+ 形基板１１ａの上にＰ
- 形エピタクシャル層１１ｂを作成されることを示して
いる。Ｐ+ 形基板１１ａは、典型的には、ホウ素のよう
な第１導電形の部材が不純物として多量に添加されたＰ
+ 形シリコンである。Ｐ- 形エピタクシャル層１１ｂ
は、典型的には、気相エピタキシ法や液体金属エピタキ
シ法または他の適切な方法で成長された、少量の不純物
が添加されたＰ- 形シリコンである。
製造の初期の段階において、Ｐ+ 形基板１１ａの上にＰ
- 形エピタクシャル層１１ｂを作成されることを示して
いる。Ｐ+ 形基板１１ａは、典型的には、ホウ素のよう
な第１導電形の部材が不純物として多量に添加されたＰ
+ 形シリコンである。Ｐ- 形エピタクシャル層１１ｂ
は、典型的には、気相エピタキシ法や液体金属エピタキ
シ法または他の適切な方法で成長された、少量の不純物
が添加されたＰ- 形シリコンである。
【００１９】ここで説明されている実施例では、通常の
ＭＯＳデバイスの場合のように、Ｐ形不純物とＮ形不純
物との使用を逆にすることができることが分かるはずで
ある。通常は、Ｐ形不純物を第１導電形を有する不純物
とし、そしてＮ形不純物を第２導電形を有する不純物で
あるとされるが、しかしまたその逆であることも可能で
ある。
ＭＯＳデバイスの場合のように、Ｐ形不純物とＮ形不純
物との使用を逆にすることができることが分かるはずで
ある。通常は、Ｐ形不純物を第１導電形を有する不純物
とし、そしてＮ形不純物を第２導電形を有する不純物で
あるとされるが、しかしまたその逆であることも可能で
ある。
【００２０】次に、酸化物層および窒化物層（明確には
示されていない）が作成され、そしてパターンに作成さ
れて、リンやアンチモンまたはヒ素のようなＮ形部材の
注入が行われる。この注入により、Ｎ形ウエル１２が作
成される。次に、Ｎ形ウエル１２に拡散が行われ、そし
て酸化物および窒化物が除去される。Ｎ形ウエル１２
は、高電圧、低濃度（Ｎ- 形）の深い拡散ウエルであ
る。Ｎ形ウエル１２により、それぞれのトランジスタ１
０に対して自己分離が得られる。
示されていない）が作成され、そしてパターンに作成さ
れて、リンやアンチモンまたはヒ素のようなＮ形部材の
注入が行われる。この注入により、Ｎ形ウエル１２が作
成される。次に、Ｎ形ウエル１２に拡散が行われ、そし
て酸化物および窒化物が除去される。Ｎ形ウエル１２
は、高電圧、低濃度（Ｎ- 形）の深い拡散ウエルであ
る。Ｎ形ウエル１２により、それぞれのトランジスタ１
０に対して自己分離が得られる。
【００２１】図３は、Ｄウエル１３の作成を示した図で
ある。パッド酸化物層３１が作成され、そしてウエハの
表面の上でフォトレジスト層３２がパターンに作成さ
れ、そしてエッチングが行われる。このパターンを用い
て表面の一定の領域が露出される。この領域にＰ形不純
物とＮ形不純物の注入が行われ、そして２重拡散が行わ
れて、低濃度（Ｐ- 形）のＤウエル１３が作成される。
次に、酸化物層３１およびフォトレジスト層３２が除去
される。閾値調整層（Ｐ- 形）が注入される。その結
果、Ｎ形ウエル１２の表面が抵抗性の表面になり、そし
てトランジスタ１０に対して小さなオン抵抗値が得られ
る。
ある。パッド酸化物層３１が作成され、そしてウエハの
表面の上でフォトレジスト層３２がパターンに作成さ
れ、そしてエッチングが行われる。このパターンを用い
て表面の一定の領域が露出される。この領域にＰ形不純
物とＮ形不純物の注入が行われ、そして２重拡散が行わ
れて、低濃度（Ｐ- 形）のＤウエル１３が作成される。
次に、酸化物層３１およびフォトレジスト層３２が除去
される。閾値調整層（Ｐ- 形）が注入される。その結
果、Ｎ形ウエル１２の表面が抵抗性の表面になり、そし
てトランジスタ１０に対して小さなオン抵抗値が得られ
る。
【００２２】図３のＤウエル１３は、「連続固体型」Ｄ
ウエルである。他の実施例では、Ｄウエル１３は「ドー
ナツ（トロイダル）型」構造を有することができる。
ウエルである。他の実施例では、Ｄウエル１３は「ドー
ナツ（トロイダル）型」構造を有することができる。
【００２３】図４は、ゲート酸化物層４１およびゲート
１４の作成を示した図である。酸化物層４１が作成さ
れ、そしてパターンに作成された窒化物を用いて表面の
一定の領域が露出され、そしてこの領域に厚いフィール
ド酸化物領域および窒化物層４１ａが成長される。次に
ゲート酸化物が成長され、そしてポリシリコン層が沈着
され、そしてパターンに作成されたフォトレジスト（図
示されていない）を用いてエッチングが行われる。それ
によりゲート１４となる一定の領域が露出される。その
後フォトレジストが除去され、そしてゲート１４が残
る。
１４の作成を示した図である。酸化物層４１が作成さ
れ、そしてパターンに作成された窒化物を用いて表面の
一定の領域が露出され、そしてこの領域に厚いフィール
ド酸化物領域および窒化物層４１ａが成長される。次に
ゲート酸化物が成長され、そしてポリシリコン層が沈着
され、そしてパターンに作成されたフォトレジスト（図
示されていない）を用いてエッチングが行われる。それ
によりゲート１４となる一定の領域が露出される。その
後フォトレジストが除去され、そしてゲート１４が残
る。
【００２４】図５は、ＲＳＤ領域の作成を示した図であ
る。フォトレジスト層５１を適切なパターンに作成する
ことを用いてウエハの表面の要求された領域のマスクが
行われ、そしてこの領域が露出される。この露出された
領域に、Ｎ導電形の部材、具体的にはヒ素およびリン、
の浅い共通注入が行われる。「共通注入」は同じマスク
を通して行われるが、必ずしも同時に行われる必要はな
い。ＲＳＤ領域１５の典型的な深さは 0.3マイクロメー
トルである。ＲＳＤ領域１５に関しては、熱サイクルは
行われない。ＲＳＤ領域１５により縮小した表面侵入
と、ゲート１４に隣接する縮小した表面フィールドと、
ドレイン領域１７の中に減少した表面抵抗値とが得られ
る。
る。フォトレジスト層５１を適切なパターンに作成する
ことを用いてウエハの表面の要求された領域のマスクが
行われ、そしてこの領域が露出される。この露出された
領域に、Ｎ導電形の部材、具体的にはヒ素およびリン、
の浅い共通注入が行われる。「共通注入」は同じマスク
を通して行われるが、必ずしも同時に行われる必要はな
い。ＲＳＤ領域１５の典型的な深さは 0.3マイクロメー
トルである。ＲＳＤ領域１５に関しては、熱サイクルは
行われない。ＲＳＤ領域１５により縮小した表面侵入
と、ゲート１４に隣接する縮小した表面フィールドと、
ドレイン領域１７の中に減少した表面抵抗値とが得られ
る。
【００２５】ポリシリコン工程を用いてゲート１４を作
成した後にＲＳＤ領域１５の注入が行われるので、ＲＳ
Ｄ領域１５はゲート１４に対して自己整合している。ま
た、ＲＳＤ領域１５を用いてＤウエル領域１３を終端す
ることができる。このことは重要である。それは、Ｄウ
エル領域の注入に対して用いられるマスクはゲート作成
工程に用いられるマスクと不整合である可能性が潜在的
にあるからである。ゲートの幅をさらに小さくすること
が達成可能であり、それによりオン抵抗値が改善され
る。
成した後にＲＳＤ領域１５の注入が行われるので、ＲＳ
Ｄ領域１５はゲート１４に対して自己整合している。ま
た、ＲＳＤ領域１５を用いてＤウエル領域１３を終端す
ることができる。このことは重要である。それは、Ｄウ
エル領域の注入に対して用いられるマスクはゲート作成
工程に用いられるマスクと不整合である可能性が潜在的
にあるからである。ゲートの幅をさらに小さくすること
が達成可能であり、それによりオン抵抗値が改善され
る。
【００２６】図６は、ゲート１４の側壁１４ａと、ソー
ス領域１６およびドレイン領域１７に対するＮ+ 形注入
と、を示した図である。側壁１４ａは、従来の側壁技術
を用いて作成することができる。ソース領域１６および
ドレイン領域１７のために、フォトレジスト層６１がパ
ターンに作成されそしてエッチングが行われる。それに
よりソース領域１６およびドレイン領域１７が露出され
る。これらの領域にＮ形不純物の注入が行われ、そして
拡散が行われる。その際、ＲＳＤ領域１５が同時に拡散
する。ソース領域１６およびドレイン領域１７に対する
注入は、ＲＳＤ領域１５の注入よりも高い濃度（Ｎ
+ 形）で行われる。
ス領域１６およびドレイン領域１７に対するＮ+ 形注入
と、を示した図である。側壁１４ａは、従来の側壁技術
を用いて作成することができる。ソース領域１６および
ドレイン領域１７のために、フォトレジスト層６１がパ
ターンに作成されそしてエッチングが行われる。それに
よりソース領域１６およびドレイン領域１７が露出され
る。これらの領域にＮ形不純物の注入が行われ、そして
拡散が行われる。その際、ＲＳＤ領域１５が同時に拡散
する。ソース領域１６およびドレイン領域１７に対する
注入は、ＲＳＤ領域１５の注入よりも高い濃度（Ｎ
+ 形）で行われる。
【００２７】最後に図７に示されているように、フォト
レジスト層７１を適切なパターンに作成した後、Ｐ+ 形
バックゲート領域１８が注入され、そして拡散が行われ
る。これらのＰ+ 形領域１８は、Ｎ+ 形のソース領域１
６およびドレイン領域１７の深さとほぼ同じ深さを有す
る不純物が高い濃度で添加された（Ｐ+ 形）領域であ
る。それとは異なってＰ+ 形領域１８の深さは、Ｎ+ 形
ソース領域１６およびＮ + 形ドレイン領域１７よりも深
いことができる。
レジスト層７１を適切なパターンに作成した後、Ｐ+ 形
バックゲート領域１８が注入され、そして拡散が行われ
る。これらのＰ+ 形領域１８は、Ｎ+ 形のソース領域１
６およびドレイン領域１７の深さとほぼ同じ深さを有す
る不純物が高い濃度で添加された（Ｐ+ 形）領域であ
る。それとは異なってＰ+ 形領域１８の深さは、Ｎ+ 形
ソース領域１６およびＮ + 形ドレイン領域１７よりも深
いことができる。
【００２８】他の実施例では、ソース領域１６の中にＲ
ＳＤ層を備えることが可能である。このことは両方のＲ
ＳＤ領域のブランケット注入と一緒に実行することがで
きるであろうが、しかしこのことは、ソース領域１６お
よびバックゲート領域１８の後での注入による図１の構
造を変えないであろう。この方式の利点は、マスク段階
を省略することができることである。
ＳＤ層を備えることが可能である。このことは両方のＲ
ＳＤ領域のブランケット注入と一緒に実行することがで
きるであろうが、しかしこのことは、ソース領域１６お
よびバックゲート領域１８の後での注入による図１の構
造を変えないであろう。この方式の利点は、マスク段階
を省略することができることである。
【００２９】図７の点線で示されているように、図１の
ＲＳＤ ＬＤＭＯＳトランジスタ１０は、図２〜図７の
工程により作成される回路の一部分である。適切なメタ
ライゼーション段階を実行することにより、接続体と接
触体とを得ることができる。
ＲＳＤ ＬＤＭＯＳトランジスタ１０は、図２〜図７の
工程により作成される回路の一部分である。適切なメタ
ライゼーション段階を実行することにより、接続体と接
触体とを得ることができる。
【００３０】図８は、Ｒspを抵抗路の長さの関数として
示したグラフである。ここで、抵抗路の長さは、距離Ｌ
（チャンネル長）とＬd （ドリフト長）との和である。
これらの距離が図１に示されている。図８に示されてい
るように、Ｌd が変化するとＲspの値が変化する。Ｖg
＝10ボルトの場合、ＲspがｍΩ・ｃｍ2 の単位で示され
ている。チャンネル長Ｌは 1.5μｍである。
示したグラフである。ここで、抵抗路の長さは、距離Ｌ
（チャンネル長）とＬd （ドリフト長）との和である。
これらの距離が図１に示されている。図８に示されてい
るように、Ｌd が変化するとＲspの値が変化する。Ｖg
＝10ボルトの場合、ＲspがｍΩ・ｃｍ2 の単位で示され
ている。チャンネル長Ｌは 1.5μｍである。
【００３１】図９は、ブレークダウン電圧ＢＶをＬ＋Ｌ
d の関数として示したグラフである。ここで、Ｌd が変
化する。再び、Ｖg ＝10ボルトで、チャンネル長Ｌは
1.5μｍである。
d の関数として示したグラフである。ここで、Ｌd が変
化する。再び、Ｖg ＝10ボルトで、チャンネル長Ｌは
1.5μｍである。
【００３２】図１０は、ＲspおよびＢＶをＬ＋Ｌd の関
数として示したグラフである。ここで、Ｌが変化する。
図８および図９と同じように、Ｖg ＝10ボルトである。
数として示したグラフである。ここで、Ｌが変化する。
図８および図９と同じように、Ｖg ＝10ボルトである。
【００３３】図８〜図１０に示されているように、通
常、ＲＳＤ ＬＤＭＯＳトランジスタ１０はＬが大きく
Ｌd が小さい方が有利である。それは、逆バイアスによ
る欠乏領域がチャンネル領域の中でさらに広がるからで
ある。最適特性のトランジスタ１０は下記の動作特性を
有するであろう。
常、ＲＳＤ ＬＤＭＯＳトランジスタ１０はＬが大きく
Ｌd が小さい方が有利である。それは、逆バイアスによ
る欠乏領域がチャンネル領域の中でさらに広がるからで
ある。最適特性のトランジスタ１０は下記の動作特性を
有するであろう。
【数１】Ｒsp＝ 0.39 ｍΩ・ｃｍ2 Ｖgs＝12.75 ボルト ＢＶ ＝24.4 ボルト ここで、ゲート・ストレスは３ＭＶ／ｃｍであり、酸化
物の厚さＴoxは 425オングストロームである。
物の厚さＴoxは 425オングストロームである。
【００３４】図１１は、Ｒspを規格化されたゲート電圧
Ｖgs−Ｖt の関数として示したグラフである。ここで、
Ｔoxは 425オングストロームであり、Ｖg ＝10ボルトで
ある。目標電圧Ｖt は 1.6ボルトである。
Ｖgs−Ｖt の関数として示したグラフである。ここで、
Ｔoxは 425オングストロームであり、Ｖg ＝10ボルトで
ある。目標電圧Ｖt は 1.6ボルトである。
【００３５】他の実施例 前記において本発明が詳細に説明されたが、本発明の範
囲内において種々の変更、置換えおよびその他の実施例
がまた可能であることを断っておく。
囲内において種々の変更、置換えおよびその他の実施例
がまた可能であることを断っておく。
【００３６】以上の説明に関して更に以下の項を開示す
る。 （１） 第１導電形の半導体層と、前記第１導電形と反
対の導電形である第２導電形を有しおよび前記半導体層
の中にウエルとして形成された、第２領域と、前記第２
領域の中にウエルとして形成された前記第１導電形の第
３領域と、前記第３領域の中に形成された前記第２導電
形のソース領域と、前記第２領域の中で前記ソース領域
から間隔をあけて作成されおよびドレイン添加不純物濃
度を有する、前記第２導電形のドレイン領域と、前記ソ
ース領域と前記ドレイン領域との間の前記第２領域の中
で前記ドレイン領域に隣接して作成されおよび前記ドレ
イン添加不純物濃度よりは小さな添加不純物濃度を有す
る前記第２導電形のＲＳＤ領域であって、前記ソース領
域と前記ＲＳＤ領域との間に前記第３領域がチャンネル
を形成するように前記ソース領域が前記ＲＳＤ領域から
間隔をあけて作成された、前記ＲＳＤ領域と、前記ソー
ス領域の少なくとも一部分の上および前記チャンネルの
上および前記ＲＳＤ領域の少なくとも一部分の上に配置
されたゲートと、前記第３領域の中で前記ソース領域に
隣接して作成された前記第１導電形のバックゲート領域
であって、前記ソース領域が前記バックゲート領域およ
び前記チャンネルを分離する、前記バックゲート領域
と、を有する、縮小した表面ドレイン（ＲＳＤ）ＬＤＭ
ＯＳトランジスタ。
る。 （１） 第１導電形の半導体層と、前記第１導電形と反
対の導電形である第２導電形を有しおよび前記半導体層
の中にウエルとして形成された、第２領域と、前記第２
領域の中にウエルとして形成された前記第１導電形の第
３領域と、前記第３領域の中に形成された前記第２導電
形のソース領域と、前記第２領域の中で前記ソース領域
から間隔をあけて作成されおよびドレイン添加不純物濃
度を有する、前記第２導電形のドレイン領域と、前記ソ
ース領域と前記ドレイン領域との間の前記第２領域の中
で前記ドレイン領域に隣接して作成されおよび前記ドレ
イン添加不純物濃度よりは小さな添加不純物濃度を有す
る前記第２導電形のＲＳＤ領域であって、前記ソース領
域と前記ＲＳＤ領域との間に前記第３領域がチャンネル
を形成するように前記ソース領域が前記ＲＳＤ領域から
間隔をあけて作成された、前記ＲＳＤ領域と、前記ソー
ス領域の少なくとも一部分の上および前記チャンネルの
上および前記ＲＳＤ領域の少なくとも一部分の上に配置
されたゲートと、前記第３領域の中で前記ソース領域に
隣接して作成された前記第１導電形のバックゲート領域
であって、前記ソース領域が前記バックゲート領域およ
び前記チャンネルを分離する、前記バックゲート領域
と、を有する、縮小した表面ドレイン（ＲＳＤ）ＬＤＭ
ＯＳトランジスタ。
【００３７】（２） 第１項記載のトランジスタであっ
て、前記第１導電形がＰ形であり、前記第２導電形がＮ
形である、前記トランジスタ。 （３） 第１項記載のトランジスタであって、第１添加
不純物濃度を有する第１部分層と前記第１添加不純物濃
度よりも小さな濃度の第２添加不純物濃度を有する第２
部分層とを前記半導体層が備える、前記トランジスタ。 （４） 第１項記載のトランジスタであって、前記第２
領域の添加不純物濃度よりも大きな添加不純物濃度を前
記ソース領域が有する、前記トランジスタ。 （５） 第１項記載のトランジスタであって、前記第２
領域の添加不純物濃度よりも大きな添加不純物濃度を前
記ドレイン領域が有する、前記トランジスタ。 （６） 第１項記載のトランジスタであって、前記第２
領域が低い添加不純物濃度を有する高電圧領域である、
前記トランジスタ。 （７） 第１項記載のトランジスタであって、前記第３
領域が低い添加不純物濃度を有する領域である、前記ト
ランジスタ。 （８） 第１項記載のトランジスタであって、前記ゲー
トの下に配置されおよび前記トランジスタにわたってプ
レナである、前記トランジスタ。
て、前記第１導電形がＰ形であり、前記第２導電形がＮ
形である、前記トランジスタ。 （３） 第１項記載のトランジスタであって、第１添加
不純物濃度を有する第１部分層と前記第１添加不純物濃
度よりも小さな濃度の第２添加不純物濃度を有する第２
部分層とを前記半導体層が備える、前記トランジスタ。 （４） 第１項記載のトランジスタであって、前記第２
領域の添加不純物濃度よりも大きな添加不純物濃度を前
記ソース領域が有する、前記トランジスタ。 （５） 第１項記載のトランジスタであって、前記第２
領域の添加不純物濃度よりも大きな添加不純物濃度を前
記ドレイン領域が有する、前記トランジスタ。 （６） 第１項記載のトランジスタであって、前記第２
領域が低い添加不純物濃度を有する高電圧領域である、
前記トランジスタ。 （７） 第１項記載のトランジスタであって、前記第３
領域が低い添加不純物濃度を有する領域である、前記ト
ランジスタ。 （８） 第１項記載のトランジスタであって、前記ゲー
トの下に配置されおよび前記トランジスタにわたってプ
レナである、前記トランジスタ。
【００３８】（９） 第１導電形の半導体層を作成する
段階と、前記第１導電形と反対の導電形である第２導電
形を有しおよび前記半導体層の中にウエルとして形成さ
れた、第２領域を作成する段階と、前記第２領域の中に
ウエルとして形成された前記第１導電形の第３領域を作
成する段階と、前記第３領域の少なくとも一部分の上に
ゲートを作成する段階と、前記第２領域の中に前記第２
導電形のＲＳＤ領域を作成する段階であって、前記ＲＳ
Ｄ領域の第１側面が前記ゲートの第１側面と整合し、お
よび前記ＲＳＤ領域が前記ゲートから外側に広がってい
る、前記ＲＳＤ領域を作成する前記段階と、前記第３領
域の中に前記第２導電形のソース領域を作成する段階で
あって、前記ソース領域と前記ＲＳＤ領域との間に前記
第３領域がチャンネルを形成するように前記ソース領域
が前記ゲートの第２側面の下でかつ前記ＲＳＤ領域から
間隔をあけて配置された、前記ソース領域を作成する前
記段階と、前記ＲＳＤ領域により前記ゲートの第１側面
から間隔をあけて配置された前記第２導電形のドレイン
領域を前記第２領域の中に作成する段階と、を有し、お
よび前記ソース領域および前記ドレイン領域の添加不純
物濃度が前記ＲＳＤ領域の添加不純物濃度よりも大き
い、ＲＳＤ ＬＤＭＯＳトランジスタの製造法。
段階と、前記第１導電形と反対の導電形である第２導電
形を有しおよび前記半導体層の中にウエルとして形成さ
れた、第２領域を作成する段階と、前記第２領域の中に
ウエルとして形成された前記第１導電形の第３領域を作
成する段階と、前記第３領域の少なくとも一部分の上に
ゲートを作成する段階と、前記第２領域の中に前記第２
導電形のＲＳＤ領域を作成する段階であって、前記ＲＳ
Ｄ領域の第１側面が前記ゲートの第１側面と整合し、お
よび前記ＲＳＤ領域が前記ゲートから外側に広がってい
る、前記ＲＳＤ領域を作成する前記段階と、前記第３領
域の中に前記第２導電形のソース領域を作成する段階で
あって、前記ソース領域と前記ＲＳＤ領域との間に前記
第３領域がチャンネルを形成するように前記ソース領域
が前記ゲートの第２側面の下でかつ前記ＲＳＤ領域から
間隔をあけて配置された、前記ソース領域を作成する前
記段階と、前記ＲＳＤ領域により前記ゲートの第１側面
から間隔をあけて配置された前記第２導電形のドレイン
領域を前記第２領域の中に作成する段階と、を有し、お
よび前記ソース領域および前記ドレイン領域の添加不純
物濃度が前記ＲＳＤ領域の添加不純物濃度よりも大き
い、ＲＳＤ ＬＤＭＯＳトランジスタの製造法。
【００３９】（１０） 第９項記載のトランジスタであ
って、前記第１導電形がＰ形であり、および前記第２導
電形がＮ形である、前記トランジスタ。 （１１） 第１０項記載のトランジスタであって、前記
ＲＳＤ領域が前記ゲートの両方の側面に隣接して外側に
広がるように、ＲＳＤ領域を作成する前記段階がさらに
実行される、前記トランジスタ。 （１２） 縮小された表面ドレイン（ＲＳＤ）領域１５
を有するがその他は従来のプレナＬＤＭＯＳトランジス
タと同様であるＬＤＭＯＳトランジスタが得られる。ド
レイン領域１７をゲート１４から間隔をあけて配置する
ために、ＲＳＤ領域が用いられる。ゲート１４を作成す
るために用いられるポリシリコン工程の後（図５）に、
このことが実行される。トランジスタを作成するのに用
いられる工程は、従来のプレナＬＤＭＯＳデバイスに対
して用いられる工程と両立可能である。
って、前記第１導電形がＰ形であり、および前記第２導
電形がＮ形である、前記トランジスタ。 （１１） 第１０項記載のトランジスタであって、前記
ＲＳＤ領域が前記ゲートの両方の側面に隣接して外側に
広がるように、ＲＳＤ領域を作成する前記段階がさらに
実行される、前記トランジスタ。 （１２） 縮小された表面ドレイン（ＲＳＤ）領域１５
を有するがその他は従来のプレナＬＤＭＯＳトランジス
タと同様であるＬＤＭＯＳトランジスタが得られる。ド
レイン領域１７をゲート１４から間隔をあけて配置する
ために、ＲＳＤ領域が用いられる。ゲート１４を作成す
るために用いられるポリシリコン工程の後（図５）に、
このことが実行される。トランジスタを作成するのに用
いられる工程は、従来のプレナＬＤＭＯＳデバイスに対
して用いられる工程と両立可能である。
【図１】本発明に従うＲＳＤ ＬＤＭＯＳトランジスタ
の横断面正面図。
の横断面正面図。
【図２】図１のＲＳＤ ＬＤＭＯＳトランジスタを製造
する際の初期の段階の半導体ウエハの横断面正面図。
する際の初期の段階の半導体ウエハの横断面正面図。
【図３】図２の次の段階の半導体ウエハの横断面正面
図。
図。
【図４】図３の次の段階の半導体ウエハの横断面正面
図。
図。
【図５】図４の次の段階の半導体ウエハの横断面正面
図。
図。
【図６】図５の次の段階の半導体ウエハの横断面正面
図。
図。
【図７】図６の次の段階の半導体ウエハの横断面正面
図。
図。
【図８】Ｌd が変化した場合、Ｒspを図１の抵抗路Ｌ＋
Ｌd の関数として示したグラフ。
Ｌd の関数として示したグラフ。
【図９】Ｌd が変化した場合、ＢＶを図１の抵抗路Ｌ＋
Ｌd の関数として示したグラフ。
Ｌd の関数として示したグラフ。
【図１０】Ｌが変化した場合、ＲspおよびＢＶを図１の
抵抗路Ｌ＋Ｌd の関数として示したグラフ。
抵抗路Ｌ＋Ｌd の関数として示したグラフ。
【図１１】規格化されたゲート電圧の関数としてＲspを
示したグラフ。
示したグラフ。
１０ ＬＤＭＯＳトランジスタ １１ 半導体層 １２ 第２領域 １３ 第３領域 １４ ゲート １５ ＲＳＤ領域 １６ ソース領域 １７ ドレイン領域 １８ バックゲート領域
フロントページの続き (72)発明者 ジョン ピー．エルデルジャック アメリカ合衆国 テキサス州プラノ，グラ スゴー ドライブ 3700 (72)発明者 ジョゼフ シー．ミトロス アメリカ合衆国 テキサス州リチャードソ ン，イー．スプリング バレイ ロード 1300 (72)発明者 ルイス ニコラス ハッター アメリカ合衆国 テキサス州リチャードソ ン，シルバー ホリー レーン 2303
Claims (2)
- 【請求項１】 第１導電形の半導体層と、 前記第１導電形と反対の導電形である第２導電形を有し
および前記半導体層の中にウエルとして形成された、第
２領域と、 前記第２領域の中にウエルとして形成された前記第１導
電形の第３領域と、 前記第３領域の中に形成された前記第２導電形のソース
領域と、 前記第２領域の中で前記ソース領域から間隔をあけて作
成されおよびドレイン添加不純物濃度を有する、前記第
２導電形のドレイン領域と、 前記ソース領域と前記ドレイン領域との間の前記第２領
域の中で前記ドレイン領域に隣接して作成されおよび前
記ドレイン添加不純物濃度よりは小さな添加不純物濃度
を有する前記第２導電形のＲＳＤ領域であって、前記ソ
ース領域と前記ＲＳＤ領域との間に前記第３領域がチャ
ンネルを形成するように前記ソース領域が前記ＲＳＤ領
域から間隔をあけて作成された、前記ＲＳＤ領域と、 前記ソース領域の少なくとも一部分の上および前記チャ
ンネルの上および前記ＲＳＤ領域の少なくとも一部分の
上に配置されたゲートと、 前記第３領域の中で前記ソース領域に隣接して作成され
た前記第１導電形のバックゲート領域であって、前記ソ
ース領域が前記バックゲート領域および前記チャンネル
を分離する、前記バックゲート領域と、を有する、縮小
した表面ドレイン（ＲＳＤ）ＬＤＭＯＳトランジスタ。 - 【請求項２】 第１導電形の半導体層を作成する段階
と、 前記第１導電形と反対の導電形である第２導電形を有し
および前記半導体層の中にウエルとして形成された、第
２領域を作成する段階と、 前記第２領域の中にウエルとして形成された前記第１導
電形の第３領域を作成する段階と、 前記第３領域の少なくとも一部分の上にゲートを作成す
る段階と、 前記第２領域の中に前記第２導電形のＲＳＤ領域を作成
する段階であって、前記ＲＳＤ領域の第１側面が前記ゲ
ートの第１側面と整合し、および前記ＲＳＤ領域が前記
ゲートから外側に広がっている、前記ＲＳＤ領域を作成
する前記段階と、 前記第３領域の中に前記第２導電形のソース領域を作成
する段階であって、前記ソース領域と前記ＲＳＤ領域と
の間に前記第３領域がチャンネルを形成するように前記
ソース領域が前記ゲートの第２側面の下でかつ前記ＲＳ
Ｄ領域から間隔をあけて配置された、前記ソース領域を
作成する前記段階と、 前記ＲＳＤ領域により前記ゲートの第１側面から間隔を
あけて配置された前記第２導電形のドレイン領域を前記
第２領域の中に作成する段階と、を有し、および前記ソ
ース領域および前記ドレイン領域の添加不純物濃度が前
記ＲＳＤ領域の添加不純物濃度よりも大きい、ＲＳＤ
ＬＤＭＯＳトランジスタの製造法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4747497P | 1997-05-23 | 1997-05-23 | |
| US047474 | 1997-05-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335663A true JPH10335663A (ja) | 1998-12-18 |
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| JP10140692A Pending JPH10335663A (ja) | 1997-05-23 | 1998-05-22 | 縮小した表面ドレイン（ｒｓｄ）ｌｄｍｏｓ電力用デバイス |
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| Country | Link |
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| EP (1) | EP0880183A3 (ja) |
| JP (1) | JPH10335663A (ja) |
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