JP2826671B2 - ラテラル―dmosの製造方法 - Google Patents
ラテラル―dmosの製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、低オン抵抗で、かつ、耐圧の高いラテラル
−のDMOSFETの製造方法に関する。
−のDMOSFETの製造方法に関する。
[従来の技術] モノリシックICにおいて出力段のドライバー等に用い
るMOSFETに、低オン抵抗を実現したラテラル(Latera
l)−DMOSFET(以後LDMOSと記す)がある。
るMOSFETに、低オン抵抗を実現したラテラル(Latera
l)−DMOSFET(以後LDMOSと記す)がある。
従来の低オン抵抗を実現したLDMOSにおいては、耐圧
が低いという点があげられる。
が低いという点があげられる。
第3図は従来の典型的なこの種LDMOSの構造を示す。
図において1はN-ドリフト領域、2はゲート酸化膜、
3はポリシリコンゲート電極、4はP−タブのP-領域、
5はN+ドレイン領域、6はN+ソース領域、7はP+拡散領
域、8は層間絶縁膜、9はAl電極、10は空乏層である。
3はポリシリコンゲート電極、4はP−タブのP-領域、
5はN+ドレイン領域、6はN+ソース領域、7はP+拡散領
域、8は層間絶縁膜、9はAl電極、10は空乏層である。
従来のこの種LDMOSでは、ドレイン領域側をホトレジ
スト等で被覆するとともに、ソース領域側を露出し、ポ
リシリコンゲートをマスクとして、P−タブのP-領域と
N+ソース領域6とを形成する。これら2つの導電型の異
なる不純物の拡散長の差が実効チャネル長となる。更
に、ソース領域側をホトレジスト等で被覆するととも
に、ドレイン領域側を露出し、ポリシリコンゲートをマ
スクとして、N+ドレイン領域5を形成する方法が採られ
てきた。
スト等で被覆するとともに、ソース領域側を露出し、ポ
リシリコンゲートをマスクとして、P−タブのP-領域と
N+ソース領域6とを形成する。これら2つの導電型の異
なる不純物の拡散長の差が実効チャネル長となる。更
に、ソース領域側をホトレジスト等で被覆するととも
に、ドレイン領域側を露出し、ポリシリコンゲートをマ
スクとして、N+ドレイン領域5を形成する方法が採られ
てきた。
P−タブのP-領域4の周囲には、該P−タブのP-領域
4の全体を囲うようにしてN-トリフトの領域が存在す
る。
4の全体を囲うようにしてN-トリフトの領域が存在す
る。
[発明が解決しようとする課題] 従来の上記構造のLDMOSでは、低オン抵抗実現のた
め、耐圧は20V程度に下げて使用されており、それ以上
の耐圧を確保するのが困難であった。
め、耐圧は20V程度に下げて使用されており、それ以上
の耐圧を確保するのが困難であった。
すなわち、第3図に示すように、空乏層10は主にN-ド
リフト領域1に広がるが、N+ドレイン領域5に達する
と、空乏層10の横方向の伸びが止まってしまい、ゲート
端部における電界集中により電界強度が空乏層10内で最
大となる。
リフト領域1に広がるが、N+ドレイン領域5に達する
と、空乏層10の横方向の伸びが止まってしまい、ゲート
端部における電界集中により電界強度が空乏層10内で最
大となる。
そして、ゲート酸化膜2が薬500Åと薄いため、ゲー
ト端部への電界集中が激しく、20V以上になると、P−
タブのP-の領域4にブレークダウンが生ずるという問題
があった。
ト端部への電界集中が激しく、20V以上になると、P−
タブのP-の領域4にブレークダウンが生ずるという問題
があった。
ゲート酸化膜2を厚くすれば、ゲート端部の電界集中
が緩和され、高耐圧化が実現できるが、gmが低下し、チ
ャネル抵抗の増大を招く。
が緩和され、高耐圧化が実現できるが、gmが低下し、チ
ャネル抵抗の増大を招く。
また、N+ドレイン領域5をP−タブのP-領域4より離
し、N+ドレイン領域5とP−タブのP-領域4の間のN-ド
リフト領域1をより広くしても、耐圧は向上するが、こ
の場合もオン抵抗が高くなる。
し、N+ドレイン領域5とP−タブのP-領域4の間のN-ド
リフト領域1をより広くしても、耐圧は向上するが、こ
の場合もオン抵抗が高くなる。
本発明は上記の問題を解消するためになされたもの
で、低オン抵抗で、かつ、耐圧が向上するLDMOSの製造
方法を提供することを目的とする。
で、低オン抵抗で、かつ、耐圧が向上するLDMOSの製造
方法を提供することを目的とする。
[課題を解決するための] 本発明の製造方法は上記目的を達成するため、2つの
導電型の異なる不純物の拡散長の差を実効チャネル長と
するラテラル−DMOSの製造方法において、基板表面にイ
オン注入マスク膜を形成する工程と、該マスク膜をマス
クとしてチャネル領域となるタブ領域、ソース領域、ド
レイン領域、及び前記タブ領域と同電位となる拡散領域
をそれぞれ形成する工程と、前記マスク膜を除去し、基
板表面を露出する工程と、該露出した基板表面を熱酸化
し、前記チャネル領域上に薄いゲート酸化膜を形成する
と同時に、前記ソース領域及びドレイン領域上に厚い酸
化膜を形成する工程と、前記ゲート酸化膜上に、端部が
それぞれ前記ソース領域及びドレイン領域上に形成され
た厚い酸化膜とオーバーラップするポリシリコンゲート
電極を形成する工程とを含むことを特徴とするものであ
る。
導電型の異なる不純物の拡散長の差を実効チャネル長と
するラテラル−DMOSの製造方法において、基板表面にイ
オン注入マスク膜を形成する工程と、該マスク膜をマス
クとしてチャネル領域となるタブ領域、ソース領域、ド
レイン領域、及び前記タブ領域と同電位となる拡散領域
をそれぞれ形成する工程と、前記マスク膜を除去し、基
板表面を露出する工程と、該露出した基板表面を熱酸化
し、前記チャネル領域上に薄いゲート酸化膜を形成する
と同時に、前記ソース領域及びドレイン領域上に厚い酸
化膜を形成する工程と、前記ゲート酸化膜上に、端部が
それぞれ前記ソース領域及びドレイン領域上に形成され
た厚い酸化膜とオーバーラップするポリシリコンゲート
電極を形成する工程とを含むことを特徴とするものであ
る。
[実施例] 第1図は本発明の製造方法によるLDMOSの構造を示
す。
す。
図において第3図の同一符号は同一または相当する部
分を示し、2aはゲート酸化膜2形成の熱酸化においてN+
ドレイン領域5、N+ソース領域6上に形成されたゲート
酸化膜2の約2〜3倍の厚さの酸化膜である。
分を示し、2aはゲート酸化膜2形成の熱酸化においてN+
ドレイン領域5、N+ソース領域6上に形成されたゲート
酸化膜2の約2〜3倍の厚さの酸化膜である。
N+ドレイン領域5、N+ソース領域6上の厚い酸化膜2a
部分以外は従来のものと同じ構造になり、低オン抵抗が
確保できるとともに、厚い酸化膜2aによりポリシリコン
ゲート電極3端部における電界集中が緩和され、耐圧が
向上する。
部分以外は従来のものと同じ構造になり、低オン抵抗が
確保できるとともに、厚い酸化膜2aによりポリシリコン
ゲート電極3端部における電界集中が緩和され、耐圧が
向上する。
第2図は本発明の製造方法を示す。
N-型基板1表面に薄い酸化膜12を形成し、この酸化膜
12上にソース領域、ドレイン領域拡散のマスクとするSi
3N4膜13を形成する(図(a))。
12上にソース領域、ドレイン領域拡散のマスクとするSi
3N4膜13を形成する(図(a))。
このSi3N4膜13をマスクにして、チャネル領域となる
P−タブのP-領域4を形成し、N+ソース領域6,N+ドレイ
ン領域5をそれぞれセルファラインで形成に、続いて、
P−タブのP-領域4と同電位となるようP+拡散領域7を
形成する(図(b))。
P−タブのP-領域4を形成し、N+ソース領域6,N+ドレイ
ン領域5をそれぞれセルファラインで形成に、続いて、
P−タブのP-領域4と同電位となるようP+拡散領域7を
形成する(図(b))。
続いて、表面層の酸化膜12とSi3N4膜13を除去し(図
(c))、熱酸化により、チャネル領域の表面に約500
Å程度のゲート酸化膜2を形成する。
(c))、熱酸化により、チャネル領域の表面に約500
Å程度のゲート酸化膜2を形成する。
この熱酸化の際、ソース、ドレインのN+領域5、6上
にはチャネル領域の表面のゲート酸化膜2の約2〜3倍
の厚さの酸化膜2aができる。(図(d))。
にはチャネル領域の表面のゲート酸化膜2の約2〜3倍
の厚さの酸化膜2aができる。(図(d))。
次に、ゲート酸化膜2上に、端部が厚い酸化膜2aとオ
ーバーラップする構造にポリシリコンゲート電極3を形
成する。(図(e))。
ーバーラップする構造にポリシリコンゲート電極3を形
成する。(図(e))。
上記工程以後は従来の方法と全く同じで、層間絶縁膜
8を形成し、コンタクトホールを開孔、Al電極9を形成
する(図(f))。
8を形成し、コンタクトホールを開孔、Al電極9を形成
する(図(f))。
[発明の効果] 以上説明したように、本発明によれば、チャネル領域
が自己整合的に2重拡散で形成されるので、実効チャネ
ル長はゲート長に依存せず、かつ、ゲート酸化膜が薄い
ので、低オン抵抗が確保できるとともに、ゲート端部で
オーバーラップするが厚い酸化膜になるので、この部分
の電界集中が緩和され、耐圧が向上する。
が自己整合的に2重拡散で形成されるので、実効チャネ
ル長はゲート長に依存せず、かつ、ゲート酸化膜が薄い
ので、低オン抵抗が確保できるとともに、ゲート端部で
オーバーラップするが厚い酸化膜になるので、この部分
の電界集中が緩和され、耐圧が向上する。
第1図は本発明の製造方法によるLDMOSの構造を示す説
明図、第2図は本発明の製造方法を示す説明図、第3図
は従来の典型的なこの種LDMOSの構造を示す説明図であ
る。 1……N-ドリフト領域、2……ゲート酸化膜、 2a……酸化膜、3……ポリシリコンゲート電極 4……P−タブのP-領域、 5……N+ドレイン領域、 6……N+ソース領域、7……P+拡散領域、 8……層間絶縁膜、9……Al電極、 10……空乏層、12……酸化膜 13……Si3N4膜、 なお図中同一符号は同一または相当する部分を示す。
明図、第2図は本発明の製造方法を示す説明図、第3図
は従来の典型的なこの種LDMOSの構造を示す説明図であ
る。 1……N-ドリフト領域、2……ゲート酸化膜、 2a……酸化膜、3……ポリシリコンゲート電極 4……P−タブのP-領域、 5……N+ドレイン領域、 6……N+ソース領域、7……P+拡散領域、 8……層間絶縁膜、9……Al電極、 10……空乏層、12……酸化膜 13……Si3N4膜、 なお図中同一符号は同一または相当する部分を示す。
Claims (1)
- 【請求項1】2つの導電型の異なる不純物の拡散長の差
を実効チャネル長とするラテラル−DMOSの製造方法にお
いて、 基板表面にイオン注入マスク膜を形成する工程と、該膜
をマスクとしてチャネル領域となるタブ領域、ソース領
域、ドレイン領域、及び前記タブ領域と同電位となる拡
散領域をそれぞれ形成する工程と、前記マスク膜を除去
し、基板表面を露出する工程と、該露出した基板表面を
熱酸化し、前記チャネル領域上に薄いゲート酸化膜を形
成すると同時に、前記ソース領域及びドレイン領域上に
厚い酸化膜を形成する工程と、前記ゲート酸化膜上に、
端部がそれぞれ前記ソース領域及びドレイン領域上に形
成された厚い酸化膜とオーバーラップするポリシリコン
ゲート電極を形成する工程とを含むことを特徴とするラ
テラル−DMOSの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1338502A JP2826671B2 (ja) | 1989-12-28 | 1989-12-28 | ラテラル―dmosの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1338502A JP2826671B2 (ja) | 1989-12-28 | 1989-12-28 | ラテラル―dmosの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03201484A JPH03201484A (ja) | 1991-09-03 |
JP2826671B2 true JP2826671B2 (ja) | 1998-11-18 |
Family
ID=18318762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1338502A Expired - Fee Related JP2826671B2 (ja) | 1989-12-28 | 1989-12-28 | ラテラル―dmosの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2826671B2 (ja) |
-
1989
- 1989-12-28 JP JP1338502A patent/JP2826671B2/ja not_active Expired - Fee Related
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---|---|
JPH03201484A (ja) | 1991-09-03 |
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