JPH04302434A - Ｌｄｄ型絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 - Google Patents
Ｌｄｄ型絶縁ゲ−ト型電界効果トランジスタおよびその製造方法Info
- Publication number
- JPH04302434A JPH04302434A JP9167491A JP9167491A JPH04302434A JP H04302434 A JPH04302434 A JP H04302434A JP 9167491 A JP9167491 A JP 9167491A JP 9167491 A JP9167491 A JP 9167491A JP H04302434 A JPH04302434 A JP H04302434A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- concentration source
- concentration
- ldd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 230000005669 field effect Effects 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 5
- 230000005684 electric field Effects 0.000 abstract description 17
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 239000000969 carrier Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 19
- 238000009826 distribution Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はＬＤＤ型絶縁ゲ−ト型
電界効果トランジスタおよびその製造方法に係わり、特
に高耐圧型のものに関する。
電界効果トランジスタおよびその製造方法に係わり、特
に高耐圧型のものに関する。
【０００２】
【従来の技術】図８（ａ）は、従来の高耐圧型ＬＤＤ−
ＭＯＳＦＥＴの断面図、図８（ｂ）および（ｃ）はそれ
ぞれ、図８（ａ）の断面における電子ポテンシャル分布
図である。
ＭＯＳＦＥＴの断面図、図８（ｂ）および（ｃ）はそれ
ぞれ、図８（ａ）の断面における電子ポテンシャル分布
図である。
【０００３】まず、図８（ａ）の断面に示すように、基
板１００上には、酸化膜１０２を介してゲ−ト電極１０
４が形成されている。また基板１００内には、ゲ−ト電
極１０４をマスクとして、ゲ−ト電極１０４に自己整合
的に形成された低不純物濃度拡散領域１０６（以下低濃
度ソ−スと称す）、１０８（低濃度ドレインと称す）が
それぞれ形成されている。また高不純物濃度拡散領域１
１０（以下高濃度ソ−スと称す）、１１２（以下高濃度
ドレインと称す）がそれぞれ、低濃度ソ−ス／ドレイン
領域１０６、１０８に囲まれて基板１００内に形成され
ている。
板１００上には、酸化膜１０２を介してゲ−ト電極１０
４が形成されている。また基板１００内には、ゲ−ト電
極１０４をマスクとして、ゲ−ト電極１０４に自己整合
的に形成された低不純物濃度拡散領域１０６（以下低濃
度ソ−スと称す）、１０８（低濃度ドレインと称す）が
それぞれ形成されている。また高不純物濃度拡散領域１
１０（以下高濃度ソ−スと称す）、１１２（以下高濃度
ドレインと称す）がそれぞれ、低濃度ソ−ス／ドレイン
領域１０６、１０８に囲まれて基板１００内に形成され
ている。
【０００４】上記構成の高耐圧型ＬＤＤ−ＭＯＳＦＥＴ
は、通常、ソ−ス〜ドレイン間に約３０Ｖ以上の高い電
圧をかけて駆動されている。
は、通常、ソ−ス〜ドレイン間に約３０Ｖ以上の高い電
圧をかけて駆動されている。
【０００５】しかし、上記構成のＬＤＤ−ＭＯＳＦＥＴ
を、高い電圧で駆動した場合、次のような欠点を有する
ことが判明した。
を、高い電圧で駆動した場合、次のような欠点を有する
ことが判明した。
【０００６】第１の欠点は、ドレイン電圧およびゲ−ト
電圧がともに高い場合、低濃度ソ−ス１０６とチャネル
（もしくはバックゲ−ト）１１４との間に高い電界が集
中的にかかってしまうことである。これは図８（ｂ）の
電子ポテンシャル分布図からも、低濃度ソ−ス１０６と
チャネル１１４との間で、電子のポテンシャルが急激に
上がることより立証される。例えば同図中のＩ線は、低
濃度ソ−ス１０６のうち、特にチャネル１１４近傍にお
ける電子ポテンシャルの傾きを示しているが、その傾き
は急である。このように傾きが急な部分は、高い電界を
生じていることを示している。
電圧がともに高い場合、低濃度ソ−ス１０６とチャネル
（もしくはバックゲ−ト）１１４との間に高い電界が集
中的にかかってしまうことである。これは図８（ｂ）の
電子ポテンシャル分布図からも、低濃度ソ−ス１０６と
チャネル１１４との間で、電子のポテンシャルが急激に
上がることより立証される。例えば同図中のＩ線は、低
濃度ソ−ス１０６のうち、特にチャネル１１４近傍にお
ける電子ポテンシャルの傾きを示しているが、その傾き
は急である。このように傾きが急な部分は、高い電界を
生じていることを示している。
【０００７】電界が高い部分では、周知の如く、ホット
キャリアが発生する。発生したホットキャリアは、図９
（ａ）に示すように、主に、低濃度ソ−ス１０６上より
ゲ−ト酸化膜１０２にかけての酸化膜中にトラップされ
る。このようにトラップされたホットキャリアは、低濃
度ソ−ス１０６を空乏化するように作用する。このため
、ソ−ス抵抗が増大して、トランジスタの駆動能力が劣
化してしまう。
キャリアが発生する。発生したホットキャリアは、図９
（ａ）に示すように、主に、低濃度ソ−ス１０６上より
ゲ−ト酸化膜１０２にかけての酸化膜中にトラップされ
る。このようにトラップされたホットキャリアは、低濃
度ソ−ス１０６を空乏化するように作用する。このため
、ソ−ス抵抗が増大して、トランジスタの駆動能力が劣
化してしまう。
【０００８】第２の欠点は、ドレイン電圧が高く、ゲ−
ト電圧が低い場合、今度は反対に、低濃度ドレイン１０
８とチャネル１１４との間に高い電界が集中的にかかっ
てしまうことである。図８（ｃ）に、その電子ポテンシ
ャル分布図を示す。同図中Ｉ線は、低濃度ドレイン１０
８のうち、特にチャネル１１４近傍における電子ポテン
シャルの傾きを示している。
ト電圧が低い場合、今度は反対に、低濃度ドレイン１０
８とチャネル１１４との間に高い電界が集中的にかかっ
てしまうことである。図８（ｃ）に、その電子ポテンシ
ャル分布図を示す。同図中Ｉ線は、低濃度ドレイン１０
８のうち、特にチャネル１１４近傍における電子ポテン
シャルの傾きを示している。
【０００９】この要因は、次のような点にある。図１０
（ａ）は図８（ａ）のゲ−ト電極近傍の拡大図、図１０
（ｂ）は図１０（ａ）における断面の表面濃度分布図で
ある。ゲ−ト電極１０４に対して自己整合的に形成され
た低濃度ソ−ス／ドレイン１０６、１０８は、図１０（
ｂ）に示すような表面濃度分布を持つ。またゲ−ト電極
１０４とオ−バ−ラップした低濃度ソ−ス／ドレイン１
０６、１０８の領域ｒでは、不純物イオンがゲ−ト電極
１０４でマスクされるため、イオンがほとんど注入され
ない。従って、領域ｒは拡散した不純物によってのみ形
成され、その領域ｒの表面濃度は、ゲ−ト電極１０４の
下に延びるに従い、徐々に薄くなる。即ち、ゲ−ト電極
１０４直下の低濃度ソ−ス／ドレイン１０６、１０８は
、さらに低濃度化している。
（ａ）は図８（ａ）のゲ−ト電極近傍の拡大図、図１０
（ｂ）は図１０（ａ）における断面の表面濃度分布図で
ある。ゲ−ト電極１０４に対して自己整合的に形成され
た低濃度ソ−ス／ドレイン１０６、１０８は、図１０（
ｂ）に示すような表面濃度分布を持つ。またゲ−ト電極
１０４とオ−バ−ラップした低濃度ソ−ス／ドレイン１
０６、１０８の領域ｒでは、不純物イオンがゲ−ト電極
１０４でマスクされるため、イオンがほとんど注入され
ない。従って、領域ｒは拡散した不純物によってのみ形
成され、その領域ｒの表面濃度は、ゲ−ト電極１０４の
下に延びるに従い、徐々に薄くなる。即ち、ゲ−ト電極
１０４直下の低濃度ソ−ス／ドレイン１０６、１０８は
、さらに低濃度化している。
【００１０】このように、さらに低濃度化した領域ｒに
は、高い電界がかかりやすいため、図９（ｂ）に示すよ
うな基板電流ＩＳＵＢ が増大する。この基板電流ＩＳ
ＵＢ が増大すると、図９（ｃ）に示す、一般にスナッ
プバック現象として知られるトランジスタの耐圧劣化現
象を引き起こす。
は、高い電界がかかりやすいため、図９（ｂ）に示すよ
うな基板電流ＩＳＵＢ が増大する。この基板電流ＩＳ
ＵＢ が増大すると、図９（ｃ）に示す、一般にスナッ
プバック現象として知られるトランジスタの耐圧劣化現
象を引き起こす。
【００１１】
【発明が解決しようとする課題】以上のように、従来の
高耐圧型ＬＤＤ−ＭＯＳＦＥＴでは、ソ−ス〜チャネル
（もしくはバックゲ−ト）間の電界集中に起因する電流
駆動能力の劣化、およびドレイン〜チャネル（もしくは
バックゲ−ト）間の電界集中に起因する耐圧の劣化、と
いう問題があった。
高耐圧型ＬＤＤ−ＭＯＳＦＥＴでは、ソ−ス〜チャネル
（もしくはバックゲ−ト）間の電界集中に起因する電流
駆動能力の劣化、およびドレイン〜チャネル（もしくは
バックゲ−ト）間の電界集中に起因する耐圧の劣化、と
いう問題があった。
【００１２】この発明は上記のような点に鑑みてなされ
たもので、その目的は、ソ−ス〜チャネル（もしくはバ
ックゲ−ト）間、およびドレイン〜チャネル（もしくは
バックゲ−ト）間の電界集中をともに緩和でき、電流駆
動能力、耐圧の双方ともが劣化しにくいＬＤＤ型絶縁ゲ
−ト型電界効果トランジスタと、その製造方法を提供す
ることにある。
たもので、その目的は、ソ−ス〜チャネル（もしくはバ
ックゲ−ト）間、およびドレイン〜チャネル（もしくは
バックゲ−ト）間の電界集中をともに緩和でき、電流駆
動能力、耐圧の双方ともが劣化しにくいＬＤＤ型絶縁ゲ
−ト型電界効果トランジスタと、その製造方法を提供す
ることにある。
【００１３】
【課題を解決するための手段】この発明のＬＤＤ型絶縁
ゲ−ト型電界効果トランジスタは、上記目的を達成する
ために、次のような構成とした。
ゲ−ト型電界効果トランジスタは、上記目的を達成する
ために、次のような構成とした。
【００１４】即ち、第１導電型の半導体基体内に、第２
導電型の高不純物濃度ソ−ス／ドレイン領域と、この高
不純物濃度ソ−ス／ドレイン領域を囲むように第２導電
型の低不純物濃度ソ−ス／ドレイン領域とを設け、ＬＤ
Ｄ型の構造とする。そして、ゲ−ト電極を、前記低不純
物濃度ソ−ス／ドレイン領域上方に、マスクにより意図
的にオ−バ−ラップさせたことを特徴とする。
導電型の高不純物濃度ソ−ス／ドレイン領域と、この高
不純物濃度ソ−ス／ドレイン領域を囲むように第２導電
型の低不純物濃度ソ−ス／ドレイン領域とを設け、ＬＤ
Ｄ型の構造とする。そして、ゲ−ト電極を、前記低不純
物濃度ソ−ス／ドレイン領域上方に、マスクにより意図
的にオ−バ−ラップさせたことを特徴とする。
【００１５】また、その製造方法は、第１導電型の半導
体基板内に、第２導電型の低不純物濃度ソ−ス／ドレイ
ン領域を形成し、前記低不純物濃度ソ−ス／ドレイン領
域にオ−バ−ラップするようにゲ−ト電極を、マスクを
用いて形成し、前記低不純物濃度ソ−ス／ドレイン領域
内に、高不純物濃度ソ−ス／ドレイン領域を形成するこ
とを特徴とする。
体基板内に、第２導電型の低不純物濃度ソ−ス／ドレイ
ン領域を形成し、前記低不純物濃度ソ−ス／ドレイン領
域にオ−バ−ラップするようにゲ−ト電極を、マスクを
用いて形成し、前記低不純物濃度ソ−ス／ドレイン領域
内に、高不純物濃度ソ−ス／ドレイン領域を形成するこ
とを特徴とする。
【００１６】
【作用】上記のようなＬＤＤ型絶縁ゲ−ト型電界効果ト
ランジスタにあっては、ゲ−ト電極と低不純物濃度ソ−
ス／ドレイン領域とがそれぞれオ−バ−ラップされてい
る。これにより、ゲ−ト電極の下方に、イオン注入によ
り決定される低不純物濃度ソ−ス／ドレインと同一の濃
度となる領域が設けられる。この領域は、キャリア濃度
を高めるため、その近傍、すなわち、ソ−ス〜チャネル
（もしくはバックゲ−ト）間、およびドレイン〜チャネ
ル（もしくはバックゲ−ト）間の電界集中をともに緩和
する。よって、電流駆動能力とともに、耐圧も劣化しに
くいＬＤＤ型絶縁ゲ−ト型電界効果トランジスタが得ら
れる。
ランジスタにあっては、ゲ−ト電極と低不純物濃度ソ−
ス／ドレイン領域とがそれぞれオ−バ−ラップされてい
る。これにより、ゲ−ト電極の下方に、イオン注入によ
り決定される低不純物濃度ソ−ス／ドレインと同一の濃
度となる領域が設けられる。この領域は、キャリア濃度
を高めるため、その近傍、すなわち、ソ−ス〜チャネル
（もしくはバックゲ−ト）間、およびドレイン〜チャネ
ル（もしくはバックゲ−ト）間の電界集中をともに緩和
する。よって、電流駆動能力とともに、耐圧も劣化しに
くいＬＤＤ型絶縁ゲ−ト型電界効果トランジスタが得ら
れる。
【００１７】また、そのようなトランジスタは、低濃度
ソ−ス／ドレイン領域を形成し、その後に、低濃度ソ−
ス／ドレイン領域上方にオ−バ−ラップするようなマス
クを用いて、ゲ−ト電極を形成することにより得られる
。
ソ−ス／ドレイン領域を形成し、その後に、低濃度ソ−
ス／ドレイン領域上方にオ−バ−ラップするようなマス
クを用いて、ゲ−ト電極を形成することにより得られる
。
【００１８】
【実施例】以下、図面を参照して、この発明を一実施例
により説明する。
により説明する。
【００１９】図１（ａ）は、この発明に係わる高耐圧型
ＬＤＤ−ＭＯＳＦＥＴの断面図、図１（ｂ）および（ｃ
）はそれぞれ、図１（ａ）の断面における電子ポテンシ
ャル分布図である。図２（ａ）は、図１（ａ）のゲ−ト
電極近傍の拡大図で、図２（ｂ）は、図２（ａ）の断面
における表面濃度分布を示す図である。
ＬＤＤ−ＭＯＳＦＥＴの断面図、図１（ｂ）および（ｃ
）はそれぞれ、図１（ａ）の断面における電子ポテンシ
ャル分布図である。図２（ａ）は、図１（ａ）のゲ−ト
電極近傍の拡大図で、図２（ｂ）は、図２（ａ）の断面
における表面濃度分布を示す図である。
【００２０】まず、図１（ａ）、図２（ａ）それぞれの
断面に示すように、Ｐ型シリコン基板あるいはＰ型ウェ
ル領域より成る基体１０上には、例えばシリコン酸化膜
より成るゲ−ト絶縁膜１２が形成されている。ゲ−ト絶
縁膜１２上には、例えばポリシリコンより成るゲ−ト電
極１４が形成されている。基体１０内には、ゲ−ト電極
１４にオ−バ−ラップした領域Ｒを含む低濃度ソ−ス／
ドレイン１６、１８がそれぞれ形成されている。
断面に示すように、Ｐ型シリコン基板あるいはＰ型ウェ
ル領域より成る基体１０上には、例えばシリコン酸化膜
より成るゲ−ト絶縁膜１２が形成されている。ゲ−ト絶
縁膜１２上には、例えばポリシリコンより成るゲ−ト電
極１４が形成されている。基体１０内には、ゲ−ト電極
１４にオ−バ−ラップした領域Ｒを含む低濃度ソ−ス／
ドレイン１６、１８がそれぞれ形成されている。
【００２１】上記構成の高耐圧型ＬＤＤ−ＭＯＳＦＥＴ
によれば、低濃度ソ−ス／ドレイン１６、１８に、ゲ−
ト電極１４とオ−バ−ラップする領域Ｒが設けられてい
る。この領域Ｒでは、ゲ−ト電極１０４に電圧が印加さ
れると、このゲ−ト電極１０４からの電界により、その
近傍、特にチャネル２４近傍のキャリア濃度が高められ
る。これにより、ソ−ス〜チャネル（もしくはバックゲ
−ト）間の電界が緩和される。
によれば、低濃度ソ−ス／ドレイン１６、１８に、ゲ−
ト電極１４とオ−バ−ラップする領域Ｒが設けられてい
る。この領域Ｒでは、ゲ−ト電極１０４に電圧が印加さ
れると、このゲ−ト電極１０４からの電界により、その
近傍、特にチャネル２４近傍のキャリア濃度が高められ
る。これにより、ソ−ス〜チャネル（もしくはバックゲ
−ト）間の電界が緩和される。
【００２２】この状態を表す電子ポテンシャル分布図を
図１（ｂ）に示す。図１（ｂ）は、ゲ−ト電圧およびド
レイン電圧がともに高い場合である。同図に示す電子ポ
テンシャルの傾きを示すＩ線は、領域Ｒによってその傾
きが従来よりも緩くなっており、ソ−ス〜チャネル間の
電界が緩和されたことを示している。
図１（ｂ）に示す。図１（ｂ）は、ゲ−ト電圧およびド
レイン電圧がともに高い場合である。同図に示す電子ポ
テンシャルの傾きを示すＩ線は、領域Ｒによってその傾
きが従来よりも緩くなっており、ソ−ス〜チャネル間の
電界が緩和されたことを示している。
【００２３】よって、ホットキャリアは発生しにくく、
ホットキャリアのトラップを抑制できる。この結果、ソ
−ス抵抗はほとんど増加しなくなり、電流駆動能力が劣
化することもない。
ホットキャリアのトラップを抑制できる。この結果、ソ
−ス抵抗はほとんど増加しなくなり、電流駆動能力が劣
化することもない。
【００２４】また、ゲ−ト電圧が低く、ドレイン電圧が
高い場合でも、図１（ｃ）に示すように、電子ポテンシ
ャルの傾きを示すＩ線の傾きが、従来より緩くなってお
り、電界が緩和されたことを示している。これは、図２
（ｂ）の表面濃度分布図に示すようにゲ−ト電極１０４
直下の領域Ｒの不純物濃度が、従来の拡散によって得ら
れた領域ｒ（図１０参照）よりも高いため、上記同様に
、キャリア濃度が高まり、その近傍の電界が緩和される
ためである。
高い場合でも、図１（ｃ）に示すように、電子ポテンシ
ャルの傾きを示すＩ線の傾きが、従来より緩くなってお
り、電界が緩和されたことを示している。これは、図２
（ｂ）の表面濃度分布図に示すようにゲ−ト電極１０４
直下の領域Ｒの不純物濃度が、従来の拡散によって得ら
れた領域ｒ（図１０参照）よりも高いため、上記同様に
、キャリア濃度が高まり、その近傍の電界が緩和される
ためである。
【００２５】よって、基板電流がほとんど増加しなくな
り、耐圧の劣化を抑制できる。
り、耐圧の劣化を抑制できる。
【００２６】次に、上記高耐圧型ＬＤＤ−ＭＯＳＦＥＴ
の製造方法について説明する。
の製造方法について説明する。
【００２７】図３〜図７はそれぞれ、上記ＭＯＳＦＥＴ
を製造工程順に示した断面図である。図３〜図７それぞ
れにおいて、（ａ）はパタ−ン平面図を示し、（ｂ）は
（ａ）中のｂ−ｂ線に沿う断面図を示している。
を製造工程順に示した断面図である。図３〜図７それぞ
れにおいて、（ａ）はパタ−ン平面図を示し、（ｂ）は
（ａ）中のｂ−ｂ線に沿う断面図を示している。
【００２８】まず、図３（ａ）および（ｂ）に示すよう
に、例えばＮ型シリコン基板８内に、Ｐ型ウェル領域１
０を形成する。次いで、ＬＯＣＯＳ法を用いて、基板８
の表面に、素子領域を分離するためのフィ−ルド酸化膜
４を形成する。次いで、分離された素子領域の表面に、
ゲ−ト絶縁膜となる酸化膜１２を形成する。次いで、ホ
トレジストでチャネルイオン注入用のマスク（図示せず
）を形成する。次いで、図示せぬホトレジストをマスク
に、ＭＯＳＦＥＴのしきい値を制御するためのイオン注
入を行う。注入された領域には、参照符号６を付す。
に、例えばＮ型シリコン基板８内に、Ｐ型ウェル領域１
０を形成する。次いで、ＬＯＣＯＳ法を用いて、基板８
の表面に、素子領域を分離するためのフィ−ルド酸化膜
４を形成する。次いで、分離された素子領域の表面に、
ゲ−ト絶縁膜となる酸化膜１２を形成する。次いで、ホ
トレジストでチャネルイオン注入用のマスク（図示せず
）を形成する。次いで、図示せぬホトレジストをマスク
に、ＭＯＳＦＥＴのしきい値を制御するためのイオン注
入を行う。注入された領域には、参照符号６を付す。
【００２９】次いで、図４（ａ）および（ｂ）に示すよ
うに、ホトレジストで、低濃度ソ−ス／ドレインを形成
するためのイオン注入用のマスク（図示せず）を形成す
る。次いで、図示せぬホトレジストをマスクに、Ｎ型の
不純物をイオン注入し、低濃度ソ−ス／ドレイン１６、
１８となる注入領域を得る。
うに、ホトレジストで、低濃度ソ−ス／ドレインを形成
するためのイオン注入用のマスク（図示せず）を形成す
る。次いで、図示せぬホトレジストをマスクに、Ｎ型の
不純物をイオン注入し、低濃度ソ−ス／ドレイン１６、
１８となる注入領域を得る。
【００３０】次いで、図５（ａ）および（ｂ）に示すよ
うに、全面に、例えばＣＶＤ法により、ポリシリコン膜
を形成する。次いで、ホトレジストでゲ−ト電極パタ−
ン（図示せず）を、低濃度Ｎ型ソ−ス／ドレイン１６、
１８にオ−バ−ラップするように形成する。次いで、図
示せぬレジストパタ−ンをマスクにポリシリコン膜をエ
ッチングして、ゲ−ト電極１４を形成する。
うに、全面に、例えばＣＶＤ法により、ポリシリコン膜
を形成する。次いで、ホトレジストでゲ−ト電極パタ−
ン（図示せず）を、低濃度Ｎ型ソ−ス／ドレイン１６、
１８にオ−バ−ラップするように形成する。次いで、図
示せぬレジストパタ−ンをマスクにポリシリコン膜をエ
ッチングして、ゲ−ト電極１４を形成する。
【００３１】次いで、図６（ａ）および（ｂ）に示すよ
うに、ホトレジストで高濃度ソ−ス／ドレイン２０、２
２を形成するためのイオン注入用のマスク（図示せず）
を形成する。次いで、図示せぬホトレジストをマスクに
、Ｎ型の不純物をイオン注入し、高濃度Ｎ型ソ−ス／ド
レイン２０、２２となる注入領域を得る。次いで、ホト
レジストでＰ型ガ−ドリング８を形成するためのイオン
注入用のマスク（図示せず）を形成する。次いで、図示
せぬホトレジストをマスクに、Ｐ型の不純物をイオン注
入し、Ｐ型ガ−ドリング８となる注入領域を得る。
うに、ホトレジストで高濃度ソ−ス／ドレイン２０、２
２を形成するためのイオン注入用のマスク（図示せず）
を形成する。次いで、図示せぬホトレジストをマスクに
、Ｎ型の不純物をイオン注入し、高濃度Ｎ型ソ−ス／ド
レイン２０、２２となる注入領域を得る。次いで、ホト
レジストでＰ型ガ−ドリング８を形成するためのイオン
注入用のマスク（図示せず）を形成する。次いで、図示
せぬホトレジストをマスクに、Ｐ型の不純物をイオン注
入し、Ｐ型ガ−ドリング８となる注入領域を得る。
【００３２】なお、高濃度Ｎ型ソ−ス／ドレイン２０、
２２を、低濃度Ｎ型ソ−ス／ドレイン１６、１８で囲む
ように形成することにより、ＭＯＳＦＥＴの耐圧が向上
する。またＰ型ガ−ドリングを形成することにより、隣
接する図示せぬ素子に対して、寄生ＭＯＳＦＥＴの導通
が防止される。
２２を、低濃度Ｎ型ソ−ス／ドレイン１６、１８で囲む
ように形成することにより、ＭＯＳＦＥＴの耐圧が向上
する。またＰ型ガ−ドリングを形成することにより、隣
接する図示せぬ素子に対して、寄生ＭＯＳＦＥＴの導通
が防止される。
【００３３】次いで、図７（ａ）および（ｂ）に示すよ
うに、全面に、ＣＶＤ法により、例えばシリコン酸化膜
等よりなる層間絶縁膜３０を形成する。この後、不純物
の注入領域の活性化、および層間絶縁膜３０のリフロ−
を兼ねた熱処理を行う。次いで、コンタクト孔３２を開
口し、その後、全面に、例えばスパッタ法により、アル
ミニウム膜を形成する。次いで、アルミニウム膜をパタ
−ニングして配線３４を形成する。
うに、全面に、ＣＶＤ法により、例えばシリコン酸化膜
等よりなる層間絶縁膜３０を形成する。この後、不純物
の注入領域の活性化、および層間絶縁膜３０のリフロ−
を兼ねた熱処理を行う。次いで、コンタクト孔３２を開
口し、その後、全面に、例えばスパッタ法により、アル
ミニウム膜を形成する。次いで、アルミニウム膜をパタ
−ニングして配線３４を形成する。
【００３４】以上のような製造方法により、この発明に
係わる高耐圧型ＬＤＤ−ＭＯＳＦＥＴを形成できる。
係わる高耐圧型ＬＤＤ−ＭＯＳＦＥＴを形成できる。
【００３５】なお、この発明は、上記一実施例に限られ
るものではなく、その主旨を逸脱しない範囲で様々な変
形が可能である。例えば、上記一実施例は、ゲ−ト電極
を、低濃度ソ−ス／ドレイン上方それぞれにオ−バ−ラ
ップしたものについて説明したが、低濃度ソ−ス上方の
み、あるいは低濃度ドレインのみ、とすることも可能で
ある。これらのように変形しても、ＭＯＳＦＥＴの駆動
能力の劣化、あるいは耐圧の劣化を防止する効果が得ら
れる。その他、種々の変形が可能であることは勿論であ
る。
るものではなく、その主旨を逸脱しない範囲で様々な変
形が可能である。例えば、上記一実施例は、ゲ−ト電極
を、低濃度ソ−ス／ドレイン上方それぞれにオ−バ−ラ
ップしたものについて説明したが、低濃度ソ−ス上方の
み、あるいは低濃度ドレインのみ、とすることも可能で
ある。これらのように変形しても、ＭＯＳＦＥＴの駆動
能力の劣化、あるいは耐圧の劣化を防止する効果が得ら
れる。その他、種々の変形が可能であることは勿論であ
る。
【００３６】
【発明の効果】以上説明したようにこの発明によれば、
ソ−ス〜チャネル（もしくはバックゲ−ト）間、および
ドレイン〜チャネル（もしくはバックゲ−ト）間の電界
集中をともに緩和でき、電流駆動能力、耐圧の双方とも
が劣化しにくいＬＤＤ型絶縁ゲ−ト型電界効果トランジ
スタと、その製造方法を提供できる。
ソ−ス〜チャネル（もしくはバックゲ−ト）間、および
ドレイン〜チャネル（もしくはバックゲ−ト）間の電界
集中をともに緩和でき、電流駆動能力、耐圧の双方とも
が劣化しにくいＬＤＤ型絶縁ゲ−ト型電界効果トランジ
スタと、その製造方法を提供できる。
【図１】図１（ａ）はこの発明の一実施例に係わる高耐
圧型ＬＤＤ−ＭＯＳＦＥＴの断面図、図１（ｂ）および
（ｃ）は図１（ａ）の断面における電子ポテンシャル分
布図。
圧型ＬＤＤ−ＭＯＳＦＥＴの断面図、図１（ｂ）および
（ｃ）は図１（ａ）の断面における電子ポテンシャル分
布図。
【図２】図２（ａ）は図１（ａ）のゲ−ト電極近傍の拡
大図、図２（ｂ）は図２（ａ）の断面における表面濃度
分布図。
大図、図２（ｂ）は図２（ａ）の断面における表面濃度
分布図。
【図３】この発明の一実施例に係わる高耐圧型ＬＤＤ−
ＭＯＳＦＥＴを製造工程順に示す第１の図で図３（ａ）
はそのパタ−ン平面図、図３（ｂ）は図３（ａ）中のｂ
−ｂ線に沿う断面図。
ＭＯＳＦＥＴを製造工程順に示す第１の図で図３（ａ）
はそのパタ−ン平面図、図３（ｂ）は図３（ａ）中のｂ
−ｂ線に沿う断面図。
【図４】この発明の一実施例に係わる高耐圧型ＬＤＤ−
ＭＯＳＦＥＴを製造工程順に示す第２の図で図４（ａ）
はそのパタ−ン平面図、図４（ｂ）は図４（ａ）中のｂ
−ｂ線に沿う断面図。
ＭＯＳＦＥＴを製造工程順に示す第２の図で図４（ａ）
はそのパタ−ン平面図、図４（ｂ）は図４（ａ）中のｂ
−ｂ線に沿う断面図。
【図５】この発明の一実施例に係わる高耐圧型ＬＤＤ−
ＭＯＳＦＥＴを製造工程順に示す第３の図で図５（ａ）
はそのパタ−ン平面図、図５（ｂ）は図５（ａ）中のｂ
−ｂ線に沿う断面図。
ＭＯＳＦＥＴを製造工程順に示す第３の図で図５（ａ）
はそのパタ−ン平面図、図５（ｂ）は図５（ａ）中のｂ
−ｂ線に沿う断面図。
【図６】この発明の一実施例に係わる高耐圧型ＬＤＤ−
ＭＯＳＦＥＴを製造工程順に示す第４の図で図６（ａ）
はそのパタ−ン平面図、図６（ｂ）は図６（ａ）中のｂ
−ｂ線に沿う断面図。
ＭＯＳＦＥＴを製造工程順に示す第４の図で図６（ａ）
はそのパタ−ン平面図、図６（ｂ）は図６（ａ）中のｂ
−ｂ線に沿う断面図。
【図７】この発明の一実施例に係わる高耐圧型ＬＤＤ−
ＭＯＳＦＥＴを製造工程順に示す第５の図で図７（ａ）
はそのパタ−ン平面図、図７（ｂ）は図７（ａ）中のｂ
−ｂ線に沿う断面図。
ＭＯＳＦＥＴを製造工程順に示す第５の図で図７（ａ）
はそのパタ−ン平面図、図７（ｂ）は図７（ａ）中のｂ
−ｂ線に沿う断面図。
【図８】図８（ａ）は従来の高耐圧型ＬＤＤ−ＭＯＳＦ
ＥＴの断面図、図８（ｂ）および（ｃ）は図８（ａ）の
断面における電子ポテンシャル分布図。
ＥＴの断面図、図８（ｂ）および（ｃ）は図８（ａ）の
断面における電子ポテンシャル分布図。
【図９】図９（ａ）はホットキャリアのトラップを説明
する図、図９（ｂ）は基板電流を説明する図、図９（ｃ
）はスナップバック現象を説明する図。
する図、図９（ｂ）は基板電流を説明する図、図９（ｃ
）はスナップバック現象を説明する図。
【図１０】図１０（ａ）は図８（ａ）のゲ−ト電極近傍
の拡大図、図１０（ｂ）は図１０（ａ）の断面における
表面濃度分布図。
の拡大図、図１０（ｂ）は図１０（ａ）の断面における
表面濃度分布図。
１０…Ｐ型シリコン基板、１２…ゲ−ト絶縁膜、１４…
ゲ−ト電極、１６…Ｎ低濃度ソ−ス、１８…低濃度ドレ
イン、２０…高濃度ソ−ス、２２…高濃度ドレイン、２
４…チャネル（もしくはバックゲ−ト）。
ゲ−ト電極、１６…Ｎ低濃度ソ−ス、１８…低濃度ドレ
イン、２０…高濃度ソ−ス、２２…高濃度ドレイン、２
４…チャネル（もしくはバックゲ−ト）。
Claims (2)
- 【請求項１】 第１導電型の半導体基体と、前記基体
内に形成された第２導電型の高不純物濃度ソ−ス／ドレ
イン領域と、前記高不純物濃度ソ−ス／ドレイン領域を
囲むように設けられた第２導電型の低不純物濃度ソ−ス
／ドレイン領域と、前記低不純物濃度ソ−ス／ドレイン
領域上方にマスクにより意図的にオ−バ−ラップされた
ゲ−ト電極と、を具備することを特徴とするＬＤＤ型絶
縁ゲ−ト型電界効果トランジスタ。 - 【請求項２】 第１導電型の半導体基板内に、第２導
電型の低不純物濃度ソ−ス／ドレイン領域を形成し、前
記低不純物濃度ソ−ス／ドレイン領域にオ−バ−ラップ
するようにゲ−ト電極を、マスクを用いて形成し、前記
低不純物濃度ソ−ス／ドレイン領域内に、高不純物濃度
ソ−ス／ドレイン領域を形成することを特徴とするＬＤ
Ｄ型絶縁ゲ−ト型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9167491A JPH04302434A (ja) | 1991-03-29 | 1991-03-29 | Ｌｄｄ型絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9167491A JPH04302434A (ja) | 1991-03-29 | 1991-03-29 | Ｌｄｄ型絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302434A true JPH04302434A (ja) | 1992-10-26 |
Family
ID=14033037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9167491A Pending JPH04302434A (ja) | 1991-03-29 | 1991-03-29 | Ｌｄｄ型絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302434A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100771A (ja) * | 2001-09-21 | 2003-04-04 | Oki Electric Ind Co Ltd | 高耐圧ｍｏｓトランジタ |
| JP2007311498A (ja) * | 2006-05-17 | 2007-11-29 | Denso Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170066A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1991
- 1991-03-29 JP JP9167491A patent/JPH04302434A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170066A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100771A (ja) * | 2001-09-21 | 2003-04-04 | Oki Electric Ind Co Ltd | 高耐圧ｍｏｓトランジタ |
| JP2007311498A (ja) * | 2006-05-17 | 2007-11-29 | Denso Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9099552B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7663186B2 (en) | Semiconductor device | |
| JP4797265B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3221766B2 (ja) | 電界効果トランジスタの製造方法 | |
| US7365402B2 (en) | LDMOS transistor | |
| US7968941B2 (en) | Semiconductor device | |
| US6566690B2 (en) | Single feature size MOS technology power device | |
| US20030057478A1 (en) | Mos-gated power semiconductor device | |
| US6448611B1 (en) | High power semiconductor device and fabrication method thereof | |
| JPH0897411A (ja) | 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法 | |
| US6888210B2 (en) | Lateral DMOS transistor having reduced surface field | |
| JPH07249765A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| US6030870A (en) | High density MOS technology power device | |
| US6867476B2 (en) | Vertical double diffused MOSFET and method of fabricating the same | |
| US20220359750A1 (en) | Transistor structure and manufacturing method of the same | |
| US6762458B2 (en) | High voltage transistor and method for fabricating the same | |
| US7230300B2 (en) | Semiconductor device with peripheral trench | |
| JP2850852B2 (ja) | 半導体装置 | |
| US5451536A (en) | Power MOSFET transistor | |
| US6710404B2 (en) | High voltage device and method for fabricating the same | |
| KR100847827B1 (ko) | 고전압 트랜지스터의 제조 방법 | |
| US20020195654A1 (en) | DMOS transistor and fabricating method thereof | |
| JPS58175872A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JP3448138B2 (ja) | 半導体装置の製造方法 | |
| JPH04302434A (ja) | Ｌｄｄ型絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960213 |