KR20020071768A - 유전체 분리구조를 갖는 절연게이트형 바이폴러트랜지스터를 갖춘 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명에서 반도체장치는 반도체 기체(基體)와, 제1반도체영역, 제2반도체영역, 제3반도체영역, 제1주전극, 제2주전극, 게이트 절연막, 게이트전극 및, 제4반도체영역을 구비한다. 상기 반도체 기체는 제1도전형으로, 주면(主面)을 갖는다. 상기 제1반도체영역 및 제2반도체영역은 제2도전형으로, 상기 반도체 기체의 상기 주면에 서로 이간하여 형성되어 있다. 상기 제3반도체영역은 제1도전형으로, 상기 제1반도체영역에 형성되어 있다. 상기 제1주전극은 상기 반도체 기체의 상기 주면상에 형성되어 있고, 상기 제1반도체영역 및 제3반도체영역에 전기적으로 접속되어 있다. 상기 제2주전극은 상기 반도체 기체의 상기 주면상에 형성되어 있고, 상기 제2반도체영역에 전기적으로 접속되어 있다. 상기 게이트 절연막은 상기 반도체 기체의 상기 주면상에 형성되어 있다. 상기 게이트전극은 적어도 상기 반도체 기체상 및, 상기 반도체 기체와 상기 제3반도체영역 사이의 상기 제1반도체영역상에 상기 게이트 절연막을 개재하여 형성되어 있다. 상기 제4반도체영역은 상기 제1반도체영역과 상기 제3반도체영역 사이에 형성되어 있고, 상기 제1반도체영역의 불순물 농도보다 고농도인 불순물 농도를 갖는다.
Description
본 발명은 유전체 분리구조 갖는 절연게이트형 바이폴러 트랜지스터를 갖춘 반도체장치 및 그 제조방법에 관한 것으로, 특히 전력IC, 예컨대 IPD(Intelligent Power Device) 제품에 사용되는 것이다.
근래, 절연게이트형 바이폴러 트랜지스터(Insulated Gate Bipolar Transist or, 이하 IGBT) 등의 전력용 반도체장치는 인버터나 컨버터 등의 전력변환이나 전력제어 등의 용도에 많이 이용되고 있고, 전력분야에서는 필요불가결한 것으로 되고 있다.
이하에, 도 1 및 도 2를 이용하여 종래의 횡형(橫型) IGBT에 대해 설명한다.
도 1은 종래의 유전체 분리구조를 갖춘 횡형 IGBT의 구조를 나타낸 단면도이다.
도면에 나타낸 바와 같이, n-형 실리콘층(101)상에는 실리콘 산화막(102)이 형성되어 있다. 이 실리콘 산화막(102)상에는 n-형 실리콘층(103)이 형성되어 있다. 이들 n-형 실리콘층(101), 실리콘 산화막(102) 및 n-형 실리콘층(103)에 의해 SOI(Silicon on Insulator)기판이 형성되어 있다.
상기 n-형 실리콘층(103)상에는 게이트 절연막(104)을 개재하여 게이트전극 (105)이 형성되어 있다. 더욱이, n-형 실리콘층(103)상에는 게이트전극(105)과 이간하여 에미터전극(106)과 콜렉터전극(107)이 형성되어 있다. 게이트전극(105)과 콜렉터전극(107) 사이의 n-형 실리콘층(103)상에는 필드 산화막(108)이 형성되어 있다. 게이트전극(105)은 막두께 4000Å 정도의 폴리실리콘막으로 이루어진다.
상기 게이트전극(105) 아래에서부터 에미터전극(106) 아래에 걸친 n-형 실리콘층(103)에는 p형 베이스 확산층(109)이 형성되어 있다. 이 p형 베이스 확산층 (109)과 에미터전극(106) 사이에는 p+형 확산층(110)이 형성된다. 더욱이, p형 베이스 확산층(109)상에는 n+형 확산층(111)이 형성되어 있다.
상기 콜렉터전극(107) 아래의 n-형 실리콘층(103)에는 n형 버퍼확산층(112)이 형성되어 있다. 이 n형 버퍼확산층(112)과 콜렉터전극(107) 사이에는 p+형 확산층(113)이 형성되어 있다. 종래의 유전체 분리구조를 갖춘 횡형 IGBT는 이상과 같은 구조를 갖추고 있다.
그러나, 도 1에 나타낸 구조를 갖춘 IGBT에서는 n+형 확산층(111), p형 베이스 확산층(109), n-형 실리콘층(103)으로 이루어진 기생 npn 트랜지스터가 동작하기 쉽고, 래치업에 의한 IGBT의 파괴에 이르는 경우가 있다. 즉, 기생 npn 트랜지스터가 동작하면, p+형 확산층(113), n-형 실리콘층(103), p형 베이스 확산층(109)으로 이루어진 기생 pnp 트랜지스터의 베이스전류가 크게 됨으로써, 기생 pnp 트랜지스터의 콜렉터-에미터간의 전류에 증폭작용이 미치고, 그 결과 상기 콜렉터-에미터간의 전류가 대전류로 되어 IGBT가 파괴된다. 특히, p형 베이스 확산층(109)의 불순물 농도가 낮으면, 래치업에 의한 파괴내량이 저하한다. 이 대책으로서, p형 베이스 확산층(109)의 불순물 농도를 짙게 하는 수법이 있지만, 이 경우에는 게이트전극(105) 아래의 채널영역에 반전층이 형성되기 어려워져 버린다.
그래서, 래치업에 의한 파괴내량을 향상시키기 위해, 도 2에 나타낸 바와 같은 IGBT에서는, 에미터전극(106)측의 p형 베이스 확산층(109) 아래에 p형 확산층 (114)을 형성하고 있다. 이 p형 확산층(114)은 게이트전극(105)의 형성전에 이온주입법에 의해 형성된다.
그렇지만, 도 2에 나타낸 IGBT에 있어서도, p형 확산층(114)이 게이트전극(105) 아래의 채널이 형성되는 영역까지 확산되면, 콜렉터-에미터 전압(Vce)의 포화전압이나 임계치 전압(Vth) 등의 전류전압특성에 영향을 끼쳐 전류전압특성의 오차가 커진다는 문제를 가지고 있다.
그래서, 본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 목적은 래치업에 의한 파괴내량을 향상시킬 수 있음과 더불어, 전류전압특성의 오차를 저감시킬 수 있는 횡형 IGBT를 갖춘 반도체장치 및 그 제조방법을 제공함에 있다.
도 1은 종래의 유전체 분리구조를 갖춘 횡형(橫型) IGBT의 구조를 나타낸 단면도이고,
도 2는 종래의 유전체 분리구조를 갖춘 다른 횡형 IGBT의 구조를 나타낸 단면도,
도 3은 본 발명의 제1실시형태의 유전체 분리구조를 갖춘 횡형 IGBT의 구조를 나타낸 단면도,
도 4는 상기 제1실시형태의 IGBT와 종래의 IGBT의 턴오프(turn off)내량을 나타낸 도면,
도 5는 상기 제1실시형태의 IGBT의 제조방법을 나타낸 제1공정의 단면도,
도 6은 상기 제1실시형태의 IGBT의 제조방법을 나타낸 제2공정의 단면도,
도 7은 상기 제1실시형태의 IGBT의 제조방법을 나타낸 제3공정의 단면도,
도 8은 상기 제1실시형태의 IGBT의 제조방법을 나타낸 제4공정의 단면도,
도 9는 상기 제1실시형태의 IGBT의 제조방법을 나타낸 제5공정의 단면도,
도 10은 상기 제1실시형태의 IGBT의 제조방법을 나타낸 제6공정의 단면도,
도 11a는 게이트전극의 막두께가 5000Å 이상인 경우의 불순물의 확산 프로파일을 나타낸 도면,
도 11b는 게이트전극의 막두께가 5000Å보다 얇은 경우의 불순물의 확산 프로파일을 나타낸 도면,
도 12는 상기 제1실시형태의 IGBT와 종래의 IGBT의 전류전압특성을 나타낸 도면,
도 13은 본 발명의 제2실시형태로서의 IGBT를 갖춘 전력IC의 구조를 나타낸 단면도이다.
어떤 측면에서 본 본 발명의 반도체장치는, 주면(主面)을 갖춘 제1도전형의 반도체 기체(基體)와; 상기 반도체 기체의 상기 주면에 서로 이간하여 형성된 제2도전형의 제1반도체영역 및 제2반도체영역; 상기 제1반도체영역에 형성된 제1도전형의 제3반도체영역; 상기 반도체 기체의 상기 주면상에 형성되고, 상기 제1반도체영역 및 상기 제3반도체영역에 전기적으로 접속되어 있는 제1주전극; 상기 반도체 기체의 상기 주면상에 형성되고, 상기 제2반도체영역에 전기적으로 접속되어 있는 제2주전극; 상기 반도체 기체의 상기 주면상에 형성된 게이트 절연막; 적어도 상기 반도체 기체상 및 상기 반도체 기체와 상기 제3반도체영역 사이의 상기 제1반도체영역상에 상기 게이트 절연막을 개재하여 형성된 게이트전극 및; 상기 제1반도체영역과 상기 제3반도체영역 사이에 형성되고, 상기 제1반도체영역의 불순물 농도보다 고농도인 불순물 농도를 갖는 제4반도체영역을 구비하고 있다.
어떤 측면에서 본 본 발명의 반도체장치의 제조방법은, 제1도전형의 반도체기체의 표면에 제2도전형의 제1반도체영역을 형성하는 단계와; 상기 제1반도체영역상 및 상기 반도체 기체상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 게이트전극을 형성하는 단계; 상기 제1반도체영역에 상기 게이트전극을 마스크재로 하는 자기정합(self-align)을 이용한 이온주입법에 의해 상기 제1반도체영역의 불순물 농도보다 고농도인 불순물 농도를 갖는 제2반도체영역을 형성하는 단계; 상기 제2반도체영역상의 상기 제1반도체영역에 상기 게이트전극을 마스크재로 하는 자기정합을 이용한 이온주입법에 의해 제1도전형의 제3반도체영역을 형성하는 단계 및; 상기 반도체 기체의 표면에 상기 제1반도체영역과 이간한 제2도전형의 제4반도체영역을 형성하는 단계를 구비한다.
(발명의 실시형태)
이하, 도면을 참조하여 본 발명의 실시형태에 대해 설명한다.
제1실시형태
도 3은 본 발명의 제1실시형태의 유전체 분리구조를 갖춘 횡형 IGBT의 구조를 나타낸 단면도이다.
도면에 나타낸 바와 같이, n-형 실리콘 반도체층(11)상에는 유전체 분리막인 실리콘 산화막(SiO2; 12)이 형성되어 있다. 이 실리콘 산화막(12)상에는 n-형 실리콘 반도체층(13)이 형성되어 있다. 이들 n-형 실리콘 반도체층(11)과 실리콘 산화막(12) 및 n-형 실리콘 반도체층(13)에 의해 SOI기판이 구성되어 있다.
상기 n-형 실리콘 반도체층(13)상에는 게이트 절연막(14)을 개재하여 게이트전극(15)이 형성되어 있다. 게이트 절연막(14)은 실리콘 산화막으로 이루어진다. 게이트전극(15)은 폴리실리콘막으로 이루어지고, 막두께는 5000Å 정도이다. 더욱이, n-형 실리콘 반도체층(13)상에는 게이트전극(15)과 이간하여 에미터전극(16)과 콜렉터전극(17)이 형성되어 있다. 게이트전극(15)과 콜렉터전극(17) 사이의 n-형 실리콘 반도체층(13)상에는 필드 산화막(SiO2; 18)이 형성되어 있다.
상기 게이트전극(15) 아래에서부터 에미터전극(16) 아래에 걸친 n-형 실리콘 반도체층(13)에는 도 3에 나타낸 바와 같이 p형 베이스 확산층(19)이 형성되어 있다. p형 베이스 확산층(19)과 에미터전극(16) 사이에는 p+형 확산층(20)이 형성된다. 더욱이, p형 베이스 확산층(19)상에는 n+형 확산층(21)이 형성되어 있다. 이 n+형 확산층(21)은 p+형 확산층(20)에 접속되고, 에미터전극(16) 아래에서부터 게이트전극(15) 아래에 걸쳐 형성되어 있다.
이 p형 베이스 확산층(19)과 p+형 확산층(20) 및 n+형 확산층(21) 사이에는 p형 확산층(22)이 형성된다. 이 p형 확산층(22)은 게이트전극(15)을 마스크로 한 자기정합에 의한 이온주입으로 형성된다. 이 이온주입에서는, 예컨대 붕소(B)가 가속전압 100keV 이상, 도즈량 1.0 ×1013∼1.0 ×1015㎝-2정도로 도입된다. 또, p형 베이스 확산층(19)의 이온주입에서는, 예컨대 붕소(B)가 가속전압 40∼50keV 이상, 1.0 ×1013∼1.0 ×1015㎝-2정도로 도입된다. p형 베이스 확산층(19)은 불순물 이온주입 후, 복수회의 열확산처리가 행해져 형성된다. p형 확산층(22)은 불순물 이온주입후, p형 베이스 확산층(19)보다도 적은 횟수의 열확산처리가 행해져 형성된다. 따라서, 도 3에 나타낸 바와 같이, p형 베이스 확산층(19)은 p형 확산층 (22)보다 큰 영역으로, 또 불순물 농도가 낮은 영역으로 되어 있다.
상기 콜렉터전극(17) 아래의 n-형 실리콘 반도체층(13)에는 n형 버퍼 확산층 (23)이 형성되어 있다. 이 n형 버퍼 확산층(23)과 콜렉터전극(17) 사이에는 p+형 확산층(24)이 형성되어 있다. 더욱이, 게이트전극(15) 및 필드 산화막(18)을 포함하는 n-형 실리콘 반도체층(13)상에는 층간절연막(25)이 형성되어 있다. 제1실시형태의 횡형 IGBT는 이상과 같은 구조를 갖추고 있다.
이러한 구조를 갖춘 IGBT에서는, p형 확산층(22)이 게이트전극(15) 아래의 채널영역으로 확산되지 않고 n+형 확산층(21) 아래를 덮도록 형성되어 있다. 이 때문에, n+형 확산층(21) 아래 영역의 저항률을 작게(불순물 농도를 높게) 할 수 있다. 이에 따라, 상술한 기생 npn 트랜지스터 및 기생 pnp 트랜지스터에 의한 복합작용에서 생기는 래치업의 영향을 저감시킬 수 있어, IGBT의 파괴내량을 향상시킬 수 있다.
도 4에, p형 확산층(22)을 형성하고 있지 않은 종래구조의 IGBT와 이 실시형태의 IGBT의 턴오프(turn off)내량을 나타낸다. 턴오프내량은 IGBT의 파괴내량을 나타낸 지표중 하나이다. 이 도면으로부터 알 수 있는 바와 같이, 이 실시형태의 IGBT는 종래의 IGBT에 비해 턴오프내량이 2배 이상 크다. 따라서, 이 실시형태의 IGBT는 종래의 IGBT보다 전류능력이 2배 이상으로 향상하고 있는 것을 알 수 있다.
다음으로, 상기 제1실시형태의 횡형 IGBT의 제조방법에 대해 설명한다.
도 5∼도 10은 상기 제1실시형태의 IGBT의 제조방법을 나타낸 각 공정의 단면도이다.
도 5에 나타낸 바와 같이, n-형 실리콘 반도체기판(11)상에 실리콘 산화막 (12)을 형성한다. 또, n-형 실리콘 반도체기판(13)상에 실리콘 산화막(12)을 형성한다. 이어서, 맞붙임법에 의해 2개의 실리콘기판(11, 13)의 실리콘 산화막(12)의 면끼리를 접합하고, 도 6에 나타낸 바와 같은 SOI기판을 형성한다.
더욱이, 도 6에 나타낸 바와 같이 n-형 실리콘기판(13)의 상층에 이온주입법에 의해 p형 베이스 확산층(19)과 n형 버퍼 확산층(23)을 이간하여 형성한다. p형 베이스 확산층(19)의 이온주입에서는, 예컨대 붕소(B)가 가속전압 40∼50keV 이상, 도즈량 1.0 ×1013∼1.0 ×1015㎝-2정도로 도입된다. p형 베이스 확산층(19) 및 n형 버퍼 확산층(23)은 모두 불순물 이온의 도입 후, 열확산처리가 행해져 소정 크기의 영역이 형성된다. p형 베이스 확산층(19)의 n-형 실리콘기판(13) 표면에서부터의깊이는 1.5∼2.0㎛이다.
그 후, 도 7에 나타낸 바와 같이 p형 베이스 확산층(19)과 n형 버퍼 확산층(23) 사이의 n-형 실리콘기판(13)상에 LOCOS법에 의해 필드 산화막(SiO2; 18)을 형성한다. 이 때, 필드 산화막(18)은 p형 베이스 확산층(19)과는 소정 거리만큼 떨어지고, n형 버퍼확산층(23)과는 그 일부분이 겹치도록 배치된다.
다음으로, 도 8에 나타낸 바와 같이, p형 베이스 확산층(19)상 및 n-형 실리콘기판(13)상에 열산화법에 의해 실리콘 산화막(게이트 절연막; 14)을 형성한다. 더욱이, 게이트 절연막(14)상에 도전성 폴리실리콘을 퇴적하여, 도전성 폴리실리콘막을 형성한다. 이어서, 도전성 폴리실리콘막을 패터닝하여 게이트전극(15)을 형성한다. 게이트전극(15)의 막두께는 5000Å 이상으로 한다.
다음으로, 도 9에 나타낸 바와 같이, p형 베이스 확산층(19)의 상층에 게이트전극(15)을 마스크재로 한 자기정합에 의해 이온주입을 행하고, p형 확산층(22)을 형성한다. 이 이온주입에서는, 예컨대 붕소(B)가 가속전압 100keV 이상, 도즈량 1.0 ×1013∼1.0 ×1015㎝-2정도로 도입된다. p형 확산층(22)의 불순물 농도는 p형 베이스 확산층(19)의 불순물 농도보다도 고농도로 되어 있다.
그 후, 도 10에 나타낸 바와 같이, p형 확산층(22)의 상층에 이온주입법에 의해 p+형 확산층(20)을 형성한다. 더욱이, p형 확산층(22)의 상층에 p+형 확산층 (20) 위를 마스크재로 덮음과 더불어, 게이트전극(15)을 마스크재로 한 자기정합에의해 이온주입을 행하여 n+형 확산층(21)을 형성한다.
또, n형 버퍼 확산층(23)의 상층에 상기 p+형 확산층(20)의 형성공정과 동일한 공정으로 p+형 확산층(24)을 형성한다.
상기 p형 확산층(22), p+형 확산층(20, 24) 및 n+형 확산층(21)은 모두 불순물 이온의 도입 후 열확산처리가 행해져 소정 크기의 영역이 형성된다. p형 확산층(22)의 n-형 실리콘기판(13) 표면에서부터의 깊이는 1.0∼1.2㎛이다. p+형 확산층(20)의 n-형 실리콘기판(13) 표면에서부터의 깊이는 0.4㎛ 정도이다.
다음으로, 도 10에 나타낸 구조상에 CVD법에 의해 층간절연막(25)을 형성한다. 이어서, p+형 확산층(20) 및 n+형 확산층(21)상, 더욱이 p+형 확산층(24)상의 층간절연막(25)에 RIE법에 의해 콘택트홀을 형성한다. 이 콘택트홀에 스퍼터법에 의해 알루미늄(Al) 등의 금속을 매립한다. RIE법에 의해 불필요한 부분의 Al을 제거하고, 도 3에 나타낸 바와 같이 에미터전극(16) 및 콜렉터전극(17)을 형성한다. 이상의 공정에 의해, 제1실시형태의 유전체 분리구조를 갖춘 횡형 IGBT가 완성된다.
상술한 제조방법에서는 게이트전극(15) 아래의 채널이 형성되는 영역까지 p형 확산층(22)이 확산되는 것을 막기 위해, 게이트전극(15)을 형성한 후에 게이트전극(15)을 마스크재로 한 자기정합을 이용하여 p형 불순물을 도입함으로써, p형확산층(22)을 형성하고 있다. 즉, 상기 게이트전극(15)은 p형 불순물의 이온주입시에 p형 불순물의 주입을 차단하는 막으로서 작용하여, 채널영역에 p형 불순물이 주입되는 것을 막는다. 또, p형 확산층(22) 형성을 위한 불순물 도입은 게이트전극(15)을 형성한 후에, 즉 p형 베이스 확산층(19) 및 n형 버퍼 확산층(23)의 열확산처리후에 행하는 것으로 되기 때문에, n+형 확산층(21) 아래에 p형 확산층(22)을 형성하기 위해서는 100keV 이상의 높은 가속전압을 사용하여 이온주입을 행할 필요가 있다.
이러한 제조방법에 의해, 게이트전극(15) 아래의 채널영역에 p형 확산층(22)을 확산시키지 않고 n+형 확산층(21) 아래를 p형 확산층(22)으로 덮을 수 있다. 이에 따라 n+형 확산층(21) 아래 영역의 저항률을 작게(불순물 농도를 높게) 할 수 있다. 이 결과, 상술한 기생 npn 트랜지스터 및 기생 pnp 트랜지스터에 의한 복합작용에서 생기는 래치업의 영향을 저감시킬 수 있어, IGBT의 파괴내량을 향상시킬 수 있다.
더욱이, 상술한 바와 같이 p형 확산층(22)의 형성에 게이트전극(15)을 마스크재로 한 자기정합을 이용하고 있다. 이에 따라, 게이트전극(15)에 대한 p형 확산층(22)의 위치오차를 없애는 것이 가능하기 때문에, IGBT에 있어서 오차가 적은 전류전압특성을 얻을 수 있다.
또, 게이트전극(15)을 구성하는 폴리실리콘의 막두께를 5000Å 이상으로 하고 있다. 이에 따라, p형 확산층(22)을 형성하기 위한 이온주입시에 불순물 이온이 게이트전극(15)을 관통하여 p형 베이스 확산층(19)까지 도달될 우려는 없다.
도 11a는 게이트전극(15)의 막두께가 5000Å 이상인 경우의 불순물의 확산 프로파일을 나타낸 도면이고, 도 11b는 게이트전극(15)의 막두께가 5000Å보다 얇은 경우의 불순물의 확산 프로파일을 나타낸 도면이다. 이들 도면으로부터, 게이트전극(15)의 막두께가 5000Å보다 얇은 경우는, p형 불순물 이온이 게이트전극 (15)을 관통하여 게이트전극(15) 아래의 채널영역(p형 확산층(22))에 이르고 있는 것을 알 수 있다.
또, 도 12는 제1실시형태의 IGBT의 전류전압특성을 나타낸 도면이다. 이 도면에는 종래의 IGBT의 전류전압특성도 나타내고 있다.
이 도면으로부터, 게이트전극(15)의 막두께가 5000Å 이상인 경우에는 콜렉터-에미터간 전압(Vce)과 임계치 전압(Vth)은 종래의 IGBT의 그것들과 거의 다르지 않다는 것을 알 수 있다. 그러나, 게이트전극(15)의 막두께가 5000Å보다 얇은 경우에는 콜렉터-에미터간 전압(Vce) 및 임계치 전압(Vth)도 종래의 IGBT의 그것들보다 높게 되어 있는 것을 알 수 있다. 이상으로부터, 게이트전극(15)의 막두께가 5000Å 이상인 경우는 p형 불순물 이온이 게이트전극(15)을 관통하지 않는 반면, 게이트전극(15)의 막두께가 5000Å보다 얇은 경우는 p형 불순물 이온이 게이트전극 (15)을 관통하여 게이트전극(15) 아래의 채널영역에 이르고 있는 것을 고찰할 수 있다.
제2실시형태
다음으로, 상기 제1실시형태의 IGBT를 전력IC에 적용한 예를 제2실시형태로서 설명한다.
도 13은 본 발명의 제2실시형태의 IGBT를 갖춘 전력IC의 구조를 나타낸 단면도이다.
도면에 나타낸 바와 같이, 트렌치 분리막인 폴리실리콘막(31)으로 분리된 영역(전력출력부)에는 상기 제1실시형태의 IGBT가 형성되어 있다. 도면내의 일점쇄선(一點鎖線)내가 상기 제1실시형태에서 설명한 IGBT의 단위셀에 상당한다.
또, 트렌치 분리막인 폴리실리콘막(31)으로 분리된 다른 영역(로직부)에는 제너다이오드가 형성되어 있다.
이하에, 상기 제너다이오드의 제조방법에 대해 설명한다.
n-형 실리콘기판(13)상에 IGBT에서의 필드 산화막(18)의 형성공정과 동일한 공정으로 필드 산화막(18)을 형성한다. 이 때, 필드 산화막(18)은 제너다이오드의 애노드 및 캐소드가 형성되는 영역을 개구하도록 형성된다.
다음으로, 필드 산화막(18)으로 둘러싸인 애노드의 형성영역에 IGBT에서의 p형 확산층(22)의 형성공정과 동일한 공정으로 p형 확산층(22)을 형성한다. 더욱이, p형 확산층(22)의 상층에 IGBT에서의 p+형 확산층(20, 24)의 형성공정과 동일한 공정으로 p+형 확산층(20)을 형성한다.
다음으로, 필드 산화막(18)으로 둘러싸인 캐소드의 형성영역에 IGBT에서의 n+형 확산층(21)의 형성공정과 동일한 공정으로 n+형 확산층(21)을 형성한다.
그 후, 상기 구조상에 IGBT에서의 층간절연막(25)의 형성공정과 동일한 공정으로 층간절연막(25)을 형성한다. 더욱이, p+형 확산층(20)상 및 n+형 확산층(21)상의 층간절연막(25)에 IGBT에서의 콘택트홀의 형성공정과 동일한 공정으로 콘택트홀을 형성한다. 이 콘택트홀에 IGBT에서의 공정과 동일한 공정으로 알루미늄(Al) 등의 금속을 매립한다. 더욱이, IGBT에서의 공정과 동일한 공정(RIE법)으로 불필요한 부분의 Al을 제거하고, 애노드전극(32) 및 캐소드전극(33)을 형성한다. 이상의 공정에 의해 유전체 분리구조를 갖춘 제너다이오드가 완성된다.
이러한 전력IC의 제조방법에서는, 로직부측에서 필요한 p형 확산층(22)의 형성공정을 이용하여 전력출력부에서의 IGBT의 p형 확산층(22)을 형성하는 것이 가능하다. 이 때문에, 공정수가 증가되는 일없이 제조방법상 유리하다.
또, 상술한 각 실시형태는 각각 단독으로 실시할 수 있을 뿐만 아니라, 적당히 조합하여 실시하는 것도 가능하다. 더욱이, 상술한 각 실시형태에는 여러 단계의 발명이 포함되어 있고, 각 실시형태에 있어서 개시한 복수의 구성요건의 적당한 조합에 의해 여러 단계의 발명을 추출하는 것도 가능하다.
이상 설명한 바와 같이 본 발명의 실시형태에 의하면, 래치업에 의한 파괴내량을 향상시킬 수 있음과 더불어, 전류전압특성의 오차를 저감시킬 수 있는 횡형 IGBT를 갖춘 반도체장치 및 그 제조방법을 제공하는 것이 가능하다.
Claims (18)
- 주면을 갖춘 제1도전형의 반도체 기체와;상기 반도체 기체의 상기 주면에 서로 이간하여 형성된 제2도전형의 제1반도체영역 및 제2반도체영역;상기 제1반도체영역에 형성된 제1도전형의 제3반도체영역;상기 반도체 기체의 상기 주면상에 형성되고, 상기 제1반도체영역 및 상기 제3반도체영역에 전기적으로 접속되어 있는 제1주전극;상기 반도체 기체의 상기 주면상에 형성되고, 상기 제2반도체영역에 전기적으로 접속되어 있는 제2주전극;상기 반도체 기체의 상기 주면상에 형성된 게이트 절연막;적어도 상기 반도체 기체상 및 상기 반도체 기체와 상기 제3반도체영역 사이의 상기 제1반도체영역상에 상기 게이트 절연막을 개재하여 형성된 게이트전극 및;상기 제1반도체영역과 상기 제3반도체영역 사이에 형성되고, 상기 제1반도체영역의 불순물 농도보다 고농도인 불순물 농도를 갖는 제4반도체영역을 구비한 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제4반도체영역은 상기 게이트전극을 마스크재로 하는 자기정합을 이용한 이온주입법에 의해 형성되고, 상기 게이트전극 아래의 채널영역에는 상기 제4반도체영역이 형성되어 있지 않은 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 게이트전극과 상기 제2반도체영역 사이의 상기 반도체 기체상에 형성되고, 상기 게이트 절연막보다 막두께가 두꺼운 필드 절연막을 더 구비하고 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 반도체 기체는 유전체 분리층상에 형성된 섬모양영역인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 게이트전극은 막두께가 5000Å 이상의 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 반도체장치는 상기 제1반도체영역을 베이스, 상기 제3반도체영역을 에미터, 상기 제2반도체영역을 콜렉터로 한 절연게이트형 바이폴러 트랜지스터인 것을 특징으로 하는 반도체장치.
- 제1도전형의 반도체 기체의 표면에 제2도전형의 제1반도체영역을 형성하는 단계와;상기 제1반도체영역상 및 상기 반도체 기체상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 게이트전극을 형성하는 단계;상기 제1반도체영역에 상기 게이트전극을 마스크재로 하는 자기정합을 이용한 이온주입법에 의해 상기 제1반도체영역의 불순물 농도보다 고농도인 불순물 농도를 갖는 제2반도체영역을 형성하는 단계;상기 제2반도체영역상의 상기 제1반도체영역에 상기 게이트전극을 마스크재로 하는 자기정합을 이용한 이온주입법에 의해 제1도전형의 제3반도체영역을 형성하는 단계 및;상기 반도체 기체의 표면에 상기 제1반도체영역과 이간한 제2도전형의 제4반도체영역을 형성하는 단계를 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 게이트전극과 상기 제4반도체영역 사이의 상기 반도체 기체상에 상기 게이트 절연막보다 막두께가 두꺼운 필드 절연막을 형성하는 단계를 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 반도체 기체는 유전체 분리층상에 형성된 섬모양영역인 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 제2반도체영역을 형성하는 단계에서는, p형 불순물이 가속전압 100keV 이상, 도즈량 1.0 ×1013∼1.0 ×1015㎝-2로 도입되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제10항에 있어서, 상기 게이트전극은 막두께가 5000Å 이상의 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 반도체장치는 상기 제1반도체영역을 베이스, 상기 제3반도체영역을 에미터, 상기 제4반도체영역을 콜렉터로 한 절연게이트형 바이폴러 트랜지스터인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1도전형의 반도체 기체에 제2도전형의 불순물을 이온주입하고, 상기 반도체 기체를 열처리하여 상기 불순물을 확산시켜 제1반도체영역을 형성하는 단계와;상기 제1반도체영역상 및 상기 반도체 기체상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 게이트전극을 형성하는 단계;상기 제1반도체영역에 상기 게이트전극을 마스크재로 하는 자기정합을 이용하여 제2도전형의 불순물을 이온주입하는 제1이온주입 단계;상기 제1반도체영역에 상기 게이트전극을 마스크재로 하는 자기정합을 이용하여 제1도전형의 불순물을 상기 제1이온주입보다 얕은 위치까지 이온주입하는 제2이온주입 단계;상기 반도체 기체의 상기 제1반도체영역과 이간한 영역에 제2도전형의 불순물을 이온주입하는 제3이온주입 단계 및;상기 제1, 제2, 제3이온주입이 모두 종료한 후, 상기 반도체 기체를 열처리하여 상기 제1, 제2, 제3이온주입에서 주입한 불순물을 확산시켜 제2반도체영역, 제3반도체영역, 제4반도체영역을 형성하는 단계를 구비하고,상기 제2반도체영역의 불순물 농도는 상기 제1반도체영역의 불순물 농도보다 높으며, 상기 제3반도체영역은 상기 제2반도체영역상에 위치하고, 상기 제4반도체영역은 상기 제1반도체영역과 이간하여 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 게이트전극과 상기 제4반도체영역 사이의 상기 반도체 기체상에 상기 게이트 절연막보다 막두께가 두꺼운 필드 절연막을 형성하는 단계를 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 반도체 기체는 유전체 분리층상에 형성된 섬모양영역인 것을 특징으로 하는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 제2반도체영역을 형성하는 단계에서는, p형 불순물이 가속전압 100keV 이상, 도즈량 1.0 ×1013∼1.0 ×1015㎝-2로 도입되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제16항에 있어서, 상기 게이트전극은 막두께가 5000Å 이상의 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 반도체장치는 상기 제1반도체영역을 베이스, 상기 제3반도체영역을 에미터, 상기 제4반도체영역을 콜렉터로 한 절연게이트형 바이폴러 트랜지스터인 것을 특징으로 하는 반도체장치의 제조방법.
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