CN1228857C - 具有绝缘栅型双极晶体管的半导体器件及其制造方法 - Google Patents
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Abstract
半导体器件具备第1导电类型的衬底、第2导电类型的第1和第2半导体区域互相分开形成于衬底主表面上、第1导电类型的第3半导体区域在上述第1半导体区域上形成、和形成于第1与第3半导体区域之间且杂质浓度高于第1半导体区域的第4半导体区域、形成于衬底主表面上的第1、第2主电极和栅绝缘膜、以及至少在衬底上和衬底与第3半导体区域之间的第1半导体区域上形成的栅电极。第1主电极与第1和第3半导体区域连接。第2主电极与第2半导体区域电连接。
Description
技术领域
本发明涉及一种具有带介质隔离构造的绝缘栅型双极晶体管的半导体器件及其制造方法，特别是使用于功率IC，例如IPD(IntelligentPower Device：智能功率器件)产品的半导体器件及其制造方法。
背景技术
近年来，绝缘栅型双极晶体管(Insulated Gate Bipolar Transistor，以下简称为IGBT)等的电力用半导体器件，多半使用于倒相器、变换器等电力变换或电力控制等的用途上，已成为电力领域必不可缺少的装置。
以下，利用图1和图2，说明有关现有的横向型IGBT。
图1是表示具有现有介质隔离构造的横向型IGBT构造剖面图。
如图所示，n-型硅层101上边形成了氧化硅膜102。该氧化硅膜102上边形成了n-型硅层103。由这些n-型硅层101、氧化硅膜102和n-型硅层103形成SOI衬底。
上述n-型硅层103上边，介以栅绝缘膜104形成栅电极105。进而，在n-型硅层103上边，跟栅电极105分开形成发射极电极106和集电极电极107。在栅电极105与集电极电极107之间的n-型硅层103上边，形成场氧化膜108。栅电极105由膜厚大约4000埃的多晶硅膜构成。
在从上述栅电极105下直到发射极电极106下边的n-型硅层103上形成p型基极扩散层109。该p型基极扩散层109与发射极电极106之间，形成p+型扩散层110。进而，在p型基极扩散层109上边，形成n+型扩散层111。
在上述集电极电极107下的n-型硅层103上，形成n型缓冲扩散层112。该n型缓冲扩散层112与集电极电极107之间，形成p+型扩散层113。现有介质隔离构造的横向型IGBT就具有以上这样的构造。
然而，具有图1所示构造的IGBT中，由n+型扩散层111、p型基极扩散层109、n-型硅层103构成的寄生npn晶体管有时容易动作，以致由闭锁现象引起IGBT的破坏。就是，寄生npn晶体管一旦动作，随着由p+型扩散层113、n-型硅层103、p型基极扩散层109构成寄生pnp晶体管的基极电流增加，对寄生pnp晶体管集电极-发射极间的电流起放大作用，其结果，上述集电极-发射极间的电流变成大电流，从而破坏IGBT。尤其是，如果P型基极扩散层109的杂质浓度很低，由闭锁现象引起破坏的耐受量就会降低。作为其对策，虽然有增大p型基极扩散层109杂质浓度的办法，但是这时，栅电极105下边的沟道区将变得难以形成反型层。
因而，为了提高由闭锁现象引起破坏的耐受量，在如图2所示的IGBT中，发射极电极106一侧的P型基极扩散层109下边设置p型扩散层114。该P型扩散层114要在形成栅电极105前，用离子注入法形成。
但是，在图2所示的IGBT中，如果P型扩散层114也扩散到形成栅电极105下的沟道区域，就会对集电极-发射极电压Vce的饱和电压、阈值电压Vth等电流电压特性造成影响，并存在电流电压特性的离散将增大的这种问题。
发明内容
因此，本发明就是鉴于上述问题而作出发明，其目的在于提供一种能够提高由闭锁现象引起破坏的耐受量，同时可以降低电流电压特性离散的具有横向型IGBT的半导体器件及其制造方法。
本发明的半导体器件具备：具有主表面的第1导电类型半导体衬底；上述半导体衬底的上述主表面上，互相分开形成的第2导电类型的第1半导体区域和第2半导体区域；形成于上述第1半导体区域的第1导电类型的第3半导体区域；上述半导体衬底的上述主表面上边形成的第1主电极，上述第1主电极电连接到第1半导体区域和第3半导体区域；上述半导体衬底的上述主表面上边形成的第2主电极，上述第2主电极电连接到上述第2半导体区域；上述半导体衬底的上述主表面上边形成的栅绝缘膜；至少在上述半导体衬底上边及上述半导体衬底与上述第3半导体区域之间的上述第1半导体区域上边，介以上述栅绝缘膜形成的栅电极；以及在上述第1半导体区域与上述第3半导体区域之间形成，并具有杂质浓度比上述第1半导体区域杂质浓度还高浓度的第4半导体区域。
本发明另一方面的半导体器件的制造方法具备：第1导电类型的半导体衬底表面上，形成第2导电类型的第1半导体区域；上述第1半导体区域上和上述半导体衬底上边，形成栅绝缘膜；上述栅绝缘膜上边形成栅电极；通过采用以上述栅电极作为掩模材料的自对准离子注入法，在上述第1半导体区域上，形成具有杂质浓度比上述第1半导体区域杂质浓度还要高浓度的第2半导体区域；通过采用以上述栅电极作为掩模材料的自对准离子注入法，在上述第2半导体区域上的上述第1半导体区域上，形成第1导电类型的第3半导体区域；以及在上述半导体衬底上，形成跟上述第1半导体区域分开的第2导电类型的第4半导体区域。
附图说明
图1是表示具有现有的介质隔离构造的横向型IGBT构造剖面图。
图2是表示具有现有的介质隔离构造的另一横向型IGBT构造剖面图。
图3是表示本发明第1实施例的具有介质隔离构造的横向型IGBT构造剖面图。
图4是表示上述第1实施例IGBT和现有IGBT的断开耐受量图。
图5是表示上述第1实施例的IGBT制造方法的第1工序剖面图。
图6是表示上述第1实施例的IGBT制造方法的第2工序剖面图。
图7是表示上述第1实施例的IGBT制造方法的第3工序剖面图。
图8是表示上述第1实施例的IGBT制造方法的第4工序剖面图。
图9是表示上述第1实施例的IGBT制造方法的第5工序剖面图。
图10是表示上述第1实施例的IGBT制造方法的第6工序剖面图。
图11A是表示栅电极的膜厚为5000埃以上时的杂质扩散分布图。
图11B是表示栅电极的膜厚薄于5000埃时的杂质扩散分布图。
图12是表示上述第1实施例的IGBT和现有的IGBT的电流电压特性图。
图13是表示具有作为本发明第2实施例IGBT的功率IC构造剖面图。
具体实施方式
以下，参照附图，说明有关本发明的实施例。
第1实施例
图3是表示本发明第1实施例的具有介质隔离构造的横向型IGBT构造剖面图。
如图所示，在n-型硅半导体层11上边，形成作为介质隔离构造的氧化硅膜(SiO2)12。该氧化硅膜12上边，形成n-型硅半导体层13。由这些n-型硅半导体层11、氧化硅膜12和n-型硅层13，构成SOI(Silicon on Insulator：绝缘体基硅)衬底。
上述n-型硅层13上边，介以栅绝缘膜14形成栅电极15。栅绝缘膜14由氧化硅构成。栅电极15由多晶硅膜构成，膜厚大约为5000埃。进而，在n-型硅层13上边，跟栅电极15分开形成发射极电极16和集电极电极17。在栅电极15与集电极电极17之间的n-型硅层13上边，形成场氧化膜(SiO2)18。
在从栅电极15下直到发射极电极16下的n-型硅层13上，如图3所示，形成p型基极扩散层19。在p型基极扩散层19与发射极电极16之间形成p+型扩散层20。而且，p型基极扩散层19上边形成n+型扩散层21。连接p+型扩散层20并从发射极电极16下直到栅电极15下边，形成该n+型扩散层21。
在该p型基极扩散层19和p+型扩散层20与n+型扩散层21之间，形成p型扩散层22。该p型扩散层22用以栅电极15作为掩模的自对准离子注入法来形成。该离子注入，例如就用加速电压100keV以上，剂量约为1.0×1013～1.0×1015cm-2导入硼(B)。另外，p型基极扩散层19的离子注入，例如就用加速电压40～50keV以上，剂量约为1.0×1013～1.0×1015cm-2导入硼(B)。p型基极扩散层19是在杂质离子注入后，进行多次热扩散处理而形成的。p型扩散层22则在杂质离子注入后，进行比p型基极扩散层19次数少的热扩散处理而形成的。
上述集电极电极17下的n-型硅层13上形成了n型缓冲扩散层23。该n型缓冲扩散层23与集电极电极17之间形成p+型扩散层24。而且，在包括栅电极15和场氧化膜18的n-型硅层13上边，形成了层间绝缘膜25。第1实施例的横向型IGBT就具有以上这种构造。
具有这种构造的横向型IGBT，p型扩散层22不向栅电极15下的沟道区域扩散，而形成P型扩散层22使其包覆在n+型扩散层21下边。因而，可降低n+型扩散层21下区域的电阻率(提高杂质浓度)。由此，可以降低上述寄生npn晶体管和溅射pnp晶体管复合作用方面发生的闭锁影响，并且能够提高IGBT的破坏耐受量。
图4中，示出没有设置p型扩散层22的现有构造IGBT和本实施例IGBT的断开耐受量。断开耐受量是表示IGBT的破坏耐受量的一个指标。由该图可知，本实施例的IGBT与现有的IGBT比较，断开耐受量增大1倍以上。所以，很清楚本实施例的IGBT比现有的IGBT电流输出能力提高到2倍以上。
其次，说明有关上述第1实施例的横向型IGBT的制造方法。
图5～图10是表示上述第1实施例的IGBT制造方法的各工序剖面图。
如图5所示，并在n-型硅半导体层11上边形成氧化硅膜12。并且n-型硅半导体层13上边也形成氧化硅膜12。接着，用键合法，使2个的硅半导体层11、13的氧化硅膜12表面相互粘合，形成如图6所示那样的SOI衬底。
而且，如图6所示，在n-型硅层13的上层，用离子注入法，浮夸形成p型基极扩散层19和n型缓冲扩散层23。p型基极扩散层19的离子注入中，例如用加速电压为40～50keV以上，剂量大约1.0×1013～1.0×1015cm-2导入硼(B)。p型基极扩散层19和n型缓冲扩散层23都导入杂质离子后，进行热扩散处理形成规定大小的区域。p型基极扩散层19距n-型硅层13表面的深度为1.5～2.0μm。
而后，如图7所示，在p型基极扩散层19与n型缓冲扩散层23之间的n-型硅层13上边，用LOCOS法形成场氧化膜(SiO2)18。这时，将场氧化膜18配置成，使其与p型基极扩散层19仅仅离开规定距离，并与n型缓冲扩散层23重叠其一部分。
其次，如图8所示，在P型基极扩散层19和n-型硅层13上边，用热氧化法形成栅绝缘膜(栅绝缘膜)14。进而，栅绝缘膜14上边淀积导电性多晶硅，形成导电性多晶硅膜。接着，把导电性多晶硅膜制成图案，形成栅电极15。栅电极15的膜厚为5000埃以上。
其次，如图9所示，在p型基极扩散层19的上层上，通过用栅电极15作为掩模材料的自对准法进行离子注入，形成p型扩散层22。该离子注入中，例如用加速电压为100keV以上，剂量大约1.0×1013～1.0×1015cm-2，导入硼(B)。p型扩散层22的杂质浓度变成比p型基极扩散层1 9的杂质浓度还高的高浓度。
而后，如图10所示，在p型扩散层22的上层上，用离子注入法形成P+型扩散层20。进而，p型扩散层22的上层上，与以掩模材料覆盖p+型扩散层20上的同时，通过用栅电极15作为掩模材料的自对准法进行离子注入，形成n+型扩散层21。
并且，n型缓冲扩散层23的上层上，用与上述p+型扩散层20形成工序同一工序形成p+型扩散层24。
上述p型扩散层22、p+型扩散层20、24和n+型扩散层21，都导入杂质离子后，进行热扩散处理，形成规定大小的区域。p型扩散层22距n-型硅层13表面的深度为大约1.0～1.2μm。p+型扩散层20距n-型硅层13表面的深度为0.4μm。
其次，4在图10中所示的构造上边，用CVD法形成层间绝缘膜25。接着，在p+型扩散层20和n+型扩散层21上、还在P+型扩散层24上的层间绝缘膜25上边，用RIE法形成接触孔。向该接触孔中，用溅射法埋入铝(Al)等金属。用RIE法除去不需要的部分Al，如图3所示，形成发射极电极16和集电极电极17。通过以上的工序，完成具有第1实施例介质隔离构造的横向型IGBT。
上述的制造方法中，为了防止p型扩散层22扩散到栅电极15下边形成沟道的区域，采用在形成了栅电极15以后，利用以栅电极15为掩模材料的自对准导入p型杂质的办法，形成p型扩散层22。即，离子注入p型杂质时，上述栅电极15起隔断p型杂质注入的膜作用，防止将p型杂质注入沟道区。另外，用于形成p型扩散层22的导入杂质，在形成栅电极15以后，即规定在P型基极扩散层19和n型缓冲扩散层23的热扩散处理之后进行，因此就N+型扩散层21下形成p型扩散层22而言，需要使用100keV以上高的加速电压进行离子注入。
通过这样的制造方法，不会向栅电极15下的沟道区扩散p型扩散层22，可用P型扩散层22包覆n+型扩散层21下。因此，能够降低(提高杂质浓度)n+型扩散层21下边区域的电阻率。其结果，可以降低上述寄生npn晶体管和寄生pnp晶体管复合作用产生的闭锁现象影响，并能提高IGBT的破坏耐受量。
而且，如上述的一样，为形成p型扩散层22，采用了以栅电极15为掩模材料的自对准方法。因此，可能去掉p型扩散层22对栅电极15的位置偏差，因而对IGBT能够获得离散少的电流电压特性。
并且，设定构成栅电极15的多晶硅膜厚为5000埃以上。因此，在形成p型扩散层22用的离子注入时，不怕杂质离子穿透栅电极15到达p型基极扩散层19。
图11A是表示栅电极15膜厚为5000埃以上时的杂质扩散分布图，图11B是表示栅电极15膜厚薄于5000埃时的杂质扩散分布图。从这些图可以知道，栅电极15的膜厚薄于5000埃时，p型杂质离子穿透栅电极15正抵达栅电极15下的沟道区(p型扩散层22)。
并且，图12是表示第1实施例的IGBT电流电压特性图。该图中，也示出了现有的IGBT电流电压特性图。
从图可以知道，栅电极15膜厚为5000埃以上的情况下，集电极-发射极间电压Vce和阈值电压Vth几乎跟现有IGBT一样不变。然而，栅电极15膜厚薄于5000埃的情况下，很清楚集电极-发射极间电压Vce和阈值电压Vth要比现有IGBT的提高。根据以上的说明可以认为，当栅电极15的膜厚在5000埃以上时，p型杂质注入不会穿透栅电极15，另一方面，当栅电极15的膜厚薄于5000埃时，p型杂质注入穿透栅电极15并到达了栅电极15下的沟道区。
(第2实施例)
接着，作为第2实施例，说明把上述第1实施例的IGBT应用于IC的例子。
图13是表示本发明第2实施例具有IGBT的功率IC构造剖面图。
如图所示，在用作为槽隔离膜的多晶硅膜31隔离的区域(功率输出部分)，形成上述第1实施例的IGBT。图中的点划线内相当于上述第1实施例中说过的IGBT单元。
并且，在用作为槽隔离膜的多晶硅膜31隔离的另外区域(逻辑部分)，形成齐纳二极管。
以下，说明有关上述齐纳二极管的制造方法。
n-型硅层衬底13上边，用跟IGBT中的场氧化膜18形成工序同样的工序，形成场氧化膜18。这个时候，场氧化膜18要形成使其开口形成齐纳二极管的阳极和阴极的区域。
其次，在由场氧化膜18包围的阳极形成区域，用跟IGBT中的p型扩散层22形成工序同样的工序，形成p型扩散层22。进而，用跟IGBT中的p+型扩散层20、24的形成工序同样的工序，形成p+型扩散层20。
其次，在由场氧化膜18包围的阴极区域，用跟IGBT中的N+型扩散层21的形成工序同样的工序，形成n+型扩散层21。而后，在上述构造上，用跟IGBT中的层间绝缘膜25的形成工序同样的工序，形成层间绝缘膜25。进而，在p+型扩散层20上和n+型扩散层21上的层间绝缘膜25上边，用跟IGBT中的接触孔形成工序同样的工序，形成接触孔。用跟IGBT中的工序同样的工序，向该接触孔中埋入铝(Al)等的金属。进而，用跟IGBT中的工序同样的工序(RIE法)，除去不需要的部分，形成阳电极32和阴电极33。通过以上的工序，就完成具有介质隔离构造的齐纳二极管。
这种功率IC的制造方法中，也可以在逻辑部分一侧，采用必要的p型扩散层22形成工序，形成在功率输出部分IGBT的p型扩散层22。因此，不会增加工序数，而对制造方法上有利。
并且，上述各实施例不仅可以分别独立实施，而且也可以适当组合实施。而且，上述的各实施例中，包含各个阶段性的发明，通过对各实施例公开的多个构成要件适当组合，也能够提取各个阶段的发明。
正如以上叙述的那样，按照本发明的实施例，就可以提供一种能提高闭锁现象引起的破坏耐受量，同时能降低电流电压特性离散度的具有横向型IGBT的半导体器件和及其制造方法。
另外的优点和改进，对本领域普通技术人员将是显而易见。因此，本发明概括起来说并不限于这里表示和描述的具体细节和表现的各实施例。所以，应该能够作各种各样的修改而不脱离由附属权利要求书及其等同物所限定的本发明总构思的精神或范围内。
Claims (18)
1、一种半导体器件具备：
具有主表面的第1导电类型的半导体衬底；
上述半导体衬底的上述主表面上，互相分开形成的第2导电类型的第1半导体区域和第2半导体区域；
形成于上述第1半导体区域中的第1导电类型的第3半导体区域；
上述半导体衬底的上述主表面上边形成的第1主电极，上述第1主电极电连接到第1半导体区域和第3半导体区域；
上述半导体衬底的上述主表面上边形成的第2主电极，上述第2主电极电连接到上述第2半导体区域；
上述半导体衬底的上述主表面上边形成的栅绝缘膜；
至少在上述半导体衬底上边及上述半导体衬底与上述第3半导体区域之间的上述第1半导体区域上边，隔着上述栅绝缘膜形成的栅电极；以及
在上述第1半导体区域与上述第3半导体区域之间形成，具有杂质浓度比上述第1半导体区域杂质浓度还高，且与上述栅电极自对准的第4半导体区域。
2、根据权利要求1所述的半导体器件，其特征是上述第4半导体区域通过以上述栅电极作为掩模材料的自对准离子注入法形成，而且在上述栅电极下的沟道区域不形成上述第4半导体区域。
3、根据权利要求1所述的半导体器件，其特征是还具备在上述栅电极与上述第2半导体区域之间的上述半导体衬底上边形成的膜厚比上述栅绝缘膜还厚的场绝缘膜。
4、根据权利要求1所述的半导体器件，其特征是上述半导体衬底是介质隔离层上形成的岛区。
5、根据权利要求1所述的半导体器件，其特征是上述栅电极是由膜厚5000埃以上的多晶硅膜构成。
6、根据权利要求1所述的半导体器件，其特征是上述半导体器件是将上述第1半导体区域制成基极、上述第3半导体区域制成发射极、上述第2半导体区域制成集电极的绝缘栅型双极晶体管。
7、一种半导体器件的制造方法具备：
第1导电类型的半导体衬底表面上，形成第2导电类型的第1半导体区域；
上述第1半导体区域上边和上述半导体衬底上边，形成栅绝缘膜；
上述栅绝缘膜上边形成栅电极；
通过以上述栅电极作为掩模材料的自对准离子注入法，在上述第1半导体区域中，形成具有杂质浓度比上述第1半导体区域的杂质浓度还高的第2半导体区域；
通过以上述栅电极作为掩模材料的自对准离子注入法，在上述第2半导体区域上的上述第1半导体区域中，形成第1导电类型的第3半导体区域；以及
在上述半导体衬底的表面上，形成跟上述第1半导体区域分开的第2导电类型的第4半导体区域。
8、根据权利要求7所述半导体器件的制造方法，其特征是还具备在上述栅电极与上述第4半导体区域之间的上述半导体衬底上边，形成膜厚比上述栅绝缘膜还厚的场绝缘膜。
9、根据权利要求7所述半导体器件的制造方法，其特征是上述半导体衬底是介质隔离层上形成的岛区。
10、根据权利要求7所述半导体器件的制造方法，其特征是在形成上述第2半导体区域中，用加速电压100keV以上，剂量为1.0×1013～1.0×1015cm-2，导入p型杂质。
11、根据权利要求10所述半导体器件的制造方法，其特征是上述栅电极由膜厚为5000埃以上的多晶硅膜构成。
12、根据权利要求7所述半导体器件的制造方法，其特征是上述半导体器件是将上述第1半导体区域制成基极、上述第3半导体区域制成发射极、上述第4半导体区域制成集电极的绝缘栅型双极晶体管。
13、一种半导体器件的制造方法具备：
在第1导电类型的半导体衬底上，离子注入第2导电类型的杂质，热处理上述半导体衬底使上述杂质扩散形成第1半导体区域；
在上述第1半导体区域上边和上述半导体衬底上边，形成栅绝缘膜；
上述栅绝缘膜上边形成栅电极；
利用以上述栅电极作为掩模材料的自对准，向上述第1半导体区域，离子注入第2导电类型杂质的第1离子注入；
利用以上述栅电极作为掩模材料的自对准，向上述第1半导体区域，将第1导电类型的杂质离子注入直到比第1离子注入浅的位置的第2离子注入；
在跟上述半导体衬底的上述第1半导体区域分开的区域上，离子注入第2导电类型杂质的第3离子注入；以及
上述第1、第2、第3离子注入全部结束以后，热处理上述半导体衬底使上述第1、第2、第3离子注入中所注入的杂质扩散，形成第2半导体区域、第3半导体区域和第4半导体区域，上述第2半导体区域的杂质浓度比上述第1半导体区域的杂质浓度要高，上述第3半导体区域位于上述第2半导体区域中，上述第4半导体区域跟上述第1半导体区域分开。
14、根据权利要求13所述半导体器件的制造方法，其特征是还具备在上述栅电极与上述第4半导体区域之间的上述半导体衬底上边，形成膜厚比上述栅绝缘膜还厚的场绝缘膜。
15、根据权利要求13所述半导体器件的制造方法，其特征是上述半导体衬底是介质隔离层上形成的岛区。
16、根据权利要求13所述半导体器件的制造方法，其特征是在形成上述第2半导体区域中，用加速电压100keV以上，剂量为1.0×1013～1.0×1016cm-2，导入p型杂质。
17、根据权利要求16所述半导体器件的制造方法，其特征是上述栅电极由膜厚5000埃以上的多晶硅膜构成。
18、根据权利要求13所述半导体器件的制造方法，其特征是上述半导体器件是将上述第1半导体区域制成基极、上述第3半导体区域制成发射极、上述第4半导体区域制成集电极的绝缘栅型双极晶体管。
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