JP2006148619A - パワーオンリセット回路 - Google Patents
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Abstract
【課題】大きなチャネルの縦横比を必要とせず、小型のキャパシタと小型のトランジスタ面積を使用するパワーオンリセット回路を提供する。
【解決手段】第1のスイッチ素子(1)の一方の主端子(11)を直流電源(5)に接続すると共に、第1のスイッチ素子(1)の他方の主端子(12)及び制御端子(13)を何れも第1の接続点(A)に接続し、第2のスイッチ素子(2)の一方の主端子(21)を第1の接続点(A)に接続すると共に、第2のスイッチ素子(2)の他方の主端子(22)及び制御端子(23)を何れも第2の接続点(B)に接続する。第3のスイッチ素子(3)の一方の主端子(31)、他方の主端子(32)及び制御端子(33)をそれぞれ第1の接続点(A)、グランド及び第2の接続点(B)に接続し、第2のスイッチ素子(2)とコンデンサ(4)との第2の接続点(B)から波形整形回路(43)を介してリセット信号を取り出す。
【選択図】図1
【解決手段】第1のスイッチ素子(1)の一方の主端子(11)を直流電源(5)に接続すると共に、第1のスイッチ素子(1)の他方の主端子(12)及び制御端子(13)を何れも第1の接続点(A)に接続し、第2のスイッチ素子(2)の一方の主端子(21)を第1の接続点(A)に接続すると共に、第2のスイッチ素子(2)の他方の主端子(22)及び制御端子(23)を何れも第2の接続点(B)に接続する。第3のスイッチ素子(3)の一方の主端子(31)、他方の主端子(32)及び制御端子(33)をそれぞれ第1の接続点(A)、グランド及び第2の接続点(B)に接続し、第2のスイッチ素子(2)とコンデンサ(4)との第2の接続点(B)から波形整形回路(43)を介してリセット信号を取り出す。
【選択図】図1
Description
本発明は、リセット回路、特に電源の立ち上げ時に電子機器内の所定の回路をリセットする信号を生成するパワーオンリセット回路に関するものである。
電子機器、電子回路及び内蔵する半導体装置に含まれる例えば半導体メモリ、フリップフロップ等の内部回路は、電源の投入時に初期状態に復帰させるリセット信号を必要とする。リセット信号を発生するパワーオンリセット回路には異なる複数の電気的構成が提案されているが、従来のパワーオンリセット回路は、例えば、図8に示すように、直流電源(5)とグランドとの間に抵抗(51)とコンデンサ(52)との直列回路(50)を接続し、抵抗(51)とコンデンサ(52)との接続点からインバータ(53)を介して出力端子(54)からリセット信号を取り出す回路を備えている。電源の立ち上がり後に、出力端子(54)から起動すべき電子機器にリセット信号を発生させて、電子機器の内部回路をリセットし、その後、パワーオンリセット回路は、非動作状態に切り換えられる。図8に示すパワーオンリセット回路では、直流電源(5)の電源電圧を抵抗(51)に印加してキャパシタ(52)を充電する速度が速過ぎると、図10の下側に示すように十分な時間幅を有するリセット信号が出力されない危険がある。この場合に、正常なリセット信号の欠如により、電子回路の動作信頼性が損なわれる。逆に、電源電圧の立ち上がりが遅い場合は、キャパシタ(52)と抵抗(51)よる時定数を十分大きくしないと、リセット信号は正常に出力されない。直流電源(5)の電源電圧が正常な電圧レベルに立ち上がるまでに要する時間より抵抗(51)とコンデンサ(52)から成るCR時定数を大きくしなければならない。従って、抵抗(51)とコンデンサ(52)とが大型化して、半導体集積回路(LSI)上にパワーオンリセット回路を形成できず、パワーオンリセット回路の小型化及び集積回路化が困難であり、実用上実施できない欠点がある。前記の問題を改善するために、特許文献1は、小さなキャパシタ及び半導体を利用して安定なリセット信号を発生するパワーオンリセット回路を示す。
図9は、大きな面積とならずに半導体集積回路に形成できる特許文献1に示される従来のパワーオンリセット回路を示す。このパワーオンリセット回路は、直流電源(VDD)とグランドとの間に直列に接続された第1のMOSFET(1)及び第2のMOSFET(2)並びにキャパシタ(4)と、第1のMOSFET(1)及び第2のMOSFET(2)との第1の接続点(A)とグランドとの間に接続された第3のMOSFET(3)とを備えている。第1のMOSFET(1)のソース端子、ドレイン端子及びゲート端子は、それぞれ直流電源(VDD)、第1の接続点(A)及びグランドに接続され、第2のMOSFET(2)のソース端子、ドレイン端子及びゲート端子は、それぞれ第1の接続点(A)、第2の接続点(B)及びグランドに接続される。キャパシタ(4)は、第2の接続点(B)とグランドとの間に接続される。第3のMOSFET(3)のソース端子、ドレイン端子及びゲート端子は、それぞれ第1の接続点(A)、グランド及び第2の接続点(B)に接続され、第2の接続点(B)に接続されたインバータ(43)よりリセット信号を取り出す。第1のMOSFET(1)、第2のMOSFET(2)及び第3のMOSFET(3)の閾値電圧をVthpとし、またトランジスタサイズ(チャネル幅W/チャネル長L)を(1)<<(3)、(2)<<(3)とする。
電源電圧(VDD)の立ち上がり時に、VDD<|Vthp|の範囲内では、第1のMOSFET(1)はオフであり、従って、第2のMOSFET(2)もオフである。第2のMOSFET(2)がオフであるから、キャパシタ(4)の電位も接地電位に等しく、第1のMOSFET(1)がオフのため、第3のMOSFET(3)もオフである。次に、電源電圧(VDD)がVDD=|Vthp|になると、第1のMOSFET(1)はオンとなり、これと同時に第3のMOSFET(3)がオンする。このとき、トランジスタサイズは、(1)<<(3)であるから、第1の接続点(A)の電位は|Vthp|以下に留まる。また、第1のMOSFET(1)がオンして、第3のMOSFET(3)がオンすると同時に、第2のMOSFET(2)もオンする。このとき、トランジスタサイズは、(2)<<(3)であるから、第2のMOSFET(2)には極めて小さな電流しか流れず、キャパシタ(4)の電位はほとんど変化しない。
電源電圧(VDD)が更に上昇すると、第1のMOSFET(1)のゲート端子とソース端子との間の電圧Vgsは増加し、第1のMOSFET(1)の電流駆動能力が増加するが、第1のMOSFET(1)の電流駆動能力が第1の接続点(A)の電位での第3のMOSFET(3)の電流駆動能力より小さい限り、第1の接続点(A)の電位はほとんど変化せず、|Vthp|以下に留まる。その後、更に、電源電圧(VDD)が立ち上がり、第1のMOSFET(1)のゲート端子とソース端子との間の電圧Vgsが更に増加し、第1のMOSFET(1)の電流駆動能力が第1の接続点(A)の電位での第3のMOSFET(3)の電流駆動能力を上回ると、第1の接続点(A)の電位が増加し、この電位が|Vthp|を越えると、第1の接続点(A)を通り、第2のMOSFET(2)に流れる電流が急激に増加し始めて、第2のMOSFET(2)は導通状態となる。即ち、高電位電源の電位が、接地電源の電位と高電位電源の正常な電位との間の所定の電位以上のときに、第3のMOSFET(3)により第2のMOSFET(2)が導通状態に設定される。この電流は、キャパシタ(4)に流れ込み、キャパシタ(4)の電位を上昇させるため、第2の接続点(B)の電圧Voutが急激に上昇し、最終的に電圧Voutにより、第3のMOSFET(3)はオフになる。
即ち、電源電圧(VDD)が|Vthp|以上であり、第1のMOSFET(1)の電流駆動能力が第1の接続点(A)の電位での第3のMOSFET(3)の電流駆動能力より小さい範囲では、電源電圧(VDD)から供給される電流は、第1のMOSFET(1)を流れ、更に第3のMOSFET(3)を流れて放電される。一方、第1のMOSFET(1)の電流駆動能力が第1の接続点(A)の電位での第3のMOSFET(3)の電流駆動能力を上回るような電圧まで電源電圧(VDD)が立ち上がると、電源電圧(VDD)から供給される電流は、第1のMOSFET(1)及び第2のMOSFET(2)を流れて、キャパシタ(4)の電位を上昇させる。このように、第1のMOSFET(1)及び第3のMOSFET(3)は、電源電圧(VDD)が所定の電位に達するまで第2のMOSFET(2)に電流を供給せず、電源電圧(VDD)が所定の電位に達したときに、第2のMOSFET(2)に電流を供給する電流制御機能を有する。
この後の動作は、図9に示す第1のMOSFET(1)及び第2のMOSFET(2)のオン抵抗が図8に示すパワーオンリセット回路の抵抗(51)に置換されたものに等しい。従って、第1のMOSFET(1)及び第2のMOSFET(2)のオン抵抗とキャパシタ(4)の容量による時定数に従って電圧Voutが上昇する。また、電圧Voutの電位が高いほど、第1のMOSFET(1)及び第2のMOSFET(2)のオン抵抗は高くなり、電位上昇は緩やかになる。電圧Voutは、インバータ(43)により変換されて、出力電圧Voutbとなり、パワーオンリセット回路の出力端子から出力される。
図9に示すパワーオンリセット回路では、キャパシタ(4)の容量を減少するため、第1のMOSFET(1)、第2のMOSFET(2)及び第3のMOSFET(3)を用いて充電用抵抗値を実効的に大きく且つ電源電圧VDDの値によって変化させると共に、キャパシタ(4)を用いることにより、半導体集積回路上に抵抗R及び必要な時定数によって要求される大きなキャパシタ(4)を使用する必要がなく、半導体集積回路に、抵抗及びキャパシタを形成する大きな領域は不要となる。
しかしながら、第1のMOSFET(1)と第3のMOSFET(3)は、同一電源電圧、即ち同じゲート端子電圧で第1のMOSFET(1)に流れる電流を第3のMOSFET(3)で分流し、キャパシタ(4)の充電電流を小さくするため、キャパシタ(4)に直列に接続される第1のMOSFET(1)及び第2のMOSFET(2)の抵抗値を大きくし、第3のMOSFET(3)の抵抗値を小さくする必要がある。そのために、第1のMOSFET(1)、第2のMOSFET(2)及び第3のMOSFET(3)の長さLと幅Wとの積である面積Pをそれぞれ(1)、(2)、(3)とすると、長さLと幅Wとが等しいとき、(1)<<(3)、(2)<<(3)の条件を満足するか、(1)、(2)、(3)を同一面積とするとき、第1のMOSFET(1)及び第2のMOSFET(2)のチャネルの縦横比はL対W=20対1とし、最小のトランジスタサイズ(縦横比1対1)の20倍である縦横比をL対W=1対20として第3のMOSFET(3)の抵抗値差を大きくする必要がある。また、図8に比べてキャパシタも小さいが、半導体内に組み込めるほど小型化されず、他の第1のMOSFET(1)、第2のMOSFET(2)及び第3のMOSFET(3)に比べて極めて大きな面積を必要とする。
本発明は、大きなチャネルの縦横比を必要とせず、小型のキャパシタと小型のトランジスタ面積を使用するパワーオンリセット回路を提供することを目的とする。
本発明は、大きなチャネルの縦横比を必要とせず、小型のキャパシタと小型のトランジスタ面積を使用するパワーオンリセット回路を提供することを目的とする。
本発明の第1のパワーオンリセット回路は、直流電源(5)とグランドとの間に直列に接続された第1のスイッチ素子(1)、第2のスイッチ素子(2)及びコンデンサ(4)と、第1のスイッチ素子(1)と第2のスイッチ素子(2)との第1の接続点(A)とグランドとの間に接続された第3のスイッチ素子(3)とを備える。第1のスイッチ素子(1)、第2のスイッチ素子(2)及びコンデンサ(4)は、積分回路(15)を形成し、第2のスイッチ素子(2)及び第3のスイッチ素子(3)は、電流制限回路(16)を構成する。第1のスイッチ素子(1)の一方の主端子(11)を直流電源(5)に接続すると共に、第1のスイッチ素子(1)の他方の主端子(12)及び制御端子(13)を何れも第1の接続点(A)に接続し、第2のスイッチ素子(2)の一方の主端子(21)を第1の接続点(A)に接続すると共に、第2のスイッチ素子(2)の他方の主端子(22)及び制御端子(23)を何れも第2の接続点(B)に接続する。第3のスイッチ素子(3)の一方の主端子(31)、他方の主端子(32)及び制御端子(33)をそれぞれ第1の接続点(A)、グランド及び第2の接続点(B)に接続し、第2のスイッチ素子(2)とコンデンサ(4)との第2の接続点(B)から波形整形回路(43)を介してリセット信号を取り出す。
動作の際に、第1のスイッチ素子(1)及び第2のスイッチ素子(2)のオン抵抗を有する積分回路(15)は、第1のスイッチ素子(1)に印加される電源電圧が、第1のスイッチ素子(1)と第2のスイッチ素子(2)の各閾値の和に対応する電圧を超えないと、動作を開始しない。このため、電源電圧を急峻に立ち上げなくても、確実にリセット信号を出力することができる。また、第1のスイッチ素子(1)がオンになると、第3のスイッチ素子(3)も同時にオンとなり、第3のスイッチ素子(3)の抵抗値が低下する。従って、第2のスイッチ素子(2)に印加される電圧が低下し、第2のスイッチ素子(2)の制御端子(23)と他方の主端子(22)とが同電位に保持されるため、第1のスイッチ素子(1)を通る電流は、第2のスイッチ素子(2)を通りコンデンサ(4)に僅かに流れると同時に、分圧用の第3のスイッチ素子(3)にも分流して流れるので、第2のスイッチ素子(2)の閾値に達するまでの時間を延長することができる。第3のスイッチ素子(3)は、コンデンサ(4)に流入する充電電流を減少させ、制限する作用がある。これにより、コンデンサ(4)の充電速度が低下して、コンデンサ(4)の時定数を増大し、コンデンサ(4)の容量及び面積を小型化できる。
本発明の第2のパワーオンリセット回路は、第2のスイッチ素子(2)の一方の主端子(21)及び制御端子(23)を何れも第1の接続点(A)に接続すると共に、第2のスイッチ素子(2)の他方の主端子(22)を第2の接続点(B)に接続し、第2の接続点(B)と、第1のスイッチ素子(1)の一方の主端子(11)との間にダイオード(17)を接続したものである。
本発明の第3のパワーオンリセット回路は、第1のスイッチ素子(1)の一方の主端子(11)及び制御端子(13)を何れも直流電源(5)に接続し、第2のスイッチ素子(2)の一方の主端子(21)及び制御端子(23)を何れも第1の接続点(A)に接続し、第2の接続点(B)と、第1のスイッチ素子(1)の一方の主端子(11)との間にダイオード(17)を接続したものである。
本発明の実施の形態では、第3のスイッチ素子(3)の制御端子(33)と前記第2の接続点(B)との間は、バッファ又は複数のインバータ(40)を介して接続される。
本発明の第3のパワーオンリセット回路は、第1のスイッチ素子(1)の一方の主端子(11)及び制御端子(13)を何れも直流電源(5)に接続し、第2のスイッチ素子(2)の一方の主端子(21)及び制御端子(23)を何れも第1の接続点(A)に接続し、第2の接続点(B)と、第1のスイッチ素子(1)の一方の主端子(11)との間にダイオード(17)を接続したものである。
本発明の実施の形態では、第3のスイッチ素子(3)の制御端子(33)と前記第2の接続点(B)との間は、バッファ又は複数のインバータ(40)を介して接続される。
本発明のパワーオンリセット回路は、下記の作用効果が得られる。
[1] 電源電圧の立ち上がりが急峻でなくても、確実にリセット信号を発生させることができる。
[2] 半導体集積回路上に形成するときに、小さな面積でよい。
[3] 電源遮断直後に電源再立ち上げを行った場合でも、所定のリセット信号が出力される。
[4] リセット信号発生後は、電力消費を生じない。
[1] 電源電圧の立ち上がりが急峻でなくても、確実にリセット信号を発生させることができる。
[2] 半導体集積回路上に形成するときに、小さな面積でよい。
[3] 電源遮断直後に電源再立ち上げを行った場合でも、所定のリセット信号が出力される。
[4] リセット信号発生後は、電力消費を生じない。
本発明によるパワーオンリセット回路の実施の形態を図1〜図7について以下説明する。これらの図面では、図9に示す箇所と同一の部分には同一の符号を付す。
図1に示す本発明のパワーオンリセット回路は、直流電源(5)とグランドとの間に直列に接続された第1のスイッチ素子としての第1のMOSFET(1)、第1の接続点(A)、第2のスイッチ素子としての第2のMOSFET(2)、第2の接続点(B)及びコンデンサ(4)と、第1のMOSFET(1)と第2のMOSFET(2)との間の第1の接続点(A)とグランドとの間に接続された第3のMOSFET(3)とを備える。第1のMOSFET(1)の一方の主端子であるソース端子(11)は、直流電源(5)に接続され、第1のMOSFET(1)の他方の主端子であるドレイン端子(12)及び制御端子である絶縁ゲート端子(13)は、何れも第1の接続点(A)に接続される。第2のMOSFET(2)の一方の主端子であるソース端子(21)は、第1の接続点(A)に接続され、第2のMOSFET(2)の他方の主端子であるドレイン端子(22)及び制御端子である絶縁ゲート端子(23)は、何れも第2の接続点(B)に接続される。コンデンサ(4)は、第2の接続点(B)とグランドとの間に接続される。第3のMOSFET(3)の一方の主端子であるソース端子(31)、他方の主端子であるドレイン端子(32)及び制御端子である絶縁ゲート端子(33)は、それぞれ第1の接続点(A)、グランド及び第2の接続点(B)に接続される。第1のMOSFET(1)のバックゲート端子(14)は、第1のMOSFET(1)のソース端子(11)及び第3のMOSFET(3)のバックゲート端子(34)に接続され、第2のMOSFET(2)のバックゲート端子(24)は、第1の接続点(A)に接続される。第2の接続点(B)は、波形整形回路(43)を介して出力端子(N2)に接続される。
図1に示す本発明のパワーオンリセット回路は、直流電源(5)とグランドとの間に直列に接続された第1のスイッチ素子としての第1のMOSFET(1)、第1の接続点(A)、第2のスイッチ素子としての第2のMOSFET(2)、第2の接続点(B)及びコンデンサ(4)と、第1のMOSFET(1)と第2のMOSFET(2)との間の第1の接続点(A)とグランドとの間に接続された第3のMOSFET(3)とを備える。第1のMOSFET(1)の一方の主端子であるソース端子(11)は、直流電源(5)に接続され、第1のMOSFET(1)の他方の主端子であるドレイン端子(12)及び制御端子である絶縁ゲート端子(13)は、何れも第1の接続点(A)に接続される。第2のMOSFET(2)の一方の主端子であるソース端子(21)は、第1の接続点(A)に接続され、第2のMOSFET(2)の他方の主端子であるドレイン端子(22)及び制御端子である絶縁ゲート端子(23)は、何れも第2の接続点(B)に接続される。コンデンサ(4)は、第2の接続点(B)とグランドとの間に接続される。第3のMOSFET(3)の一方の主端子であるソース端子(31)、他方の主端子であるドレイン端子(32)及び制御端子である絶縁ゲート端子(33)は、それぞれ第1の接続点(A)、グランド及び第2の接続点(B)に接続される。第1のMOSFET(1)のバックゲート端子(14)は、第1のMOSFET(1)のソース端子(11)及び第3のMOSFET(3)のバックゲート端子(34)に接続され、第2のMOSFET(2)のバックゲート端子(24)は、第1の接続点(A)に接続される。第2の接続点(B)は、波形整形回路(43)を介して出力端子(N2)に接続される。
動作の際に、第1のMOSFET(1)、第2のMOSFET(2)及びコンデンサ(4)は、積分回路(15)を形成し、第2のMOSFET(2)及び第3のMOSFET(3)は、電流制限回路(16)を構成する。直流電源(5)の電源電圧は、第1のMOSFET(1)のソース端子に印加されるが、第1のMOSFET(1)及び第2のMOSFET(2)のオン抵抗を有する積分回路(15)は、第1のMOSFET(1)に印加される電源電圧が、第1のMOSFET(1)と第2のMOSFET(2)の各閾値の和に対応する電圧を超えないと、動作を開始しない。このため、電源電圧を急峻に立ち上げなくても、確実にリセット信号を出力することができる。第1のMOSFET(1)がオンになると、第3のMOSFET(3)も同時にオンとなり、第3のMOSFET(3)の抵抗値が低下する。従って、第2のMOSFET(2)に印加される電圧が低下すると共に、第2のMOSFET(2)の絶縁ゲート端子(23)は、第2の接続点(B)、即ち第2のMOSFET(2)のドレイン端子(22)に接続されるので、絶縁ゲート端子(23)とドレイン端子(22)とは同電位となり、第1のMOSFET(1)を通る電流は、第2のMOSFET(2)を通りコンデンサ(4)に僅かに流れるに過ぎない。同時に、分圧用の第3のMOSFET(3)にも分流して流れるので、第2のMOSFET(2)の閾値に達するまでの時間を延長することができる。第3のMOSFET(3)は、コンデンサ(4)に流入する充電電流を減少させ、制限する作用がある。これにより、コンデンサ(4)の充電速度が低下して、コンデンサ(4)の時定数を増大し、コンデンサ(4)の容量及び面積を小型化できる。コンデンサ(4)に一定量の電荷が蓄積されたとき、波形整形回路(43)から出力されるリセット信号を出力端子(N2)に取り出すことができる。
本発明の前記実施の形態は、種々の変更が可能である。例えば、リセットをかける電圧を高くする場合には、図2に示すように、更に第4のスイッチ素子としての第4のMOSFET(60)を第1のMOSFET(1)及び第2のMOSFET(2)と直列に接続することができる。第4のMOSFET(60)の一方の主端子であるソース端子(61)は、直流電源(5)に接続され、他方の主端子であるドレイン端子(62)及び制御端子である絶縁ゲート端子(63)は、第1のMOSFET(1)のソース端子(11)に接続される。図2では、単一の第4のMOSFET(60)を示すが、複数の第4のMOSFET(60)を直列に接続してもよい。
pチャンネルMOSFETの代わりに、図3及び図4に示すように、第1のMOSFET(1)又は第2のMOSFET(2)のどちらか一方又は第1のMOSFET(1)及び第2のMOSFET(2)をnチャンネルMOSFETにより構成しても、同様の動作を得ることができる。この場合、第2の接続点(B)と直流電源(5)との間にダイオード(17)を追加して、ダイオード(17)を介してコンデンサ(4)の電荷を放電しないと、電源切断直後に電源再立ち上げを行う場合に、所望のリセット信号が出力端子(N2)から出力されない。また、図3のパワーオンリセット回路では、第1のMOSFET(1)の絶縁ゲート端子(13)と第2のMOSFET(2)の絶縁ゲート端子(23)とをいずれも第1の接続点(A)に接続すると共に、第2のMOSFET(2)のバックゲート端子(24)は、第2の接続点(B)に接続される。図4のパワーオンリセット回路では、第1のMOSFET(1)の絶縁ゲート端子(13)がドレイン端子(11)に接続され、第2のMOSFET(2)の絶縁ゲート端子(23)が第1の接続点(A)に接続され、第2のMOSFET(2)のバックゲート端子(24)が第2の接続点(B)に接続される。
図5に示す本発明のパワーオンリセット回路では、第3のMOSFET(3)のソース端子(31)及びドレイン端子(32)は、それぞれ第1の接続点(A)及びグランドに接続され、第3のMOSFET(3)の絶縁ゲート端子(制御端子)(33)と第2の接続点(B)との間をバッファ又は複数のインバータ(40)を介して接続することにより、コンデンサ容量及び面積の小形化が可能であり、同一の容量であれば、時定数を極めて大きくすることができる。
図6は、図5に示すパワーオンリセット回路において、第3のMOSFET(3)の絶縁ゲート端子(33)と第2の接続点(B)との間に複数のインバータ(40)を接続し、第2の接続点(B)とインバータ(40)との接続点から波形整形回路(43)を介して出力端子(N2)にリセット信号を取り出す例を示す。また、図7は、図6に示すパワーオンリセット回路においてインバータ(40)をバッファ(44)に置き換えた例を示す。本発明は、MOSFETを使用する実施の形態を示したが、バイポーラトランジスタ等他のスイッチ素子を使用してもよい。
電源の立ち上げ時に電子機器内の所定の回路をリセットする信号を生成する種々のパワーオンリセット回路に本発明を適用することができる。
(1)・・第1のMOSFET(第1のスイッチ素子)、 (2)・・第2のMOSFET(第2のスイッチ素子)、 (3)・・第3のMOSFET(第3のスイッチ素子)、 (4)・・コンデンサ、 (5)・・直流電源、 (A)・・第1の接続点、 (B)・・第2の接続点、 (11)・・一方の主端子、 (12)・・他方の主端子、 (13)・・絶縁ゲート端子(制御端子)、 (15)・・積分回路、 (16)・・電流制限回路、 (21)・・一方の主端子、 (22)・・他方の主端子、 (23)・・絶縁ゲート端子(制御端子)、 (31)・・一方の主端子、 (32)・・他方の端子、 (33)・・絶縁ゲート端子(制御端子)、 (43)・・波形整形回路、
Claims (4)
- 直流電源とグランドとの間に直列に接続された第1のスイッチ素子、第1の接続点、第2のスイッチ素子、第2の接続点及びコンデンサと、前記第1のスイッチ素子と第2のスイッチ素子との間の前記第1の接続点とグランドとの間に接続された第3のスイッチ素子とを備え、
前記第1のスイッチ素子の一方の主端子を前記直流電源に接続すると共に、前記第1のスイッチ素子の他方の主端子及び制御端子を何れも前記第1の接続点に接続し、
前記第2のスイッチ素子の一方の主端子を前記第1の接続点に接続すると共に、前記第2のスイッチ素子の他方の主端子及び制御端子を何れも前記第2のスイッチ素子と前記コンデンサとの間の前記第2の接続点に接続し、
前記第3のスイッチ素子の一方の主端子、他方の主端子及び制御端子をそれぞれ前記第1の接続点、グランド及び前記第2の接続点に接続し、
波形整形回路を介して前記第2の接続点からリセット信号を取り出すことを特徴とするパワーオンリセット回路。 - 直流電源とグランドとの間に直列に接続された第1のスイッチ素子、第1の接続点、第2のスイッチ素子、第2の接続点及びコンデンサと、前記第1のスイッチ素子と第2のスイッチ素子との間の前記第1の接続点とグランドとの間に接続された第3のスイッチ素子とを備え、
前記第1のスイッチ素子の一方の主端子を前記直流電源に接続すると共に、前記第1のスイッチ素子の他方の主端子及び制御端子を何れも前記第1の接続点に接続し、
前記第2のスイッチ素子の一方の主端子及び制御端子を何れも前記第1の接続点に接続すると共に、前記第2のスイッチ素子の他方の主端子を前記第2の接続点に接続し、
前記第3のスイッチ素子の一方の主端子、他方の主端子及び制御端子をそれぞれ前記第1の接続点、グランド及び前記第2の接続点に接続し、
前記第1のスイッチ素子の一方の主端子と前記第2の接続点との間にダイオードを接続し、
波形整形回路を介して前記第2の接続点からリセット信号を取り出すことを特徴とするパワーオンリセット回路。 - 直流電源とグランドとの間に直列に接続された第1のスイッチ素子、第1の接続点、第2のスイッチ素子、第2の接続点及びコンデンサと、前記第1のスイッチ素子と第2のスイッチ素子と間の前記第1の接続点とグランドとの間に接続された第3のスイッチ素子とを備え、
前記第1のスイッチ素子の一方の主端子及び制御端子を何れも前記直流電源に接続すると共に、前記第1のスイッチ素子の他方の主端子を前記第1の接続点に接続し、
前記第2のスイッチ素子の一方の主端子及び制御端子を何れも前記第1の接続点に接続すると共に、前記第2のスイッチ素子の他方の主端子を前記第2の接続点に接続し、
前記第3のスイッチ素子の一方の主端子、他方の主端子及び制御端子をそれぞれ前記第1の接続点、グランド及び前記第2の接続点に接続し、
前記第1のスイッチ素子の一方の主端子と前記第2の接続点との間にダイオードを接続し、
波形整形回路を介して前記第2の接続点からリセット信号を取り出すことを特徴とするパワーオンリセット回路。 - 前記第3のスイッチ素子の制御端子と前記第2の接続点との間をバッファ又は複数のインバータを介して接続する請求項1乃至3の何れか1項に記載のパワーオンリセット回路。
Priority Applications (1)
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JP2004336945A JP2006148619A (ja) | 2004-11-22 | 2004-11-22 | パワーオンリセット回路 |
Applications Claiming Priority (1)
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JP2004336945A JP2006148619A (ja) | 2004-11-22 | 2004-11-22 | パワーオンリセット回路 |
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ID=36627780
Family Applications (1)
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JP2004336945A Pending JP2006148619A (ja) | 2004-11-22 | 2004-11-22 | パワーオンリセット回路 |
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2004
- 2004-11-22 JP JP2004336945A patent/JP2006148619A/ja active Pending
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