JPS59100618A - 負荷駆動回路 - Google Patents
負荷駆動回路Info
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- JPS59100618A JPS59100618A JP57209987A JP20998782A JPS59100618A JP S59100618 A JPS59100618 A JP S59100618A JP 57209987 A JP57209987 A JP 57209987A JP 20998782 A JP20998782 A JP 20998782A JP S59100618 A JPS59100618 A JP S59100618A
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- Japan
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- circuit
- transistor
- load
- gate
- power
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、負荷に流れる電流をパワーＭＯＳトランジ
スタでスイッチングするようにした負荷駆動回路に係わ
り、特に負荷ショート時等において、前記パワーＭｏＳ
トランジスタを流れる電流を遮断し、これにより当該ト
ランジスタを保護する機能を備えた負荷駆動回路に関す
る。
スタでスイッチングするようにした負荷駆動回路に係わ
り、特に負荷ショート時等において、前記パワーＭｏＳ
トランジスタを流れる電流を遮断し、これにより当該ト
ランジスタを保護する機能を備えた負荷駆動回路に関す
る。
近年、駆動回路を簡単かつ集積化し、該回路の電源電圧
を低電圧化しようとする要望からパワーＭＯＳトランジ
スタ、中でもオン抵抗が低くパワースイッチングに適す
る縦型パワーＭＯ８ｔ−ランジスタをスイッチに応用す
る動きがある。
を低電圧化しようとする要望からパワーＭＯＳトランジ
スタ、中でもオン抵抗が低くパワースイッチングに適す
る縦型パワーＭＯ８ｔ−ランジスタをスイッチに応用す
る動きがある。
第１図は、通常のパワーＭＯＳトランジスタを使用した
負荷駆動回路を示す図、第２図はその動作タイムチャー
トを示す図である。
負荷駆動回路を示す図、第２図はその動作タイムチャー
トを示す図である。
第１図に示す如く、この負荷駆動回路はソースを接地さ
れたパワーＭＯＳトランジスタ１のドレインを負荷２に
接続するとともに、そのゲートを抵抗３を介して入力端
子ＩＮに接続して構成されている。
れたパワーＭＯＳトランジスタ１のドレインを負荷２に
接続するとともに、そのゲートを抵抗３を介して入力端
子ＩＮに接続して構成されている。
上記の回路構成によれば、元来パワーＭＯＳトランジス
タは電圧駆動型で、これをオン、オフ駆動するためには
ゲート容量ＣＧを充電するための僅かな電流を供給すれ
ば済むため、スイッチング電流が極めて少いという利点
を有する。
タは電圧駆動型で、これをオン、オフ駆動するためには
ゲート容量ＣＧを充電するための僅かな電流を供給すれ
ば済むため、スイッチング電流が極めて少いという利点
を有する。
しかしながら、このようなスイッチ回路にあっては、第
２図（ａ）に示す如く、負荷２が正常な状態でグーミル
電位ＶＧが’ ｌ−１”レベルになった場合には、ドレ
イン電圧ＶｏＳとドレイン電流Ｉ。
２図（ａ）に示す如く、負荷２が正常な状態でグーミル
電位ＶＧが’ ｌ−１”レベルになった場合には、ドレ
イン電圧ＶｏＳとドレイン電流Ｉ。
との積により定まるパワー損失Ｐは、許容損失Ｐｍａｘ
よりも充分低い値に維持されるのに対し、第２図（ｂ）
に示す如く、負荷２がショートした状態においてドレイ
ン電圧ＶｏＳが“Ｈ″になると、ドレイン電圧ＶｏＳが
上昇することに加え、ドレイン電流Ｉｏも大幅に増加す
るため、これらの積により定まるパワー損失は急増し、
ついにはパワーＭＯ８Ｉ−ランジスタ１を破壊してしま
うという問題があった。
よりも充分低い値に維持されるのに対し、第２図（ｂ）
に示す如く、負荷２がショートした状態においてドレイ
ン電圧ＶｏＳが“Ｈ″になると、ドレイン電圧ＶｏＳが
上昇することに加え、ドレイン電流Ｉｏも大幅に増加す
るため、これらの積により定まるパワー損失は急増し、
ついにはパワーＭＯ８Ｉ−ランジスタ１を破壊してしま
うという問題があった。
そこで、このようなトランジスタの破壊を防止するため
の１つの案としては、スイッチング入力ＶＴＮの値がＬ
″から“Ｈ″へと立ち上がった直後において、ドレイン
電圧ＶｏＳの値は第２図にも示したように負荷正常時と
負荷ショート時とでは大きく異なることに着目し、スイ
ッチング人力ＶＩＮのオン直後一定期間のドレイン電圧
Ｖ。
の１つの案としては、スイッチング入力ＶＴＮの値がＬ
″から“Ｈ″へと立ち上がった直後において、ドレイン
電圧ＶｏＳの値は第２図にも示したように負荷正常時と
負荷ショート時とでは大きく異なることに着目し、スイ
ッチング人力ＶＩＮのオン直後一定期間のドレイン電圧
Ｖ。
Ｓの値に基づいて負荷のショートを検出し、これに応答
してゲート電位ＶＧの値をアースへ引き落すような保護
回路を設けることが考えられる。
してゲート電位ＶＧの値をアースへ引き落すような保護
回路を設けることが考えられる。
ところが、このような負荷駆動回路を車両用に適用した
場合、負荷２に印加される電源電圧Ｖ。
場合、負荷２に印加される電源電圧Ｖ。
Ｏは車載バッテリから供給されることとなるため、バッ
テリの充電状態あるいは車両の走行状態に応じて電源電
圧Ｖｏｏの値は＋８ボルト〜＋１６ボルト程度の範囲で
大きく変動することに加え、抵抗値が大きくかつ一定な
いわゆる小容量負荷と、抵抗値が当初小さく次第に大き
く増大する大容量ランプ負荷とでは、スイッチング人力
ＶｒＮのオン直後にお【プるドレイン電位Ｖｏの低下傾
向は大きく異なるため、このような負荷の種類に拘わら
ずかつ電源電圧Ｖｏｏの変動に拘わらず負荷のショート
を確実に検出し、かつ負荷が正常時の場合は決して誤動
作を起こさないようにすることは大きな困難性を伴うと
いう問題があった。
テリの充電状態あるいは車両の走行状態に応じて電源電
圧Ｖｏｏの値は＋８ボルト〜＋１６ボルト程度の範囲で
大きく変動することに加え、抵抗値が大きくかつ一定な
いわゆる小容量負荷と、抵抗値が当初小さく次第に大き
く増大する大容量ランプ負荷とでは、スイッチング人力
ＶｒＮのオン直後にお【プるドレイン電位Ｖｏの低下傾
向は大きく異なるため、このような負荷の種類に拘わら
ずかつ電源電圧Ｖｏｏの変動に拘わらず負荷のショート
を確実に検出し、かつ負荷が正常時の場合は決して誤動
作を起こさないようにすることは大きな困難性を伴うと
いう問題があった。
この発明は、このような従来の問題点に着目してなされ
たもので、その目的とするところはスイッチング入力の
オン直後一定期間におけるドレイン電位Ｖｏの変化傾向
に基づいて負荷のショートを検出し、かつ電源電圧の変
動や負荷の種類に拘わらず、負荷のショート時に限り確
実に動作するようにした保護回路を備えた負荷駆動回路
を提供することにある。
たもので、その目的とするところはスイッチング入力の
オン直後一定期間におけるドレイン電位Ｖｏの変化傾向
に基づいて負荷のショートを検出し、かつ電源電圧の変
動や負荷の種類に拘わらず、負荷のショート時に限り確
実に動作するようにした保護回路を備えた負荷駆動回路
を提供することにある。
この発明は上記の目的を達成するために、スイッチング
信号が供給される入力端子とパワーＭＯＳトランジスタ
のゲートとの間に抵抗を直列介挿するとともに、前記ス
イッチング信号を一定時間だけ遅延させて出力する遅延
回路と、遅延後のスイッチング信号のオン期間の開始と
同時に前記パワーＭＯＳトランジスタのドレイン電圧を
積分開始し、かつオン期間の終了とともにリセットされ
る積分回路とを設け、この積分回路の出力をパワ５− −Ｍ０８Ｉ−ランジスタのゲートとアースとの間に介挿
されたゲート地絡用素子のしきい値電圧と比較し、これ
により負荷のショート時に限りパワーＭＯＳトランジス
タのゲートをアースに地絡させてトランジスタの保護を
図ったものである。
信号が供給される入力端子とパワーＭＯＳトランジスタ
のゲートとの間に抵抗を直列介挿するとともに、前記ス
イッチング信号を一定時間だけ遅延させて出力する遅延
回路と、遅延後のスイッチング信号のオン期間の開始と
同時に前記パワーＭＯＳトランジスタのドレイン電圧を
積分開始し、かつオン期間の終了とともにリセットされ
る積分回路とを設け、この積分回路の出力をパワ５− −Ｍ０８Ｉ−ランジスタのゲートとアースとの間に介挿
されたゲート地絡用素子のしきい値電圧と比較し、これ
により負荷のショート時に限りパワーＭＯＳトランジス
タのゲートをアースに地絡させてトランジスタの保護を
図ったものである。
以下に、この発明の好適な一実施例を添付図面に従って
詳細に説明する。
詳細に説明する。
第３図はこの発明に係わる負荷駆動回路の構成を示す電
気回路図である。同図において、パワーＭＯ８Ｌ−ラン
ジスタ１はソース接地で負荷２を駆動するもので、この
例ではｎチャンネル縦型パワーＭＯ８ｌ−ランジスタが
使用されている。
気回路図である。同図において、パワーＭＯ８Ｌ−ラン
ジスタ１はソース接地で負荷２を駆動するもので、この
例ではｎチャンネル縦型パワーＭＯ８ｌ−ランジスタが
使用されている。
抵抗３はスイッチング信号ＶＩＮが供給される入力端子
ＩＮと前記パワーＭＯＳトランジスタ１のゲートとの間
に直列介挿されている。
ＩＮと前記パワーＭＯＳトランジスタ１のゲートとの間
に直列介挿されている。
遅延回路４は前記スイッチング信号ＶｒＮを一定時間Ｔ
１だけ遅延させて出力するもので、ソース接地のｎチャ
ンネル横型ＭＯＳトランジスタ４１のゲートを入力端子
ＩＮに接続してＭＯ８抵抗として動作させるとともに、
このＭＯ８抵抗にコ６一 ンデンサ４２を直列接続して微分回路を形成し、更にソ
ース接地されたｎチャンネルＭＯ８Ｉ−ランジスタ４３
に対し抵抗４４を直列接続してインバータを構成し、こ
のインバータによって前記微分回路の出力を反転して出
力するようにしたものである。
１だけ遅延させて出力するもので、ソース接地のｎチャ
ンネル横型ＭＯＳトランジスタ４１のゲートを入力端子
ＩＮに接続してＭＯ８抵抗として動作させるとともに、
このＭＯ８抵抗にコ６一 ンデンサ４２を直列接続して微分回路を形成し、更にソ
ース接地されたｎチャンネルＭＯ８Ｉ−ランジスタ４３
に対し抵抗４４を直列接続してインバータを構成し、こ
のインバータによって前記微分回路の出力を反転して出
力するようにしたものである。
積分回路５は前記遅延後のスイッチング信号ＶＩＮのオ
ン期間の開始と同時に前記パワーＭＯＳトランジスタ１
のドレイン電圧ＶｏＳを積分開始し、かつオン期間の終
了とともにリセットされるもので、この例ではコンデン
サ５１どこれに直列接続されかつｎチャンネルＭＯＳト
ランジスタで構成されたＭＯ８抵抗５２とからなる積分
回路と、この積分回路のコンデンサ５１と並列に設けら
れかつソース接地されたｎチャンネルＭＯ８ｔ−ランジ
スタ５３からなる放電用素子と、ソース接地されたｎチ
ャンネルＭＯ８ｌ−ランジスタ５４とこれに直列接続さ
れた抵抗５５とで構成されたインバータによって構成さ
れている。
ン期間の開始と同時に前記パワーＭＯＳトランジスタ１
のドレイン電圧ＶｏＳを積分開始し、かつオン期間の終
了とともにリセットされるもので、この例ではコンデン
サ５１どこれに直列接続されかつｎチャンネルＭＯＳト
ランジスタで構成されたＭＯ８抵抗５２とからなる積分
回路と、この積分回路のコンデンサ５１と並列に設けら
れかつソース接地されたｎチャンネルＭＯ８ｔ−ランジ
スタ５３からなる放電用素子と、ソース接地されたｎチ
ャンネルＭＯ８ｌ−ランジスタ５４とこれに直列接続さ
れた抵抗５５とで構成されたインバータによって構成さ
れている。
ゲート地絡用素子６は前記パワーＭｏＳトランジスタ１
のゲートとアースとの間に介挿されており、かつ前記積
分回路５の出力電圧が所定のしきい値電圧を越えると導
通するようになされており、この例ではソース接地され
たｎチャンネルＭＯＳトランジスタが使用されている。
のゲートとアースとの間に介挿されており、かつ前記積
分回路５の出力電圧が所定のしきい値電圧を越えると導
通するようになされており、この例ではソース接地され
たｎチャンネルＭＯＳトランジスタが使用されている。
以上の構成によれば、第４図（ａ ）に示す負荷２が正
常な場合、スイッチング信号ＶＩＮがＩＩ Ｌ ＩＩか
ら′Ｈ゛′へと立ち上がるとともに、トランジスタ１の
ゲート電位ｖＧもゲート容量と抵抗３の抵抗値とで定ま
る所定の時定数カーブを描いて比較的急激に立ち上がり
、その電圧ｖＧの値がトランジスタ１のしきい値電圧を
越えると同時にトランジスタ１はオン状態へと移行して
ドレイン電圧ＶＤＳの値は抵抗２の過渡特性で定まる所
定のカーブをもって緩かに立ち下がる。
常な場合、スイッチング信号ＶＩＮがＩＩ Ｌ ＩＩか
ら′Ｈ゛′へと立ち上がるとともに、トランジスタ１の
ゲート電位ｖＧもゲート容量と抵抗３の抵抗値とで定ま
る所定の時定数カーブを描いて比較的急激に立ち上がり
、その電圧ｖＧの値がトランジスタ１のしきい値電圧を
越えると同時にトランジスタ１はオン状態へと移行して
ドレイン電圧ＶＤＳの値は抵抗２の過渡特性で定まる所
定のカーブをもって緩かに立ち下がる。
一方、スイッチング信号ＶＩＮの値が゛Ｌパがら’ Ｉ
」”へと立ち上がった後一定時間Ｔ１が経過すると、遅
延回路４の出力ｖ１の値は′Ｌ′′から“Ｈ１１へと立
ち上がり、この立ち上がりとともに積分回路５はトラン
ジスタ１のドレイン電圧Ｖ。
」”へと立ち上がった後一定時間Ｔ１が経過すると、遅
延回路４の出力ｖ１の値は′Ｌ′′から“Ｈ１１へと立
ち上がり、この立ち上がりとともに積分回路５はトラン
ジスタ１のドレイン電圧Ｖ。
Ｓを積分開始する。
そして、負荷２が正常な場合ドレイン電圧Ｖ。
Ｓはこの時点で既に充分低下しているため、積分回路５
の出力ｖ２はゲート地絡用素子６のしぎい値電圧ＶＴＨ
を越えることができず、このためゲート地絡用素子６は
非導通状態に以後維持されることになる。
の出力ｖ２はゲート地絡用素子６のしぎい値電圧ＶＴＨ
を越えることができず、このためゲート地絡用素子６は
非導通状態に以後維持されることになる。
これに対して、負荷２がショートした場合には、第４図
（ｂ）に示す如く、スイッチング人力ＶｒＮが“「″か
らＨ″へと立ち上がった後時間Ｔ１が経過した時点にお
いても、ドレイン電圧Ｖ。
（ｂ）に示す如く、スイッチング人力ＶｒＮが“「″か
らＨ″へと立ち上がった後時間Ｔ１が経過した時点にお
いても、ドレイン電圧Ｖ。
Ｓの値は電源電圧に維持されているため、時間Ｔ１が経
過した時点においてドレイン電圧ＶｏＳの値を積分開始
すると、時間Ｔ２が経過した時点において積分回路５の
出力電圧はゲート地絡用素子６のしきい値電圧を越え、
この結果トランジスタ１のゲート電位ｖＧはアースへと
引き落され、これによりトランジスタ１がオフして素子
破壊が防止されることになる。
過した時点においてドレイン電圧ＶｏＳの値を積分開始
すると、時間Ｔ２が経過した時点において積分回路５の
出力電圧はゲート地絡用素子６のしきい値電圧を越え、
この結果トランジスタ１のゲート電位ｖＧはアースへと
引き落され、これによりトランジスタ１がオフして素子
破壊が防止されることになる。
次に、電源電圧＋ＶＤＤの変動やあるいは負荷９−
２が大容量ランプ負荷であるような場合にも、以上説明
した保護回路が正常に動作することを第５図を参照しな
がら説明する。
した保護回路が正常に動作することを第５図を参照しな
がら説明する。
まず、電源電圧Ｖｏｏの値が非常に高く、かつ負荷２と
して大容量ランプ負荷のようにその抵抗値が当初小さく
次第に大きくなるものを使用した場合には、第５図（ａ
）に示す如く、スイッチング人力ＶｒＮのＬ″から“
Ｈ″の立ち上がりに応答して、ドレイン電圧Ｖｏｓの値
は非常に緩かに低下していく。
して大容量ランプ負荷のようにその抵抗値が当初小さく
次第に大きくなるものを使用した場合には、第５図（ａ
）に示す如く、スイッチング人力ＶｒＮのＬ″から“
Ｈ″の立ち上がりに応答して、ドレイン電圧Ｖｏｓの値
は非常に緩かに低下していく。
一方、遅延回路４の設定遅延時間Ｔ１の値は、このよう
な電源電圧Ｖｏｏが高電圧状態にある場合でも、トラン
ジスタ１にショート電流を流し得る許容時間を考慮する
とともに、このようにドレイン電圧ＶｏＳの値が緩かに
立ち下がった場合にも、積分開始時期におけるドレイン
電圧ＶｏＳの値が充分低下している時期となるように設
定されている。
な電源電圧Ｖｏｏが高電圧状態にある場合でも、トラン
ジスタ１にショート電流を流し得る許容時間を考慮する
とともに、このようにドレイン電圧ＶｏＳの値が緩かに
立ち下がった場合にも、積分開始時期におけるドレイン
電圧ＶｏＳの値が充分低下している時期となるように設
定されている。
従って、このようにドレイン電圧Ｖｏｓの値が緩かに立
ち下がった場合でも、遅延回路４の出力１０− ｖｌの値がパＬ′″からＨ″に立ち上がった時点におい
ては、既にドレイン電圧ＶＯ８の値は充分低い値に達し
ており、従ってこの時点から積分を開始するとその出力
Ｖ２の値は地絡用素子６のしきい値電圧ＶＴＨまで達す
ることができず、このため仮にこのように電源電圧Ｖｏ
ｏが非常に高い場合でも、地絡用素子６が誤って導通す
ることは確実に防止される。
ち下がった場合でも、遅延回路４の出力１０− ｖｌの値がパＬ′″からＨ″に立ち上がった時点におい
ては、既にドレイン電圧ＶＯ８の値は充分低い値に達し
ており、従ってこの時点から積分を開始するとその出力
Ｖ２の値は地絡用素子６のしきい値電圧ＶＴＨまで達す
ることができず、このため仮にこのように電源電圧Ｖｏ
ｏが非常に高い場合でも、地絡用素子６が誤って導通す
ることは確実に防止される。
これに対して、電源電圧Ｖｏｏの値が非常に低い状態で
、負荷２がショートされた場合には、第５図（ｂ）に示
す如く、遅延回路４の遅延時間Ｔ１が経過した時点にお
いても、未だドレイン電圧ＶＤＳの値は電源電圧に維持
されるため、この時点から積分を開始すると、時間Ｔ２
が経過した時点において積分回路５の出力Ｖ２の値は地
絡用素子６のしきい値電圧ＶＴＨの値を越え、これに応
答して地絡用素子６は確実に導通することになる。
、負荷２がショートされた場合には、第５図（ｂ）に示
す如く、遅延回路４の遅延時間Ｔ１が経過した時点にお
いても、未だドレイン電圧ＶＤＳの値は電源電圧に維持
されるため、この時点から積分を開始すると、時間Ｔ２
が経過した時点において積分回路５の出力Ｖ２の値は地
絡用素子６のしきい値電圧ＶＴＨの値を越え、これに応
答して地絡用素子６は確実に導通することになる。
なお、この場合Ｔ＋ ＋Ｔ２の値はトランジスタ１にシ
ョート電流を流しくｑる最大時間を考慮して決定されて
いる。
ョート電流を流しくｑる最大時間を考慮して決定されて
いる。
かくして、この実施例によれば、電源電圧Ｖ。
Ｏの値の変動あるいは負荷２の種類に拘わらず、スイッ
チング人力ＶＩＮの立ち上がり後におけるトランジスタ
１のドレイン電圧ＶＤＳの変化傾向に基づいて確実にシ
ョート時のトランジスタ保護をなし得るという発明本来
の効果に加え、遅延回路４．積分回路５．地絡用素子６
および抵抗３をパワーＭＯ８トランジスタ１と同一半導
体基板上に集積形成することができるという効果がある
。
チング人力ＶＩＮの立ち上がり後におけるトランジスタ
１のドレイン電圧ＶＤＳの変化傾向に基づいて確実にシ
ョート時のトランジスタ保護をなし得るという発明本来
の効果に加え、遅延回路４．積分回路５．地絡用素子６
および抵抗３をパワーＭＯ８トランジスタ１と同一半導
体基板上に集積形成することができるという効果がある
。
また、遅延回路４として、微分回路にＪ：つてスイッチ
ング信号ＶＩＮの立ち上がりに応答して所定幅パルスを
形成し、このパルスの立ち下がりをトランジスタのしき
い値と比較判定して出力するという構成を採用している
ため、コンデンサ４２としては極めて小容量のもので済
み、チップ占有面積の減少により、高密度集積化に適す
るという効果もある。
ング信号ＶＩＮの立ち上がりに応答して所定幅パルスを
形成し、このパルスの立ち下がりをトランジスタのしき
い値と比較判定して出力するという構成を採用している
ため、コンデンサ４２としては極めて小容量のもので済
み、チップ占有面積の減少により、高密度集積化に適す
るという効果もある。
次に、第６図〜第８図は、以上説明した保護回路とパワ
ーＭＯ８ｌ−ランジスタとを同一半導体基板上に集積化
するための具体的な構造の一例を示すものである。
ーＭＯ８ｌ−ランジスタとを同一半導体基板上に集積化
するための具体的な構造の一例を示すものである。
第６図は、１１チヤンネル縦型パワ−ＭＯ８ｌ−ランジ
スタの構造を示すもので、同図において７ａはアルミニ
ウムで構成されたソース電極、７ｂはポリシリコンで構
成されたゲート電極、７Ｃは同様にアルミニウムで構成
されたトレイン電極、７ｄは高濃度Ｎ型層で構成された
ソース領域、７ｅはＰ型層で構成されたチャンネル形成
領域、７ｆは低１ｉ１度Ｎ型層で構成されたドレイン領
域、７ｇは高濃度Ｐ型層で構成されたコンタクト領域、
７ｈは高濃度Ｎ型層からなるシリコンウェハ基板、７１
はゲート酸化膜である。
スタの構造を示すもので、同図において７ａはアルミニ
ウムで構成されたソース電極、７ｂはポリシリコンで構
成されたゲート電極、７Ｃは同様にアルミニウムで構成
されたトレイン電極、７ｄは高濃度Ｎ型層で構成された
ソース領域、７ｅはＰ型層で構成されたチャンネル形成
領域、７ｆは低１ｉ１度Ｎ型層で構成されたドレイン領
域、７ｇは高濃度Ｐ型層で構成されたコンタクト領域、
７ｈは高濃度Ｎ型層からなるシリコンウェハ基板、７１
はゲート酸化膜である。
次に第７図はｎチャンネル横型ＭＯＳトランジスタとこ
れに直列接続されたコンデンサとの具体的な構造を示す
もので、同図において８ａはアルミニウムで構成された
ソース電極、８ｂはポリシリコンで構成されたゲート電
極、８Ｃはアルミニウムで構成されたドレイン電極、８
ｄは高濃度Ｎ型層からなるソース領域、８ｅはＰ型層か
らなるウェル領域、８ｆは高濃度Ｎ型層からなるドレイ
１３− ン領域、８９は高濃度Ｐ型層からなるコンタクト領域、
８ｈは二酸化珪素膜８１を挾んでアルミ電極８ａと高濃
度Ｎ型層８ｊとを対向配置してなるコンデンサ、７ｈは
前記縦型パワーＭＯ８ｌ−ランジスタのドレイン領域と
なるウェハ基板、７ｆは前記基板上に形成された同じく
トレイン領域となる低温度Ｎ型層である。
れに直列接続されたコンデンサとの具体的な構造を示す
もので、同図において８ａはアルミニウムで構成された
ソース電極、８ｂはポリシリコンで構成されたゲート電
極、８Ｃはアルミニウムで構成されたドレイン電極、８
ｄは高濃度Ｎ型層からなるソース領域、８ｅはＰ型層か
らなるウェル領域、８ｆは高濃度Ｎ型層からなるドレイ
１３− ン領域、８９は高濃度Ｐ型層からなるコンタクト領域、
８ｈは二酸化珪素膜８１を挾んでアルミ電極８ａと高濃
度Ｎ型層８ｊとを対向配置してなるコンデンサ、７ｈは
前記縦型パワーＭＯ８ｌ−ランジスタのドレイン領域と
なるウェハ基板、７ｆは前記基板上に形成された同じく
トレイン領域となる低温度Ｎ型層である。
次に第８図はｎチャンネル横型ＭＯ８ｌ−ランジスタと
これに直列接続された抵抗との具体的な構造の一例を示
すもので、同図において９ａはアルミニウムで構成され
たソース電極、９ｂはポリシリコンで構成されたゲート
電極、９Ｃはアルミニウムで構成されたトレイン電極、
９ｄは高濃度Ｎ型層で構成されたソース領域、９ｅはＰ
型層で構成されたウェル領域、９ｆは高濃度Ｎ型層で構
成されたドレイン領域、９ｇは高濃度Ｐ型層で構成され
たコンタクト領域、９ｈはポリシリコンで構成された抵
抗領域、９１は二酸化珪素膜で構成されたフィールド酸
化膜、７ｆおよび７ｈについては第６図および第７図と
同様にｎチャンネル縦型１４− ＭＯＳトランジスタのドレイン領域である。
これに直列接続された抵抗との具体的な構造の一例を示
すもので、同図において９ａはアルミニウムで構成され
たソース電極、９ｂはポリシリコンで構成されたゲート
電極、９Ｃはアルミニウムで構成されたトレイン電極、
９ｄは高濃度Ｎ型層で構成されたソース領域、９ｅはＰ
型層で構成されたウェル領域、９ｆは高濃度Ｎ型層で構
成されたドレイン領域、９ｇは高濃度Ｐ型層で構成され
たコンタクト領域、９ｈはポリシリコンで構成された抵
抗領域、９１は二酸化珪素膜で構成されたフィールド酸
化膜、７ｆおよび７ｈについては第６図および第７図と
同様にｎチャンネル縦型１４− ＭＯＳトランジスタのドレイン領域である。
このように、縦型ＭＯ８Ｉ−ランジスタ、横型ＭｏＳト
ランジスタ、コンデンサおよび抵抗を第６図および第８
図に示す如く構成すれば、これらをパワーＭＯ８ｔ−ラ
ンジスタと同一半導体基板上に集積形成することができ
るのである。
ランジスタ、コンデンサおよび抵抗を第６図および第８
図に示す如く構成すれば、これらをパワーＭＯ８ｔ−ラ
ンジスタと同一半導体基板上に集積形成することができ
るのである。
なお、前記実施例においては縦型パワートランジスタと
してｎチャンネルを使用し、かつ保護回路の各横型トラ
ンジスタをｎチャンネルとしたが、これに替えて縦型パ
ワートランジスタをＰチャンネル、横型トランジスタを
Ｐチャンネルとしても良いことは勿論である。
してｎチャンネルを使用し、かつ保護回路の各横型トラ
ンジスタをｎチャンネルとしたが、これに替えて縦型パ
ワートランジスタをＰチャンネル、横型トランジスタを
Ｐチャンネルとしても良いことは勿論である。
かくして以上の実施例の説明でも明らかなように、この
発明によればスイッチング入力の立ち上がり後にお【プ
るパワーＭＯ８ｌ−ランジスタのドレイン電圧の変化傾
向に基づいて負荷のショートを検出し、これによりパワ
ーＭＯＳトランジスタの破壊を防止することかできると
ともに、電源として車両用バッテリの出力を負荷に印加
したような場合にも、電源電圧の変動および負荷の性質
に拘わらず確実にパワーＭＯ８トランジスタを保護する
ことが可能となる。
発明によればスイッチング入力の立ち上がり後にお【プ
るパワーＭＯ８ｌ−ランジスタのドレイン電圧の変化傾
向に基づいて負荷のショートを検出し、これによりパワ
ーＭＯＳトランジスタの破壊を防止することかできると
ともに、電源として車両用バッテリの出力を負荷に印加
したような場合にも、電源電圧の変動および負荷の性質
に拘わらず確実にパワーＭＯ８トランジスタを保護する
ことが可能となる。
第１図は従来の負荷駆動回路の構成を示す回路図、第２
図は負荷正常時と負荷ショー１へ時とにおいて第１図の
各部の信号状態を示す波形図、第３図は本発明に拘わる
負荷駆動回路の一実施例を示す回路図、第４図は負荷正
常時と負荷ショート時における第３図の回路の各部の信
号状態を示す波形図、第５図は大容量ランプ負荷を使用
した場合における高電圧時と低電圧時における保護動作
を示す波形図、第６図はｎチャンネル縦型パワーＭＯＳ
トランジスタの構造を示す断面図、第７図はｎチャンネ
ル横型ＭＯ８ｔ−ランジスタとこれに直列接続されたコ
ンデンサとの具体的な構造の一例を示す断面図、第８図
はｎチャンネル横型ＭＯＳトランジスタとこれに直列接
続された抵抗との具体的な構造の一例を示す断面図であ
る。 １・・・パワーＭＯＳトランジスタ ２・・・負荷 ３・・・抵抗 ４・・・遅延回路 ５・・・積分回路 ６・・・ゲート地絡用素子 特許出願人 日産自動車株式会社 １７− １０ 第５− （０） Ｖ７ νＴＨ−−−−−−−−−”’−（ｂ）
図は負荷正常時と負荷ショー１へ時とにおいて第１図の
各部の信号状態を示す波形図、第３図は本発明に拘わる
負荷駆動回路の一実施例を示す回路図、第４図は負荷正
常時と負荷ショート時における第３図の回路の各部の信
号状態を示す波形図、第５図は大容量ランプ負荷を使用
した場合における高電圧時と低電圧時における保護動作
を示す波形図、第６図はｎチャンネル縦型パワーＭＯＳ
トランジスタの構造を示す断面図、第７図はｎチャンネ
ル横型ＭＯ８ｔ−ランジスタとこれに直列接続されたコ
ンデンサとの具体的な構造の一例を示す断面図、第８図
はｎチャンネル横型ＭＯＳトランジスタとこれに直列接
続された抵抗との具体的な構造の一例を示す断面図であ
る。 １・・・パワーＭＯＳトランジスタ ２・・・負荷 ３・・・抵抗 ４・・・遅延回路 ５・・・積分回路 ６・・・ゲート地絡用素子 特許出願人 日産自動車株式会社 １７− １０ 第５− （０） Ｖ７ νＴＨ−−−−−−−−−”’−（ｂ）
Claims (1)
- （１）ソース接地で負荷を駆動するパワーＭＯＳトラン
ジスタとニ スイッチング信号が供給される入力端子と前記パワーＭ
Ｏ８ｌ−ランジスタのゲートとの間に直列介挿された抵
抗と； 前記スイッチング信号を一定時間だけ遅延させて出力す
る遅延回路と； 前記遅延後のスイッチング信号のオン期間の開始と同時
に前記パワーＭＯ８ｌ−ランジスタのトレイン電圧を積
分開始し、かつオン期間の終了とともにリセットされる
積分回路と： 前記パワーＭＯ８ｌ−ランジスタのゲートとアースとの
間に介挿され、かつ前記積分回路の出力電圧が所定のし
きい値電圧を越えると導通するゲート地絡用素子とを具
備することを特徴とする負荷駆動回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209987A JPS59100618A (ja) | 1982-11-30 | 1982-11-30 | 負荷駆動回路 |
| EP83110101A EP0107137B1 (en) | 1982-10-12 | 1983-10-10 | A semiconductor switching circuit with an overcurrent protection |
| DE8383110101T DE3366617D1 (en) | 1982-10-12 | 1983-10-10 | A semiconductor switching circuit with an overcurrent protection |
| US06/540,666 US4551779A (en) | 1982-10-12 | 1983-10-11 | Semiconductor switching circuit with an overcurrent protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209987A JPS59100618A (ja) | 1982-11-30 | 1982-11-30 | 負荷駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100618A true JPS59100618A (ja) | 1984-06-09 |
| JPH0151092B2 JPH0151092B2 (ja) | 1989-11-01 |
Family
ID=16581980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209987A Granted JPS59100618A (ja) | 1982-10-12 | 1982-11-30 | 負荷駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100618A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225129A (ja) * | 1986-03-26 | 1987-10-03 | 株式会社日立製作所 | 保護回路付負荷駆動回路 |
| JP2007116388A (ja) * | 2005-10-20 | 2007-05-10 | Nec Electronics Corp | 半導体装置 |
-
1982
- 1982-11-30 JP JP57209987A patent/JPS59100618A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225129A (ja) * | 1986-03-26 | 1987-10-03 | 株式会社日立製作所 | 保護回路付負荷駆動回路 |
| JP2007116388A (ja) * | 2005-10-20 | 2007-05-10 | Nec Electronics Corp | 半導体装置 |
| JP4658770B2 (ja) * | 2005-10-20 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0151092B2 (ja) | 1989-11-01 |
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