JP3351546B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3351546B2 JP3351546B2 JP30433891A JP30433891A JP3351546B2 JP 3351546 B2 JP3351546 B2 JP 3351546B2 JP 30433891 A JP30433891 A JP 30433891A JP 30433891 A JP30433891 A JP 30433891A JP 3351546 B2 JP3351546 B2 JP 3351546B2
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Description
【０００１】
【産業上の利用分野】本発明は、メモリ集積回路などの
半導体装置に係り、特に電源電圧より高い高電圧入力を
検知する高電圧検知回路が接続された入力ゲート回路を
高電圧入力から保護するための保護回路に関する。
半導体装置に係り、特に電源電圧より高い高電圧入力を
検知する高電圧検知回路が接続された入力ゲート回路を
高電圧入力から保護するための保護回路に関する。
【０００２】
【従来の技術】従来、不揮発性半導体メモリの製造に際
しては、半導体チップをパッケージングしてアセンブリ
した後に、外部端子から高電圧を入力することにより内
部回路をテストモードに設定することが多い。このため
に、外部端子から高電圧が入力した時を検知してテスト
モード設定信号を生成するための高電圧検知回路を内蔵
することが多い。この場合、テストモード設定専用の外
部端子を設けないで、通常動作時に使用される入力回路
が接続されている通常の外部端子に高電圧検知回路を共
通に接続することが多い。
しては、半導体チップをパッケージングしてアセンブリ
した後に、外部端子から高電圧を入力することにより内
部回路をテストモードに設定することが多い。このため
に、外部端子から高電圧が入力した時を検知してテスト
モード設定信号を生成するための高電圧検知回路を内蔵
することが多い。この場合、テストモード設定専用の外
部端子を設けないで、通常動作時に使用される入力回路
が接続されている通常の外部端子に高電圧検知回路を共
通に接続することが多い。
【０００３】従って、上記外部端子からテストモード設
定時に電源電圧より高い例えば１０Ｖの高電圧が入力し
た時には、高電圧検知回路が検知し、上記外部端子から
通常動作時に０Ｖあるいは電源レベル（例えば５Ｖ）の
信号が入力した時には、高電圧検知回路は検知しない
が、入力回路が検知する。
定時に電源電圧より高い例えば１０Ｖの高電圧が入力し
た時には、高電圧検知回路が検知し、上記外部端子から
通常動作時に０Ｖあるいは電源レベル（例えば５Ｖ）の
信号が入力した時には、高電圧検知回路は検知しない
が、入力回路が検知する。
【０００４】ところで、集積回路の微細化に伴い、素子
の縦方向の構造についてもスケーリングを行うことが必
要になり、最近ではＭＯＳトランジスタのゲート酸化膜
の膜厚が１６〜１８ｎｍのオーダーまで低下しつつあ
る。
の縦方向の構造についてもスケーリングを行うことが必
要になり、最近ではＭＯＳトランジスタのゲート酸化膜
の膜厚が１６〜１８ｎｍのオーダーまで低下しつつあ
る。
【０００５】しかし、この程度までゲート酸化膜の膜厚
が薄くなると、テストモード設定時の例えば１０Ｖの高
電圧入力が前記入力回路の初段のＭＯＳトランジスタの
ゲート酸化膜に印加した時に、ゲート酸化膜が破壊する
おそれが生じるという問題がある。
が薄くなると、テストモード設定時の例えば１０Ｖの高
電圧入力が前記入力回路の初段のＭＯＳトランジスタの
ゲート酸化膜に印加した時に、ゲート酸化膜が破壊する
おそれが生じるという問題がある。
【０００６】このような問題の解決策として、従来、図
３に示すように、外部端子３１に通常動作用の入力回路
３２と高電圧検知回路３３とが共通に接続されている場
合、外部端子３１と入力回路３２の初段ゲートとの間に
デプレッション型のＮチャネルＭＯＳトランジスタ３４
を直列に挿入し、このトランジスタ３４のゲートをＶcc
電源ノードに接続していた。
３に示すように、外部端子３１に通常動作用の入力回路
３２と高電圧検知回路３３とが共通に接続されている場
合、外部端子３１と入力回路３２の初段ゲートとの間に
デプレッション型のＮチャネルＭＯＳトランジスタ３４
を直列に挿入し、このトランジスタ３４のゲートをＶcc
電源ノードに接続していた。
【０００７】これにより、外部端子３１の高電圧入力が
Ｖcc＋｜ＶTHD ｜（ＶTHD はデプレッション型トランジ
スタ３４の閾値）以上になると、トランジスタ３４がカ
ットオフし、これ以上の電圧が入力回路初段ゲートに印
加されることはない。即ち、デプレッション型トランジ
スタ３４が高電圧リミッタとして働き、入力回路初段ゲ
ートのゲート酸化膜を破壊から保護する。
Ｖcc＋｜ＶTHD ｜（ＶTHD はデプレッション型トランジ
スタ３４の閾値）以上になると、トランジスタ３４がカ
ットオフし、これ以上の電圧が入力回路初段ゲートに印
加されることはない。即ち、デプレッション型トランジ
スタ３４が高電圧リミッタとして働き、入力回路初段ゲ
ートのゲート酸化膜を破壊から保護する。
【０００８】しかし、このような入力保護以外の他の回
路でデプレッション型トランジスタを使用していない半
導体装置においては、上記のように入力保護の目的のみ
でデプレッション型トランジスタ３４を使用すると、そ
の製造に際して写真蝕刻工程（ＰＥＰ）が１つ増加し、
製造コストが増加することになるので、好ましくない。
路でデプレッション型トランジスタを使用していない半
導体装置においては、上記のように入力保護の目的のみ
でデプレッション型トランジスタ３４を使用すると、そ
の製造に際して写真蝕刻工程（ＰＥＰ）が１つ増加し、
製造コストが増加することになるので、好ましくない。
【０００９】
【発明が解決しようとする課題】上記したように、外部
端子に通常動作用の入力回路と高電圧検知回路とを共通
に接続した半導体装置において、素子の縦方向のスケー
リングに伴ってＭＯＳトランジスタのゲート酸化膜の膜
厚が薄くなると、上記外部端子に高電圧入力が印加され
た時に入力回路初段ゲートのゲート酸化膜が破壊するお
それが生じ、これを解決するために入力保護用のデプレ
ッション型トランジスタを使用すると、製造工程が増加
し、製造コストが増加するという問題があった。
端子に通常動作用の入力回路と高電圧検知回路とを共通
に接続した半導体装置において、素子の縦方向のスケー
リングに伴ってＭＯＳトランジスタのゲート酸化膜の膜
厚が薄くなると、上記外部端子に高電圧入力が印加され
た時に入力回路初段ゲートのゲート酸化膜が破壊するお
それが生じ、これを解決するために入力保護用のデプレ
ッション型トランジスタを使用すると、製造工程が増加
し、製造コストが増加するという問題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、特別な製造工程を追加することなく、通常動
作用の入力回路および高電圧検知回路が共通に接続され
ている外部端子に高電圧入力が印加された時に入力回路
初段ゲートのゲート酸化膜を破壊から保護し得る入力保
護回路を有する半導体装置を提供することを目的とす
る。
たもので、特別な製造工程を追加することなく、通常動
作用の入力回路および高電圧検知回路が共通に接続され
ている外部端子に高電圧入力が印加された時に入力回路
初段ゲートのゲート酸化膜を破壊から保護し得る入力保
護回路を有する半導体装置を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
外部端子と、前記外部端子に接続され、接地電位及びそ
の接地電位より高い第１のレベルの電位により駆動され
る入力回路と、前記外部端子に接続され、前記第１のレ
ベルの電位より高い第２のレベルの電位を検知する高電
圧検知回路と、前記外部端子と前記入力回路との間に直
列に挿入された抵抗素子と、前記抵抗素子の入力回路側
の一端側と前記第１のレベルの電位のノードとの間に接
続され、前記外部端子に前記第２のレベルの電位が入力
されて前記高電圧検知回路が動作する際に導通し、導通
状態の時に前記第２のレベルの電位を前記抵抗素子とそ
の導通抵抗とに応じて分割し、この分割した電位が前記
入力回路に印加されることで前記入力回路に印加される
電界を緩和する一方向性素子とを具備することを特徴と
する。
外部端子と、前記外部端子に接続され、接地電位及びそ
の接地電位より高い第１のレベルの電位により駆動され
る入力回路と、前記外部端子に接続され、前記第１のレ
ベルの電位より高い第２のレベルの電位を検知する高電
圧検知回路と、前記外部端子と前記入力回路との間に直
列に挿入された抵抗素子と、前記抵抗素子の入力回路側
の一端側と前記第１のレベルの電位のノードとの間に接
続され、前記外部端子に前記第２のレベルの電位が入力
されて前記高電圧検知回路が動作する際に導通し、導通
状態の時に前記第２のレベルの電位を前記抵抗素子とそ
の導通抵抗とに応じて分割し、この分割した電位が前記
入力回路に印加されることで前記入力回路に印加される
電界を緩和する一方向性素子とを具備することを特徴と
する。
【００１２】
【作用】外部端子に高電圧入力が印加された時、高電圧
入力が所定値以上になると、抵抗素子と一方向性素子と
の抵抗分割により降圧された電圧が入力回路の初段ゲー
トに印加されるので、入力回路の初段のゲート酸化膜が
破壊されることはない。上記一方向性素子としては、Ｐ
Ｎ接合ダイオードやゲート・ドレイン相互が接続された
エンハンスメント型のＮチャネルＭＯＳトランジスタが
考えられる。このようなダイオードやエンハンスメント
型のＭＯＳトランジスタや抵抗素子は、通常の半導体装
置でよく使用されており、特別な製造工程を追加するこ
となく設けることができる。
入力が所定値以上になると、抵抗素子と一方向性素子と
の抵抗分割により降圧された電圧が入力回路の初段ゲー
トに印加されるので、入力回路の初段のゲート酸化膜が
破壊されることはない。上記一方向性素子としては、Ｐ
Ｎ接合ダイオードやゲート・ドレイン相互が接続された
エンハンスメント型のＮチャネルＭＯＳトランジスタが
考えられる。このようなダイオードやエンハンスメント
型のＭＯＳトランジスタや抵抗素子は、通常の半導体装
置でよく使用されており、特別な製造工程を追加するこ
となく設けることができる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１４】図１は、本発明の第１実施例に係る不揮発
性メモリ集積回路の入力回路部を示している。１１は外
部端子、１２は上記外部端子に接続されている通常動作
用の入力回路（例えばＣＭＯＳインバータ）、１３は上
記外部端子に接続された例えばテストモード設定用の高
電圧検知回路である。１４は上記外部端子１１と上記入
力回路１２の初段ゲートとの間に直列に挿入された抵抗
素子である。さらに、上記抵抗素子１４の一端側（入力
回路１２側）とＶcc電源ノードとの間に電流を一方向へ
流す特性を有する一方向性素子が接続されており、この
一方向性素子として本例ではダイオード１５が用いられ
ている。
性メモリ集積回路の入力回路部を示している。１１は外
部端子、１２は上記外部端子に接続されている通常動作
用の入力回路（例えばＣＭＯＳインバータ）、１３は上
記外部端子に接続された例えばテストモード設定用の高
電圧検知回路である。１４は上記外部端子１１と上記入
力回路１２の初段ゲートとの間に直列に挿入された抵抗
素子である。さらに、上記抵抗素子１４の一端側（入力
回路１２側）とＶcc電源ノードとの間に電流を一方向へ
流す特性を有する一方向性素子が接続されており、この
一方向性素子として本例ではダイオード１５が用いられ
ている。
【００１５】なお、上記抵抗素子１４は、Ｎ型の高濃度
不純物拡散層あるいは多結晶シリコン膜を用いて形成さ
れている。また、上記ダイオード１５は、Ｎ型半導体基
板（あるいはＰ型半導体基板内のＮウェル）とＰ型の高
濃度不純物拡散層とのＰＮ接合を用いて形成されてい
る。これらの抵抗素子１４やダイオード１５は、通常の
半導体装置でよく使用されており、特別な製造工程を追
加することなく設けることができる。
不純物拡散層あるいは多結晶シリコン膜を用いて形成さ
れている。また、上記ダイオード１５は、Ｎ型半導体基
板（あるいはＰ型半導体基板内のＮウェル）とＰ型の高
濃度不純物拡散層とのＰＮ接合を用いて形成されてい
る。これらの抵抗素子１４やダイオード１５は、通常の
半導体装置でよく使用されており、特別な製造工程を追
加することなく設けることができる。
【００１６】上記実施例の入力回路部によれば、外部端
子１１に高電圧入力が印加された時、高電圧入力がＶcc
＋ＶF（ＶFはダイオード１５の順方向電圧降下）以上に
なると、ダイオード１５がオンし、抵抗素子１４の一端
側（入力回路１２側）の電圧は、高電圧入力が抵抗素子
１４とダイオード１５のオン抵抗（順方向抵抗）との抵
抗分割により降圧された値になり、この降圧電圧が入力
回路１２の初段ゲートに印加される。従って、抵抗素子
１４とダイオード１５のオン抵抗との抵抗比を適切に設
定しておくことにより、外部端子１１に高電圧入力が印
加された時、入力回路１２に印加される電界が緩和さ
れ、入力回路１２の初段のゲート酸化膜を破壊から保護
することが可能になる。
子１１に高電圧入力が印加された時、高電圧入力がＶcc
＋ＶF（ＶFはダイオード１５の順方向電圧降下）以上に
なると、ダイオード１５がオンし、抵抗素子１４の一端
側（入力回路１２側）の電圧は、高電圧入力が抵抗素子
１４とダイオード１５のオン抵抗（順方向抵抗）との抵
抗分割により降圧された値になり、この降圧電圧が入力
回路１２の初段ゲートに印加される。従って、抵抗素子
１４とダイオード１５のオン抵抗との抵抗比を適切に設
定しておくことにより、外部端子１１に高電圧入力が印
加された時、入力回路１２に印加される電界が緩和さ
れ、入力回路１２の初段のゲート酸化膜を破壊から保護
することが可能になる。
【００１７】図２は、本発明の第２実施例に係る不揮発
性メモリ集積回路の入力回路部を示している。この第２
実施例は、前記第１実施例と比べて、ダイオード１５に
代えて、ゲート・ドレイン相互が接続されたエンハンス
メント型のＮチャネルＭＯＳトランジスタ２５が用いら
れている点が異なり、その他は同じであるので図１中と
同一符号を付している。
性メモリ集積回路の入力回路部を示している。この第２
実施例は、前記第１実施例と比べて、ダイオード１５に
代えて、ゲート・ドレイン相互が接続されたエンハンス
メント型のＮチャネルＭＯＳトランジスタ２５が用いら
れている点が異なり、その他は同じであるので図１中と
同一符号を付している。
【００１８】上記第２実施例の入力回路部によれば、外
部端子１１に高電圧入力が印加された時、高電圧入力が
Ｖcc＋ＶTHN （ＶTHN はエンハンスメント型のＮチャネ
ルトランジスタ２５の閾値電圧）以上になると、トラン
ジスタ２５がオンし、抵抗素子１４の一端側（入力回路
１２側）の電圧は、高電圧入力が抵抗素子１４とトラン
ジスタ２５のオン抵抗との抵抗分割により降圧された値
になり、この降圧電圧が入力回路１１の初段ゲートに印
加される。従って、抵抗素子１４とトランジスタ２５の
オン抵抗との抵抗比を適切に設定しておくことにより、
入力回路１１の初段のゲート酸化膜を破壊から保護する
ことが可能になる。
部端子１１に高電圧入力が印加された時、高電圧入力が
Ｖcc＋ＶTHN （ＶTHN はエンハンスメント型のＮチャネ
ルトランジスタ２５の閾値電圧）以上になると、トラン
ジスタ２５がオンし、抵抗素子１４の一端側（入力回路
１２側）の電圧は、高電圧入力が抵抗素子１４とトラン
ジスタ２５のオン抵抗との抵抗分割により降圧された値
になり、この降圧電圧が入力回路１１の初段ゲートに印
加される。従って、抵抗素子１４とトランジスタ２５の
オン抵抗との抵抗比を適切に設定しておくことにより、
入力回路１１の初段のゲート酸化膜を破壊から保護する
ことが可能になる。
【００１９】
【発明の効果】上述したように本発明の半導体装置によ
れば、特別な製造工程を追加することなく、通常動作用
の入力回路および高電圧検知回路が共通に接続されてい
る外部端子に高電圧入力が印加された時に入力回路初段
ゲートのゲート酸化膜が破壊されることを防止すること
ができる。
れば、特別な製造工程を追加することなく、通常動作用
の入力回路および高電圧検知回路が共通に接続されてい
る外部端子に高電圧入力が印加された時に入力回路初段
ゲートのゲート酸化膜が破壊されることを防止すること
ができる。
【図１】本発明の第１実施例に係る不揮発性メモリ集積
回路の入力回路部を示す回路図。
回路の入力回路部を示す回路図。
【図２】本発明の第２実施例に係る不揮発性メモリ集積
回路の入力回路部を示す回路図。
回路の入力回路部を示す回路図。
【図３】従来の不揮発性メモリ集積回路の入力回路部を
示す回路図。
示す回路図。
１１…外部端子、１２…通常動作用の入力回路、１３…
高電圧検知回路、１４…抵抗素子、１５…ダイオード、
２５…ハンスメント型のＭＯＳトランジスタ。
高電圧検知回路、１４…抵抗素子、１５…ダイオード、
２５…ハンスメント型のＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−39200（ＪＰ，Ａ) 特開 平１−119983（ＪＰ，Ａ) 特開 平１−179446（ＪＰ，Ａ) 特開 昭61−217982（ＪＰ，Ａ) 特開 昭60−20396（ＪＰ，Ａ) 特開 昭55−87391（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 G11C 29/00
Claims (3)
- 【請求項１】 外部端子と、 前記外部端子に接続され、接地電位及びその接地電位よ
り高い第１のレベルの電位により駆動される入力回路
と、 前記外部端子に接続され、前記第１のレベルの電位より
高い第２のレベルの電位を検知する高電圧検知回路と、 前記外部端子と前記入力回路との間に直列に挿入された
抵抗素子と、 前記抵抗素子の入力回路側の一端側と前記第１のレベル
の電位のノードとの間に接続され、前記外部端子に前記
第２のレベルの電位が入力されて前記高電圧検知回路が
動作する際に導通し、導通状態の時に前記第２のレベル
の電位を前記抵抗素子とその導通抵抗とに応じて分割
し、この分割した電位が前記入力回路に印加されること
で前記入力回路に印加される電界を緩和する一方向性素
子とを具備することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記一方向性素子は、ＰＮ接合ダイオードであることを特
徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記一方向性素子は、ゲート・ドレイン相互が接続された
エンハンスメント型のＮチャネルＭＯＳトランジスタで
あることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30433891A JP3351546B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30433891A JP3351546B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05144271A JPH05144271A (ja) | 1993-06-11 |
| JP3351546B2 true JP3351546B2 (ja) | 2002-11-25 |
Family
ID=17931807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30433891A Expired - Fee Related JP3351546B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3351546B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3617425B2 (ja) | 2000-07-28 | 2005-02-02 | 株式会社デンソー | 半導体集積回路装置の入力インターフェイス回路 |
-
1991
- 1991-11-20 JP JP30433891A patent/JP3351546B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05144271A (ja) | 1993-06-11 |
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Legal Events
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|---|---|---|---|
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