TWI828488B - 用於iii/v族d模式緩衝fet邏輯(bfl)之共閘極輸入電路 - Google Patents

用於iii/v族d模式緩衝fet邏輯(bfl)之共閘極輸入電路 Download PDF

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Abstract

用於III/V族D模式緩衝FET邏輯(BFL)之一共閘極輸入電路使動態範圍達到最大以驅動一位準偏移區段，用來設定適當之電壓位準以切換BFL，並且允許開關點與動態範圍解耦。一共閘極切換區段包括在高與低供應Vdd與Vee1 (通常為接地電位)之間串聯連接的被組配為一負載之一D模式FET (FET1)、及被組配為一共閘極之一D模式FET (FET2)。FET2之閘極電極係耦接至Vee1，並且FET2之源極電極係藉由外部數位信號驅動。這消除了附加供應Vss，從而使該區段在Vdd與Vee1之間切換之動態範圍達到最大，並且使動態範圍與開關點解耦。一輸入位準偏移區段可使連至FET2之源極電極的資料輸入偏移，用來使開關點偏移並用來呈現一高輸入阻抗。

Description

用於III/V族D模式緩衝FET邏輯(BFL)之共閘極輸入電路
本發明係有關於用於介接外部數位信號之輸入電路，通常是將CMOS TTL介接至具有D模式緩衝FET邏輯(BFL)之III/V族積體電路(IC)。
由諸如砷化鎵(GaAs)、氮化鎵(GaN)及磷化銦(InP)等III/V族材料形成之高度整合式單塊微波積體電路(MMIC)通常在相控陣列系統中用於在一單晶片上進行數種功能，即切換、相移控制、衰減控制及放大。如圖1所示，一MMIC晶片 100舉例而言，包括D模式緩衝FET邏輯(BFL) 102以提供一數位衰減器 104、一數位移相器 106、一RF放大器 107及一RF開關 108。一外部數位控制器 110提供控制FET邏輯電路系統之數位控制信號 112。為了減少進行這些功能所需之外部控制線量，一輸入電路 114係嵌入到III/V族MMIC裡以進行一「串列輸入至平行輸出」變換。此嵌入式變換可取用一單一外部資料控制線輸入，並且將其變換成III/V族MMIC內之許多平行輸出控制信號。外部數位控制信號通常處於標準CMOS TTL位準，例如5V CMOS、TTL、LVTTL、2.5V及1.8V。基於空乏模式(D模式) FET技術之III/V族MMIC較佳為將緩衝FET邏輯(BFL)用於嵌入式數位電路系統。其他III/V族IC也需要輸入電路。
當將數位信號從一種類型之裝置，這裡為一數位控制器，轉換成III/V族MMIC時，信號必須相容並充分再生，以供第二裝置處理此類信號。因此，輸入電路 114還必須提供一CMOS至III/V族BFL介面，用以將CMOS電壓位準(例如，對於2.5 TTL，一邏輯0為0 V至0.5 V，並且一邏輯1為2至2.5 V)轉換成經良好調節之D模式III/V族電壓位準(例如，一邏輯0大約為0.2 V，並且一邏輯1為2.4 V)。為了使信號之再生達到最大，期望在可用電力供應之限制範圍內使峰間電壓擺幅(例如：動態範圍)達到最大。輸入電路 114通常係在任何邏輯閘功能級之前嵌入於MMIC中。輸入電路包括用以使可用電力供應之動態範圍達到最大之一切換區段、以及用以為III/V族D模式FET設定適當電壓位準之一位準偏移功能。
BFL中使用之D模式FET係「常通」裝置，需要一負閘極對源極電壓Vgs才能使電晶體進入一開路或斷開(非傳導)狀態。一典型負Vgs閾值可能是-0.9 V，其稱為「開關點」。此負閘極源極電壓要求可限制一給定供應可用之動態範圍量，直接影響邏輯輸入電路之電壓雜訊裕度。此動態範圍限制係核心BFL胞元內一「共源極」切換區段之一直接結果。美國專利5,705,940圖10、美國專利5,286,985圖1以及Chiara Ramella等人等人於Electronics 2021, 10, 3020第1至16頁之「GaAs-Based Serial-Input-Parallel-Output Interfaces for Microwave Core-Chips」中說明共源極輸入電路之實例。
圖2A至2C繪示用於將外部CMOS數位信號與D模式III/V族BFL介接之一緩衝邏輯FET反相器 200之一典型實施例。在這項實例中，資料輸入 202對於邏輯0具有0 V至0.5 V且對於邏輯1具有2 V至2.5 V之一電壓位準。資料輸出 204(用以切換D模式III/V族FET)對於邏輯0具有大約0.2 V (理想情況下接地電位為0 V)且對於邏輯1具有大約1.5 V之一電壓位準。反相器 200包括將資料輸入 202反相並切換以為可用電力供應提供一動態範圍之一共源極切換區段 206、以及為資料輸出 204設定適當電壓位準之一位準偏移區段 208。
共源極切換區段 206包括在一高供應電壓Vdd (例如：4 V)與一低供應電壓Vee (例如：接地電位)之間串聯連接的被組配為一負載之一D模式FET (FET1)及被組配為一共源極開關之一D模式FET (FET2)。更具體而言，負載FET1之汲極電極係耦接至Vdd，且其閘極-源極連接係在一中間輸出 210處耦接至共源極FET2之汲極。資料輸入 202係指向共源極FET2之閘極電極。閘極電極向外部數位控制器呈現一高輸入阻抗，從而限制驅動輸入電路所需之電流量。正因如此，在驅動閘極電極之同時使共源極FET2汲極及源極電極偏置係常見實作。在共源極FET2之源極電極處施加一附加供應電壓Vss (例如：1.5 V)。Vss通常係憑藉二極體或分壓器從現有供應電壓導出。需要Vss才能在資料輸入為邏輯0 (0至0.5 V)時產生負Vgs以阻斷FET2。舉例而言，如果資料輸入為0.5 V，則Vgs = -1 V，這足以阻斷FET。當資料輸入為一邏輯1 (2 V至2.5 V)時，Vgs為正且FET2維持導通。
如圖2B所示，當資料輸入為一邏輯0時，共源極FET2阻斷，因此沒有電流流經負載FET1，致使一中間輸出電壓 212在一中間輸出 210處拉升至Vdd (例如：4 V)。當資料輸入為一邏輯1時，共源極FET2接通，並且將中間輸出電壓 212下拉至Vss (例如：1.5 V)。如所示，如果不需要Vss並且邏輯狀態已反相，則共源極切換區段之一動態範圍 214受限於2.5 V，而不是一最大之4 V。
開關點 216係由閾值Vgs (FET2停止傳導電流之點)及附加供應Vss所確定之點。在這項實例中，開關點 216為1.5 V (Vss) + Vgs閾值(-0.9 V)，其係0.6 V。低於0.6 V (資料輸入邏輯0之範圍)會阻斷FET2。開關點 216係由Vss之值有效設定。最小開關點，從而最小Vss，係由資料輸入邏輯0之範圍之上端所確定。在這項實例中，資料輸入邏輯0為0 V至0.5 V。0之最大值小於開關點。如果是一更高之開關點，且若有必要，如果是更高之Vss，這對於一給定高供應Vdd將進一步降低動態範圍 214。開關點對動態範圍之耦合可使設計複雜化或受限於針對不同外部數位邏輯，諸如5V CMOS、TTL、LVTTL、2.5 V及1.8 V適當地切換，其具有不同高電壓供應及不同切換區域。
請再參照圖2A，位準偏移區段 208包括被組配為一源極隨耦器之一D模式FET (FET3)、N個串聯連接之二極體Dn以及被組配為一電流源之一D模式FET (FET4)。FET3之汲極電極係耦接至高供應Vdd。FET3之閘極電極係耦接至中間輸出 210，以使得FET3之源極處之一電壓跟隨中間輸出電壓 212。N個二極體Dn將此電壓向下偏移N個二極體壓降(例如：N*0.6 V)，用以在電流源FET4之汲極電極處為資料輸出 204產生低及高輸出電壓位準 218。在一替代實施例中，二極體Dn及FET4可用一負載電阻器取代。通常，一輸出邏輯0之低輸出電壓位準受驅動至低供應(例如：接地電位)。為此，二極體壓降必須超出Vss。在這種狀況中，N=3個二極體係用於將資料輸出邏輯0驅動至接地。這必然使邏輯1之輸出電壓位準同量降低。結果是，如圖2C所示，反相器 200之一動態範圍 220係進一步受限，在這種狀況中係受限於1.5 V。反相器不可為邏輯1支援一更高電壓位準並且仍然為邏輯0提供處於接地電位之一低電壓位準。
以下係本發明之一彙總，以便提供對本發明一些態樣之一基本理解。此彙總用意不在於識別本發明之關鍵或重要元件或描繪本發明之範疇。其唯一目的是用來以一簡化形式介紹本發明之一些概念，作為稍後所介紹更詳細說明及定義申請專利範圍之一序言。
本發明提供一種用於III/V族D模式緩衝FET邏輯(BFL)之輸入電路，其使提供自一共閘極切換區段之動態範圍達到最大以驅動一輸出位準偏移區段，用來設定適當之電壓位準以切換BFL，並且允許開關點與動態範圍解耦。增加高增益共閘極切換區段之動態範圍使位準偏移區段造成雜訊效能衰減之雜訊影響降低。將開關點與動態範圍解耦允許開關點設定成適應輸入邏輯位準之不同電壓範圍，而不會造成動態範圍衰減。與常見之開關組態不同的是，共閘極輸入電路為非反相。
這是在一III/V族IC中達成，其中一共閘極切換區段包括在高與低供應Vdd與Vee1 (通常為接地電位)之間串聯連接的被組配為一負載之一D模式FET (FET1)、及被組配為一共閘極之一D模式FET (FET2)。FET2之閘極電極係耦接至Vee1，並且FET2之源極電極係藉由外部數位信號驅動。這消除了附加供應Vss，從而使該區段在Vdd與Vee1之間切換之動態範圍達到最大，並且使動態範圍與開關點解耦。
一輸入位準偏移區段可使施加至FET2之源極電極的資料輸入電壓位準偏移，用來使開關點偏移及/或用來呈現一高輸入阻抗。在一項實施例中，輸入位準偏移區段包括被組配為一源極隨耦器之一D模式FET、M個串聯連接之二極體以及被組配為一電流源之一D模式FET。源極隨耦器之閘極電極向數位輸入信號呈現一高輸入阻抗，並且M個串聯連接之二極體使開關點偏移。在另一實施例中，省略源極隨耦器，並且數位輸入信號係直接耦接至M個串聯連接之二極體以使開關點偏移。
連同附圖，從以下對較佳實施例之詳細說明，本發明之這些及其他特徵及優點對所屬技術領域中具有通常知識者將顯而易見，其中：
本發明提供一種用於III/V族D模式緩衝FET邏輯(BFL)之輸入電路，其使提供自一共閘極切換區段之動態範圍達到最大以驅動一位準偏移區段，用來設定適當之電壓位準以切換BFL，並且將開關點與動態範圍解耦。增加高增益共閘極切換區段之動態範圍使位準偏移區段造成雜訊效能衰減之雜訊影響降低。將開關點與動態範圍解耦允許開關點設定成適應輸入邏輯位準之不同電壓範圍，而不會造成動態範圍衰減。與常見之開關組態不同的是，共閘極輸入電路為非反相。
這是在一III/V族IC中達成，其中一共閘極切換區段包括在高與低供應Vdd與Vee1 (通常為接地電位)之間串聯連接的被組配為一負載之一D模式FET (FET1)、及被組配為一共閘極之一D模式FET (FET2)。FET2之閘極電極係耦接至Vee1，並且FET2之源極電極係藉由外部數位信號驅動。這消除了附加供應Vss，從而使該區段在Vdd與Vee1 (大約)之間切換之動態範圍達到最大，並且允許動態範圍與開關點解耦。一輸入位準偏移區段可使連至FET2之源極電極的資料輸入偏移，用來使開關點偏移並用來呈現一高輸入阻抗。
現請參照圖3A至3C，在一實施例中，一輸入電路 300將外部數位信號，例如標準CMOS位準，例如5V CMOS、TTL、LVTTL、2.5 V及1.8 V，與D模式III/V族BFL介接。在這項實例中，資料輸入 302對於邏輯0具有0 V至0.5 V且對於邏輯1具有2 V至2.5 V之一電壓位準。資料輸出 304(用以切換D模式III/V族FET)對於邏輯0具有大約0.2 V (理想情況下接地電位為0 V)且對於邏輯1具有大約2.6 V之一電壓位準。非反相輸入電路 300包括將資料輸入 302切換以為可用電力供應使一動態範圍達到最大之一共閘極切換區段 306、以及為資料輸出 304設定適當電壓位準之一位準偏移區段 308。
共閘極切換區段 306包括在一高供應電壓Vdd (例如：4 V)與一低供應電壓Vee (例如：接地電位)之間串聯連接的被組配為一負載之一D模式FET (FET1)及被組配為一共閘極開關之一D模式FET (FET2)。更具體而言，負載FET1之汲極電極係耦接至Vdd，且其閘極-源極連接係在一中間輸出 310處耦接至共源極FET2之汲極。FET2之閘極電極係連接至Vee1 (例如：接地電位)。資料輸入 302係指向共源極FET2之源極電極。源極電極向外部數位控制器呈現一低輸入阻抗，遠低於看進閘極電極之阻抗。正因如此，將源極電極驅動需要更高之電流位準，並且非為標準實務。
可實現切換共閘極FET2所需之閘極對源極電壓Vgs，且具體為負Vgs ＜ 0.9 V，且閘極電極處無需一附加供應電壓。舉例而言，如果資料輸入為0.5 V，則Vgs = -0.5 V，這不足以阻斷FET2，因此其維持處於其常通狀態。當資料輸入為邏輯1 (2 V至2.5 V)時，Vgs為＜ -2 V且FET2阻斷。
如圖3B所示，當資料輸入為一邏輯1時，共閘極FET2阻斷，因此沒有電流流經負載FET1，致使一中間輸出電壓 312在一中間輸出 310處拉升至Vdd (例如：4 V)。當資料輸入為一邏輯0時，共閘極FET2接通，並且將中間輸出電壓 312下拉至接近接地電位。如所示，共源極切換區段之一動態範圍 314近似於介於正供應Vdd與接地電位之間的軌對軌電壓範圍。輸出電壓 312未全然達到接地電位，因為在0 V至0.5 V範圍內之資料輸入邏輯0電壓下，共閘極FET2未完全導通。
開關點 316係由閾值Vgs (FET2停止傳導電流之點)所確定之點。在這項實例中，開關點 316為0 V (接地電位) + Vgs閾值(-0.9 V)，其係0.9 V。低於0.9 V (資料輸入邏輯0之範圍)會使FET2維持導通。開關點 316與接地電位解耦。
請再參照圖3A，位準偏移區段 308包括被組配為一源極隨耦器之一D模式FET (FET3)、N個串聯連接之二極體Dn以及被組配為一電流源之一D模式FET (FET4)。FET3之汲極電極係耦接至高供應Vdd。FET3之閘極電極係耦接至中間輸出 310，以使得FET3之源極處之一電壓跟隨中間輸出電壓 312。N個二極體Dn將此電壓向下偏移N個二極體壓降(例如：N*0.6 V)，用以在電流源FET4之汲極電極處為資料輸出 304產生低及高輸出電壓位準 318。N可以是0個、1個或多個。在一替代實施例中，二極體Dn及FET4可用一負載電阻器取代。通常，一輸出邏輯0之低輸出電壓位準受驅動至低供應(例如：接地電位)。為此，二極體壓降必須超出Vss。在這種狀況中，N=3個二極體係用於將資料輸出邏輯0驅動至接地。這必然使邏輯1之輸出電壓位準同量降低。結果是，如圖2C所示，輸入 300之一動態範圍 320係2.6 V。對於相同之供應電壓Vdd，共閘極輸入電路 300相比於共源極反相器支援一更高動態範圍。
III/V族IC中之二極體可製作為標準p-n接面二極體，或可以是被組配為一二極體之一D模式FET。
一輸入位準偏移器可置於資料輸入與共閘極FET2之源極電極之間，用來使開關點偏移(不會影響共閘極切換區段之動態範圍)，並且向資料輸入呈現一高輸入阻抗以降低驅動輸入電路之電流要求。為求簡短，將不重複輸入電路之說明，並且相似之參考數字符號將用於圖3A中所示之輸入電路。
現請參照圖4A至4C，在一實施例中，一輸入電路 400包括置於資料輸入 302與共閘極FET2之源極電極之間的一輸入位準偏移器 402，其使開關點 404從0.9 V偏移至2.1 V，並且向資料輸入 302(例如：外部數位控制器)呈現一高輸入阻抗以減少驅動輸入電路所需之電流量。輸入位準偏移器 402係一源極隨耦器網路，其包括一D模式FET (FET5)、以及作為一電流源連接至接地電位之一D模式FET (FET6)，FET5之汲極電極係連接Vdd、一閘極受到資料輸入驅動、及一源極電極耦接至M個串聯連接之二極體Dm (M可以是0個、1個或多個)，FET6之汲極電極係係連接至共閘極FET2之源極電極。相比於看進FET2之源極電極的阻抗，看進FET 5之閘極電極的阻抗向資料輸入信號及外部數位控制器呈現一高很多之阻抗。源極隨耦器有助於維持信號及完整性，並且其輸出能夠驅動由共閘極FET2之源極產生之低阻抗負載。
如圖4B所示，M個串聯連接之二極體使開關點從FET2之固有Vgs偏離M*Vdiode。在這種狀況中，M=2，並且開關點係0.9 V + 2*0.6等於2.1 V。一資料輸入邏輯0將FET5置於低電流狀態，其中隨耦器之輸出走向接地電位但未達到接地電位，原因在於FET5之截止不完整。FET2之源極處之電壓低，並且FET2維持導通，將中間輸出 310處之中間電壓 406拉向接地電位。請注意，因為開關點 404已外推至2.1 V，0 V至0.5V範圍內之一資料輸入邏輯0已使共閘極FET2接通，使得可將中間電壓 406更向接地電位拉近。一資料輸入邏輯1增加FET5電流，使電流源FET6之汲極處之電位及目前共閘極FET2之源極電極處之電壓提升，用以阻斷FET2，迫使中間電壓 406轉至高供應Vdd。二極體之數量M係選自於無至數個，用以增強由於FET 5之關掉不完整而導致之低邏輯條件。共閘極切換區段之一動態範圍 407大約跨越高供應Vdd至接地電位。如圖4C所示，輸出位準偏移器使資料輸出之低及高電壓 408及 410偏移至大約接地電位及約2.6 V，如前。輸入位準偏移器影響開關點及輸入阻抗，但不影響切換區段之動態範圍 407或輸入電路之動態範圍 412。
現請參照圖5A至5C，在一實施例中，一輸入電路 500包括置於資料輸入 302與共閘極FET2之源極電極之間的一輸入位準偏移器 502，其使開關點 504從0.9 V偏移至2.1 V。輸入位準偏移器 502包括連接至資料輸入 302之M個串聯連接之二極體Dm，其與一D模式FET (FET5)串聯，作為一電流源連至接地電位，FET5之汲極電極係連接至共閘極FET2之源極電極。
如圖4B所示，一資料輸入邏輯0將串聯連接之二極體Dm阻斷，使得FET5在其線性或低電阻模式中運作，用以將FET2之源極處之電壓保持在低位準。共閘極FET2維持導通，將中間輸出 310處之中間電壓 506拉向接地電位。一資料輸入邏輯1將串聯連接之二極體接通，使FET5飽和，這會增加共閘極FET2之源極電極處之電壓，阻斷FET2，並且強制中間電壓 506轉至高供應Vdd。輸入位準偏移器之這種組態在一邏輯高狀態期間呈現一更低輸入阻抗，但在達到一邏輯低方面更有效，因為二極體關掉。M個串聯連接之二極體使開關點從FET2之固有Vgs偏離M*Vdiode。在這種狀況中，M=2，並且開關點為0.9 V + 2*0.6等於2.1 V。如圖5C所示，輸出位準偏移器使資料輸出之低及高電壓 508及 510偏移至大約接地電位及約2.6 V，如前。
本發明之範疇內得以思忖用以使開關點位移及/或使看向輸入電路之輸入阻抗增加之一輸入位準偏移器之其他組態。
儘管已經展示及說明本發明之數項說明性實施例，所屬技術領域中具有通常知識者仍將想到眾多變例及替代實施例。得以思忖並且施作此類變例及替代實施例而不脫離如隨附申請專利範圍所定義之本發明之精神及範疇。
100:MMIC晶片 102:BFL 104:數位衰減器 106:數位移相器 107:RF放大器 108:RF開關 110:外部數位控制器 112:數位控制信號 114,300,400,500:輸入電路 200:緩衝邏輯FET反相器 204,304:資料輸出 206:共源極切換區段 208,308:位準偏移區段 210:中間輸出 212,312:中間輸出電壓 214,220,314,320,407,412:動態範圍 216,316,404,504:開關點 218,318:輸出電壓位準 302:資料輸入 306:共閘極切換區段 402,502:輸入位準偏移器 406,506:中間電壓 408,508:低電壓 410,510:高電壓
圖1如上述，係一III/V族IC的一方塊圖，其包括D-模式BFL及一輸入電路，用來將外部邏輯信號轉換成相容於驅動III/V族D模式FET之電壓位準；
圖2A至2C如上述，繪示一輸入反相器以及受切換電壓之動態範圍的一實施例，該輸入反相器包括一共源極切換區段及一源極隨耦器位準偏移器；
圖3A至3C繪示一輸入反相器以及受切換電壓之動態範圍的一第一實施例，該輸入反相器包括其源極係直接耦接至輸入邏輯信號之一共閘極切換區段及一源極隨耦器位準偏移器；
圖4A至4C繪示一輸入反相器以及受切換電壓之動態範圍的一第二實施例，該輸入反相器包括其源極係透過一高阻抗輸入位準偏移器耦接至輸入邏輯信號之一共閘極切換區段及一源極隨耦器位準偏移器；以及
圖5A至5C繪示一輸入反相器以及受切換電壓之動態範圍的一第二實施例，該輸入反相器包括其源極係透過一高阻抗輸入位準偏移器耦接至輸入邏輯信號之一共閘極切換區段及一源極隨耦器位準偏移器。
300:輸入電路 302:資料輸入 304:資料輸出 306:共閘極切換區段 308:位準偏移區段

Claims (20)

  1. 一種III/V族積體電路(IC)，其包含：空乏模式(D模式)場效電晶體(FET)，其係形成於由一III/V族半導體材料所組成之一基體中；一輸入電路，其具有被組配用以接收數位邏輯信號0及1分別地作為低輸入電壓及高輸入電壓之一輸入，用於一第一技術，該輸入電路包含一共閘極切換區段，其包括分別在高供應Vdd與低供應Vee1之間串聯連接的被組配為一負載之一D模式FET(FET1)與被組配為一共閘極開關之一D模式FET(FET2)，該共閘極開關回應於一開關點之相對側的低輸入電壓及高輸入電壓而分別地維持導通及阻斷，用來在跨越Vdd至Vee1之一動態範圍內切換一中間電壓；以及一輸出位準偏移器，其包括被組配為一源極隨耦器之一D模式FET(FET3)、及被組配用以將該中間電壓向下偏移至與位處一電路輸出之切換D模式FET相容之低輸出電壓及高輸出電壓的一負載，以及一或多個緩衝FET數位邏輯電路，其係耦接至該電路輸出，各該邏輯電路包含回應於處於該輸出低輸出電壓及高輸出電壓之數位邏輯信號0及1的一D模式FET組態。
  2. 如請求項1之III/V族IC，其中該第一技術係一矽CMOS技術。
  3. 如請求項1之III/V族IC，其中該III/V族半導體材料係選自於GaAs、GaN及InP中之一者。
  4. 如請求項1之III/V族IC，其中該III/V族IC係一單塊微波IC(MMIC)，並且該一或多個緩衝FET數位邏輯電路包括一數位衰減器、一數位移相器、一RF放大器及一RF開關中之一或多者。
  5. 如請求項1之III/V族IC，其中該負載包含N個串聯連接之二極 體及被組配為一電流源之一D模式FET(FET4)。
  6. 如請求項1之III/V族IC，其中低供應Vee1處於接地電位或更低電位。
  7. 如請求項1之III/V族IC，其中FET2具有在該中間電壓被切換之一中間輸出處耦接至FET1之一閘極源極連接的一汲極電極、耦接至Vee1之一閘極電極、及耦接至該電路輸入之一源極電極。
  8. 如請求項7之III/V族IC，其中FET2之該源極電極係直接連接至該輸入，其中該開關點係FET2之該源極電極處達到阻斷FET2所需之一負閘極對源極電壓Vgs時之電壓。
  9. 如請求項7之III/V族IC，其中一標稱開關點係FET2之該源極電極處達到阻斷FET2所需之一負閘極對源極電壓Vgs時之電壓，其更包含：一輸入位準偏移器，其介於該輸入與FET2之該源極電極之間，被組配用以使該標稱開關點偏移一正偏移量。
  10. 如請求項9之III/V族IC，其中該輸入位準偏移器被組配用以相比於看進FET2之該源極電極的一阻抗，向該輸入呈現一更高輸入阻抗。
  11. 如請求項9之III/V族IC，其中該輸入位準偏移器及該輸出位準偏移器係獨立的。
  12. 如請求項9之III/V族IC，其中該偏移之開關點大於該輸出位準偏移器之一向下位準偏移。
  13. 如請求項9之III/V族IC，其中該輸入位準偏移器包含一D模式FET(FET5)，FET5被組配為一源極隨耦器，該源極隨耦器之閘極電極係耦接至該輸入，汲極係耦接至Vdd，並且源極係透過M個串聯連接之二極體連接至被組配為一電流源之一D模式FET(FET6)，其中FET5之該閘極電極向資料邏輯信號呈現一高輸入阻抗，其中該正偏移量係橫跨該M個串聯連接之二極體的一電壓 降。
  14. 如請求項9之III/V族IC，其中該輸入位準偏移器包含介於該輸入與被組配為一電流源之一D模式FET之間的M個串聯連接之二極體，其中回應於一數位邏輯信號0，該M個串聯連接之二極體受阻斷，並且不傳導電流以呈現一高輸入阻抗，其中回應於一數位邏輯信號1，該M個串聯連接者受接通，並且傳導電流，藉此降低該高輸入阻抗，其中該正偏移量係橫跨該M個串聯連接之二極體的一電壓降。
  15. 一種III/V族積體電路(IC)，其包含：空乏模式(D模式)場效電晶體(FET)，其係形成於由選自於GaAs、GaN及InP之一III/V族半導體材料所組成之一基體中；一輸入電路，其具有被組配用以接收數位信號0及1分別地作為低輸入電壓及高輸入電壓之一輸入，與Si CMOS技術相容，該輸入電路包含一共閘極切換區段，其包括被組配為耦接至一高供應電壓Vdd之一負載的一D模式FET、被組配為一共閘極開關之一D模式FET，該共閘極開關具有在一中間輸出處耦接至該負載之一閘極源極連接的一汲極電極、耦接至接地電位之一閘極、及耦接至該電路輸入之一源極電極，該共閘極開關回應於一開關點之相對側的低輸入電壓及高輸入電壓而分別地維持導通及阻斷，用來在跨越Vdd至接地電位之一動態範圍內切換一中間電壓；以及一輸出位準偏移器，其包括被組配為一源極隨耦器之一D模式FET、及被組配用以將該中間電壓向下偏移至與位處一電路輸出之切換D模式FET相容之低輸出電壓及高輸出電壓的一負載，以及一或多個緩衝FET數位邏輯電路，其係耦接至該電路輸出，各該邏輯電路包含回應於處於該輸出低輸出電壓及高輸出電壓之數位邏輯信號0及1的一D模式FET組態。
  16. 如請求項15之III/V族IC，其中一標稱開關點係FET之該源極電極處達到阻斷FET2所需之一負閘極對源極電壓Vgs時之電壓，其更包含：一輸入位準偏移器，其介於該輸入與FET2之一源極之間，被組配用以使該標稱開關點偏移一正偏移量。
  17. 一種III/V族積體電路(IC)，其包含：空乏模式(D模式)場效電晶體(FET)，其係形成於由一III/V族半導體材料所組成之一基體中；一輸入，其被組配用以接收數位邏輯信號0及1分別地作為低輸入電壓及高輸入電壓，用於一第一技術；以及一共閘極切換區段，其包括分別在高供應Vdd與低供應Vee1之間串聯連接的被組配為一負載之一D模式FET(FET1)與被組配為一共閘極開關之一D模式FET(FET2)，該共閘極開關之一源極電極回應於一開關點之相對側的低輸入電壓及高輸入電壓而分別地維持導通及阻斷，用來在跨越Vdd至Vee1之一動態範圍內切換一中間電壓。
  18. 如請求項17之III/V族IC，其中FET2具有在該中間電壓被切換之一中間輸出處耦接至FET1之一閘極源極連接的一汲極、耦接至Vee1之一閘極電極、及耦接至該電路輸入之該源極電極。
  19. 如請求項17之III/V族IC，其中一標稱開關點係FET2之該源極電極處達到阻斷FET2所需之一負閘極對源極電壓Vgs時之電壓，其更包含：一輸入位準偏移器，其介於該輸入與FET2之該源極之間，被組配用以使該標稱開關點偏移一正偏移量。
  20. 如請求項19之III/V族IC，其中該輸入位準偏移器相比於看進FET2之該源極電極的一阻抗，向該輸入呈現一更高輸入阻抗。
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