JP5978700B2 - ドライバ回路及び半導体装置 - Google Patents

Description

本発明は、ドライバ回路、及びドライバ回路を有する半導体装置に関する。

ドライバ回路は、入力に応じてハイレベル又はローレベルの信号を出力することを基本動作とする回路である。近年のドライバ回路は、ハイレベル又はローレベルの信号を単に出力すれば良いというものではなくなってきており、出力インピーダンス（ＤＣ特性）が規定されていたり、出力スルーレート（ＡＣ特性）が規定されていたりする。

図９は、ドライバ回路の構成を示す図である。ドライバ回路２１０は、ＰＭＯＳ出力段２２０Ｐ、ＮＭＯＳ出力段２２０Ｎ、ＰＭＯＳ出力段２２０Ｐ及びＮＭＯＳ出力段２２０Ｎを駆動するプレバッファ群２３０Ｐ、２３０Ｎ、及びスルーレート制御部（電流源回路）２４０を有する。また、ドライバ回路２１０には、入力信号ＩＮ、出力インピーダンスを制御するためのＰＭＯＳ用のインピーダンスコードＰＭＩＣ及びＮＭＯＳ用のインピーダンスコードＮＭＩＣ、出力スルーレートを制御するためのスルーレート制御信号ＳＲＣＴＬが、ロジック部２５０から供給される。また、その他の制御信号ＳＩＧもロジック部２５０からドライバ回路２１０に供給される。なお、インピーダンスコードＰＭＩＣ、ＮＭＩＣは、出力段２２０Ｐ、２２０Ｎと同じ構成を持つインピーダンスコード生成部２６０によって生成される。

ＰＭＯＳ出力段２２０Ｐは、出力トランジスタとしての複数のＰチャネル型トランジスタを有する。Ｐチャネル型トランジスタの各々は、ソースが電圧ＶＤＤＨの電源線に接続され、ドレインが抵抗ＲＯＰを介して出力信号ＯＵＴの出力端子に接続される。また、ＮＭＯＳ出力段２２０Ｎは、出力トランジスタとしての複数のＮチャネル型トランジスタを有する。Ｎチャネル型トランジスタの各々は、ソースが基準電位ＶＳＳの電源線に接続され、ドレインが抵抗ＲＯＮを介して出力信号ＯＵＴの出力端子に接続される。ハイレベルを出力するときには、ＰＭＯＳ出力段２２０Ｐの出力トランジスタのゲート電圧を電圧ＶＳＳにしてオン状態にし、ＮＭＯＳ出力段２２０Ｎの出力トランジスタのゲート電圧を電圧ＶＳＳにしてオフ状態にする。また、ローレベルを出力するときには、ＰＭＯＳ出力段２２０Ｐの出力トランジスタのゲート電圧を電圧ＶＤＤＨにしてオフ状態にし、ＮＭＯＳ出力段２２０Ｎの出力トランジスタのゲート電圧を電圧ＶＤＤＨにしてオン状態にする。

ＰＭＯＳ出力段２２０Ｐの出力トランジスタは、それぞれに対応して設けられたプレバッファ２３０Ｐ−１、２３０Ｐ−２、・・・、２３０Ｐ−ｎにより制御される。また、ＮＭＯＳ出力段２２０Ｎの出力トランジスタは、それぞれに対応して設けられたプレバッファ２３０Ｎ−１、２３０Ｎ−２、・・・、２３０Ｎ−ｎにより制御される。

プレバッファ２３０Ｐ−ｉ、２３０Ｎ−ｉ（ｉ＝１〜ｎの自然数）の各々は、出力インピーダンスの調整を目的としたオン／オフ制御部２３１Ｐ、２３１Ｎ、及び出力スルーレートの調整を目的としたゲート駆動部２３２Ｐ、２３２Ｎを有する。オン／オフ制御部２３１Ｐ、２３１Ｎは、インピーダンスコードＰＭＩＣ、ＮＭＩＣに基づいて、ＰＭＯＳ出力段２２０Ｐ及びＮＭＯＳ出力段２２０Ｎにおいて入力信号ＩＮに応じてオン／オフ制御する出力トランジスタの数を調節し出力インピーダンスを調整する。ゲート駆動部２３２Ｐ、２３２Ｎは、スルーレート制御部２４０から供給されるバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮによって駆動能力が制御され、ＰＭＯＳ出力段２２０Ｐ及びＮＭＯＳ出力段２２０Ｎの出力トランジスタを駆動する。

スルーレート制御部２４０は、内部定電流源２４１及びバイアス電圧生成部２４２を有し、スルーレート制御信号ＳＲＣＴＬに応じたバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮを生成し出力する。内部定電流源２４１は、電圧ＶＤＤＨの電源線と基準電位ＶＳＳの電源線との間に接続された抵抗Ｒ２０１及びＮチャネル型トランジスタＮＴ２０１を有し、入力電流を生成する。バイアス電圧生成部２４２には入力電流に応じたＮチャネル型トランジスタ用ゲート電圧ＣＭＩを供給する。バイアス電圧生成部２４２は、内部定電流源２４１のＮチャネル型トランジスタＮＴ２０１にカレントミラー接続されるＮチャネル型トランジスタを有する。バイアス電圧生成部２４２は、スルーレート制御信号ＳＲＣＴＬに応じてカレントミラー比率を変更して得られる、入力電流に応じた出力電流を電流電圧変換してバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮを生成し出力する。

複数のトランジスタを並列に接続し、それらをデジタル制御でオン／オフすることにより所望の抵抗値を実現する技術が提案されている（例えば、特許文献１、２参照）。特許文献１には、基準抵抗を用いたレベル検出を行って、並列接続された複数のトランジスタにより基準抵抗と同等の抵抗値を生成することが記載されている。また、並列に接続された複数の駆動用トランジスタを制御信号に応じて選択し駆動することで、駆動能力を調整可能にするドライバ回路が提案されている（例えば、特許文献３参照）。

特開２００６−６６８３３号公報 特許第４５５９１５１号公報 特許第４５３６４４９号公報

図９に示したドライバ回路２１０において、出力スルーレートは、プレバッファ２３０Ｐ−ｉ、２３０Ｎ−ｉのゲート駆動部２３２Ｐ、２３２Ｎに供給される、スルーレート制御信号ＳＲＣＴＬに応じたバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮによって制御される。しかし、スルーレート制御部２４０、特に内部定電流源２４１の製造ばらつきによるバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮのばらつきにより、所望のスルーレートが得られないことがある。また、プレバッファ２３０Ｐ−ｉ、２３０Ｎ−ｉが有するゲート駆動部２３２Ｐ、２３２Ｎの製造ばらつきにより所望のスルーレートが得られないこともある。

本発明の目的は、回路素子の製造ばらつきによる出力スルーレートのばらつきを抑制することを可能にするドライバ回路を提供することにある。

ドライバ回路の一態様は、複数の第１導電型のトランジスタが並列に接続され、第１の制御情報に応じて出力インピーダンスが制御される第１の出力部と、複数の第２導電型のトランジスタが並列に接続され、第２の制御情報に応じて出力インピーダンスが制御される第２の出力部と、第１の出力部が有する複数の第１導電型のトランジスタ及び第２の出力部が有する複数の第２導電型のトランジスタを駆動するゲート制御部と、ゲート制御部の駆動能力を制御する信号を生成する電流源回路とを有する。電流源回路は、第１の制御情報及び第２の制御情報に基づいて第１の制御情報を補正する補正情報生成部と、第１の出力部が有する複数の第１導電型のトランジスタに対応し、補正情報生成部により補正された第１の制御情報に基づいてオン／オフ制御される複数の第１導電型のトランジスタと、一端に複数の第１導電型のトランジスタのドレインが共通に接続される第１の抵抗と、複数の第１導電型のトランジスタ及び第１の抵抗を流れる電流を入力電流として受けて、入力電流に基づいてゲート制御部の駆動能力を制御する信号を生成する信号生成部とを有する。

開示のドライバ回路は、電流源回路における回路素子の製造ばらつきによる入力電流のばらつきが抑制され、ゲート制御部の駆動能力を適切に制御することができ、出力スルーレートのばらつきを抑制することができる。

第１の実施形態における半導体装置の構成例を示す図である。 本実施形態におけるＰＭＯＳ出力段及びＮＭＯＳ出力段の構成例を示す図である。 本実施形態におけるプレバッファの構成例を示す図である。 本実施形態におけるスルーレート制御部の構成例を示す図である。 本実施形態における補正コード生成部の構成例を示す図である。 補正データの例を示す図である。 第２の実施形態における半導体装置の構成例を示す図である。 第３の実施形態における半導体装置の構成例を示す図である。 従来のドライバ回路の構成を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態における半導体装置の構成例を示す図である。半導体装置は、ドライバ回路１０、ロジック部５０、インピーダンスコード生成部６０を有する。

ドライバ回路１０は、ＰＭＯＳ出力段２０Ｐ、ＮＭＯＳ出力段２０Ｎ、プレバッファ群３０Ｐ、３０Ｎ、及びスルーレート制御部（電流源回路）４０を有する。また、ドライバ回路１０には、入力信号ＩＮ、ＰＭＯＳ用のインピーダンスコードＰＭＩＣ、ＮＭＯＳ用のインピーダンスコードＮＭＩＣ、スルーレート制御信号ＳＲＣＴＬ、及びその他の制御信号ＳＩＧが、ロジック部５０から供給される。インピーダンスコードＰＭＩＣ、ＮＭＩＣは、出力インピーダンスを制御するためのものであり、スルーレート制御信号ＳＲＣＴＬは出力スルーレート（信号の立ち上がり及び立ち下がりの傾き）を制御するためのものである。インピーダンスコードＰＭＩＣ、ＮＭＩＣは、出力段２０Ｐ、２０Ｎと同じ構成を持つインピーダンスコード生成部６０によって生成される。インピーダンスコード生成部６０は、外部基準抵抗ＲＥＳＢを用いた比較動作を行って、インピーダンスが所望の値となるときにオンするトランジスタ数を判定し、インピーダンスコードを生成する。

ＰＭＯＳ出力段２０Ｐ及びＮＭＯＳ出力段２０Ｎの構成例を図２に示す。ＰＭＯＳ出力段２０Ｐは、出力トランジスタとしての複数のＰチャネル型トランジスタ（以下、Ｐ型トランジスタ）Ｐ１〜Ｐｎを有し、ＮＭＯＳ出力段２０Ｎは、出力トランジスタとしての複数のＮチャネル型トランジスタ（以下、Ｎ型トランジスタ）Ｎ１〜Ｎｎを有する。ＰＭＯＳ出力段２０Ｐが有するＰ型トランジスタＰ１〜Ｐｎの各々は、ソースが電圧ＶＤＤＨの電源線に接続され、ドレインが抵抗ＲＯＰを介して出力信号ＯＵＴの出力端子に接続される。また、ＮＭＯＳ出力段２０Ｎが有するＮ型トランジスタＮ１〜Ｎｎの各々は、ソースが基準電位ＶＳＳの電源線に接続され、ドレインが抵抗ＲＯＮを介して出力信号ＯＵＴの出力端子に接続される。

ＰＭＯＳ出力段２０Ｐが有するＰ型トランジスタＰｉ（ｉは１〜ｎの自然数、以下についても同様）のゲートには、プレバッファ群３０Ｐからの駆動信号ＰＤＲＶ［ｉ］が供給される。また、ＮＭＯＳ出力段２０Ｎが有するＮ型トランジスタＮｉのゲートには、プレバッファ群３０Ｎからの駆動信号ＮＤＲＶ［ｉ］が供給される。

ドライバ回路１０よりハイレベルの出力信号ＯＵＴを出力するときには、インピーダンスコードＰＭＩＣに応じて有効とするＰ型トランジスタＰｉに対応する駆動信号ＰＤＲＶ［ｉ］が電圧ＶＳＳにされ、駆動信号ＮＤＲＶ［ｉ］が電圧ＶＳＳにされる。なお、電圧ＶＳＳとされない駆動信号ＰＤＲＶ［ｉ］は電圧ＶＤＤＨである。また、ドライバ回路１０よりローレベルの出力信号ＯＵＴを出力するときには、駆動信号ＰＤＲＶ［ｉ］が電圧ＶＤＤＨにされ、インピーダンスコードＮＭＩＣに応じて有効とするＮ型トランジスタＮｉに対応する駆動信号ＮＤＲＶ［ｉ］が電圧ＶＤＤＨにされる。なお、電圧ＶＤＤＨとされない駆動信号ＮＤＲＶ［ｉ］は電圧ＶＳＳである。

例えば、インピーダンスコードＰＭＩＣ、ＮＭＩＣに応じて、Ｐ型トランジスタＰ１〜Ｐ４及びＮ型トランジスタＮ１〜Ｎ６を有効にし、Ｐ型トランジスタＰ５〜Ｐｎ及びＮ型トランジスタＮ７〜Ｎｎを無効にするとする。このとき、駆動信号ＰＤＲＶ［５］〜駆動信号ＰＤＲＶ［ｎ］は、入力信号ＩＮにかかわらず常に電圧ＶＤＤＨにされ、駆動信号ＮＤＲＶ［７］〜駆動信号ＮＤＲＶ［ｎ］は、入力信号ＩＮにかかわらず常に電圧ＶＳＳにされる。これにより、Ｐ型トランジスタＰ５〜Ｐｎ及びＮ型トランジスタＮ７〜Ｎｎは、常にオフ状態になる。一方、駆動信号ＰＤＲＶ［１］〜駆動信号ＰＤＲＶ［４］及び駆動信号ＮＤＲＶ［１］〜駆動信号ＮＤＲＶ［６］は、入力信号ＩＮに応じた電圧ＶＤＤＨ及び電圧ＶＳＳの切り替えが行われる。これにより、Ｐ型トランジスタＰ１〜Ｐ４及びＮ型トランジスタＮ１〜Ｎ６は、入力信号ＩＮに応じてオン／オフ制御される。このようにして、入力信号ＩＮに応じてオン／オフ制御するＰ型トランジスタＰｉ及びＮ型トランジスタＮｉの数を調節し出力インピーダンスの調整が行われる。

次に、プレバッファ群３０Ｐ、３０Ｎについて説明する。プレバッファ群３０Ｐは、ＰＭＯＳ出力段２０Ｐを駆動するものであり、ＰＭＯＳ出力段２０Ｐが有するＰ型トランジスタＰｉに対応して設けられたプレバッファ３０Ｐ−ｉを有する。また、プレバッファ群３０Ｎは、ＮＭＯＳ出力段２０Ｎを駆動するものであり、ＮＭＯＳ出力段２０Ｎが有するＮ型トランジスタＮｉに対応して設けられたプレバッファ３０Ｎ−ｉを有する。

プレバッファ３０Ｐ−ｉ、３０Ｎ−ｉの各々は、出力インピーダンスの調整を目的としたオン／オフ制御部３１Ｐ、３１Ｎ、及び出力スルーレートの調整を目的としたゲート駆動部３２Ｐ、３２Ｎを有する。オン／オフ制御部３１Ｐ、３１Ｎは、インピーダンスコードＰＭＩＣ、ＮＭＩＣに基づいて、ＰＭＯＳ出力段２０Ｐ及びＮＭＯＳ出力段２０Ｎにおいて入力信号ＩＮに応じてオン／オフ制御するＰ型トランジスタＰｉ及びＮ型トランジスタＮｉの数を制御する。ゲート駆動部３２Ｐ、３２Ｎは、スルーレート制御部４０から供給されるバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮによって駆動能力が制御され、ＰＭＯＳ出力段２０ＰのＰ型トランジスタＰｉ及びＮＭＯＳ出力段２０ＮのＮ型トランジスタＮｉを駆動する。

図３（Ａ）は、プレバッファ３０Ｐ−ｉの構成例を示す図である。プレバッファ３０Ｐ−ｉは、論理積演算回路（ＡＮＤ回路）７１、Ｐ型トランジスタＰＴ１１、ＰＴ１２、及びＮ型トランジスタＮＴ１１、ＮＴ１２を有する。ＡＮＤ回路７１がオン／オフ制御部３１Ｐに相当し、Ｐ型トランジスタＰＴ１１、ＰＴ１２及びＮ型トランジスタＮＴ１１、ＮＴ１２により構成される回路がゲート駆動部３２Ｐに相当する。

ＡＮＤ回路７１は、インピーダンスコードＰＭＩＣ［ｉ］及び入力信号ＩＮが入力され、それを論理積演算して演算結果を出力する。Ｐ型トランジスタＰＴ１１及びＮ型トランジスタＮＴ１１は、ゲートがＡＮＤ回路７１の出力端子に接続され、ドレインが駆動信号ＰＤＲＶ［ｉ］の信号線に接続される。Ｐ型トランジスタＰＴ１１のソースは、ゲートにバイアス電圧ＢＩＡＳＰが供給されるＰ型トランジスタＰＴ１２を介して電圧ＶＤＤＨの電源線に接続される。また、Ｎ型トランジスタＮＴ１１のソースは、ゲートにバイアス電圧ＢＩＡＳＮが供給されるＮ型トランジスタＮＴ１２を介して電圧ＶＳＳの電源線に接続される。

前述のように構成されたプレバッファ３０Ｐ−ｉは、インピーダンスコードＰＭＩＣ［ｉ］が“１”（有効）であり、かつ入力信号ＩＮが“１”（ハイレベル）である場合には、Ｐ型トランジスタＰＴ１１がオフ状態であり、Ｎ型トランジスタＮＴ１１がオン状態である。したがって、駆動信号ＰＤＲＶ［ｉ］は電圧ＶＳＳとされ、対応するＰＭＯＳ出力段２０ＰのＰ型トランジスタＰｉはオン状態である。また、インピーダンスコードＰＭＩＣ［ｉ］が“１”であり、かつ入力信号ＩＮが“０”（ローレベル）である場合には、Ｐ型トランジスタＰＴ１１がオン状態であり、Ｎ型トランジスタＮＴ１１がオフ状態である。したがって、駆動信号ＰＤＲＶ［ｉ］は電圧ＶＤＤＨとされ、対応するＰＭＯＳ出力段２０ＰのＰ型トランジスタＰｉはオフ状態である。インピーダンスコードＰＭＩＣ［ｉ］が“１”の状態で、入力信号ＩＮが“１”→“０”又は“０”→“１”に変化するとき、ゲートにバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮが供給されているＰ型トランジスタＰＴ１２、Ｎ型トランジスタＮＴ１２によって、Ｐ型トランジスタＰＴ１１及びＮ型トランジスタＮＴ１１で構成されるインバータの駆動能力が制御される。このようにして、駆動信号ＰＤＲＶ［ｉ］の信号線を充放電する電流量を制御することでスルーレートが制御される。

また、インピーダンスコードＰＭＩＣ［ｉ］が“０”（無効）である場合には、入力信号ＩＮにかかわらず、Ｐ型トランジスタＰＴ１１がオン状態であり、Ｎ型トランジスタＮＴ１１がオフ状態である。したがって、駆動信号ＰＤＲＶ［ｉ］は電圧ＶＤＤＨとされ、対応するＰＭＯＳ出力段２０ＰのＰ型トランジスタＰｉは常にオフ状態になる。

図３（Ｂ）は、プレバッファ３０Ｎ−ｉの構成例を示す図である。プレバッファ３０Ｎ−ｉは、インバータ７２、論理和演算回路（ＯＲ回路）７３、Ｐ型トランジスタＰＴ１３、ＰＴ１４、及びＮ型トランジスタＮＴ１３、ＮＴ１４を有する。インバータ７２及びＯＲ回路７３により構成される回路がオン／オフ制御部３１Ｎに相当し、Ｐ型トランジスタＰＴ１３、ＰＴ１４及びＮ型トランジスタＮＴ１３、ＮＴ１４により構成される回路がゲート駆動部３２Ｎに相当する。

ＯＲ回路７３は、インバータ７２により反転されたインピーダンスコードＮＭＩＣ［ｉ］及び入力信号ＩＮが入力され、それを論理和演算して演算結果を出力する。Ｐ型トランジスタＰＴ１３及びＮ型トランジスタＮＴ１３は、ゲートがＯＲ回路７３の出力端子に接続され、ドレインが駆動信号ＮＤＲＶ［ｉ］の信号線に接続される。Ｐ型トランジスタＰＴ１３のソースは、ゲートにバイアス電圧ＢＩＡＳＰが供給されるＰ型トランジスタＰＴ１４を介して電圧ＶＤＤＨの電源線に接続される。また、Ｎ型トランジスタＮＴ１３のソースは、ゲートにバイアス電圧ＢＩＡＳＮが供給されるＮ型トランジスタＮＴ１４を介して電圧ＶＳＳの電源線に接続される。

プレバッファ３０Ｎ−ｉは、インピーダンスコードＮＭＩＣ［ｉ］が“１”であり、かつ入力信号ＩＮが“０”である場合には、Ｐ型トランジスタＰＴ１３がオン状態であり、Ｎ型トランジスタＮＴ１３がオフ状態である。したがって、駆動信号ＮＤＲＶ［ｉ］は電圧ＶＤＤＨとされ、対応するＮＭＯＳ出力段２０ＮのＮ型トランジスタＮｉはオン状態である。また、インピーダンスコードＮＭＩＣ［ｉ］が“１”であり、かつ入力信号ＩＮが“１”である場合には、Ｐ型トランジスタＰＴ１３がオフ状態であり、Ｎ型トランジスタＮＴ１３がオン状態である。したがって、駆動信号ＮＤＲＶ［ｉ］は電圧ＶＳＳとされ、対応するＮＭＯＳ出力段２０ＮのＮ型トランジスタＮｉはオフ状態である。インピーダンスコードＮＭＩＣ［ｉ］が“１”の状態で、入力信号ＩＮが“１”→“０”又は“０”→“１”に変化するとき、ゲートにバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮが供給されているＰ型トランジスタＰＴ１４、Ｎ型トランジスタＮＴ１４によって、Ｐ型トランジスタＰＴ１３及びＮ型トランジスタＮＴ１３で構成されるインバータの駆動能力が制御される。このようにして、駆動信号ＮＤＲＶ［ｉ］の信号線を充放電する電流量を制御することでスルーレートが制御される。

また、インピーダンスコードＮＭＩＣ［ｉ］が“０”である場合には、入力信号ＩＮにかかわらず、Ｐ型トランジスタＰＴ１３がオフ状態であり、Ｎ型トランジスタＮＴ１３がオン状態である。したがって、駆動信号ＮＤＲＶ［ｉ］は電圧ＶＳＳとされ、対応するＮＭＯＳ出力段２０ＮのＮ型トランジスタＮｉは常にオフ状態になる。

次に、スルーレート制御部４０について説明する。スルーレート制御部４０は、入力電流回路４１、バイアス電圧生成部４２、及び補正コード生成部４３を有し、スルーレート制御信号ＳＲＣＴＬに応じたバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮを生成し、プレバッファ３０Ｐ、３０Ｎに供給する。入力電流回路４１は、インピーダンスコードＰＭＩＣ、ＮＭＩＣを用いて補正コード生成部４３により補正されたＰＭＯＳ用のインピーダンスコード（電流補正コード）に応じた入力電流を生成し、入力電流に応じたＮチャネル型トランジスタ用ゲート電圧ＣＭＩをバイアス電圧生成部４２に供給する。なお、補正コード生成部４３によるインピーダンスコードの補正は、大きく補正するものではなく微調整を行うものであり、補正前のＰＭＯＳ用のインピーダンスコードＰＭＩＣと補正後のＰＭＯＳ用のインピーダンスコード（電流補正コード）は大きく異なるものではない。バイアス電圧生成部４２は、スルーレート制御信号ＳＲＣＴＬに応じた比率で入力電流を増幅し、それを電流電圧変換してバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮを生成する。

図４は、スルーレート制御部４０の内部構成例を示す図である。
入力電流回路４１は、インバータ８１−ｉ、Ｐ型トランジスタＰＴ２１−ｉ、固定抵抗ＲＥＳＣ、及びＮ型トランジスタＮＴ２１を有する。Ｐ型トランジスタＰＴ２１−ｉの各々は、ソースが電圧ＶＤＤＨの電源線に接続され、ドレインが固定抵抗ＲＥＳＣの一端に接続される。Ｐ型トランジスタＰＴ２１−ｉのゲートには、補正コード生成部４３により補正されたＰＭＯＳ用のインピーダンスコード（電流補正コード）がインバータ８１−ｉを介して入力される。また、Ｎ型トランジスタＮＴ２１は、ソースが電圧ＶＳＳの電源線に接続され、ドレインが固定抵抗ＲＥＳＣの他端に接続される。Ｎ型トランジスタＮＴ２１のゲートとドレインとが接続されている。入力電流回路４１を流れる電流ｉ０が、入力電流に相当する。

ここで、Ｐ型トランジスタＰＴ２１−１〜ＰＴ２１−ｎで構成される回路８２は、前述したＰＭＯＳ出力段２０Ｐと同様の構成を有する。そして、ＰＭＯＳ出力段２０ＰのＰ型トランジスタＰ１〜Ｐｎの製造ばらつきの補正するためのインピーダンスコードを用いることで、Ｐ型トランジスタＰＴ２１−１〜ＰＴ２１−ｎの製造ばらつきも同様に補正され所望の抵抗が得られる。その結果、製造ばらつきによる入力電流ｉ０のばらつきが抑制され、バイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮのばらつきが抑制される。したがって、製造ばらつきによる出力スルーレートのばらつきを抑制することができる。

なお、回路８２においてはＰＭＯＳ出力段２０Ｐと同様の電流を流す必要はないので、回路８２のＰ型トランジスタＰＴ２１−１〜ＰＴ２１−ｎとＰＭＯＳ出力段２０ＰのＰ型トランジスタＰ１〜Ｐｎとは同じサイズである必要はない。インピーダンスコードに応じてオン／オフ制御したときに、回路８２のＰ型トランジスタＰＴ２１−ｉによる抵抗と固定抵抗ＲＥＳＣの比が、ＰＭＯＳ出力段２０ＰのＰ型トランジスタＰ１〜Ｐｎによる抵抗と抵抗ＲＯＰの比と同じであれば良い。例えば、ＰＭＯＳ出力段２０ＰのＰ型トランジスタＰ１〜Ｐｎによる抵抗が１００Ωで抵抗ＲＯＰの抵抗が１００Ωであれば、回路８２のＰ型トランジスタＰＴ２１−ｉによる抵抗が１ｋΩ、固定抵抗ＲＥＳＣの抵抗が１ｋΩとするように構成すれば良い。このように、回路８２のＰ型トランジスタＰＴ２１−ｉによる抵抗と固定抵抗ＲＥＳＣの比を変えずに、トランジスタのゲート長（Ｌ）を大きくしたり、ゲート幅（Ｗ）を小さくしたりすることで消費電流を小さくすることが可能である。また、回路８２のＰ型トランジスタＰＴ２１−ｉ及び固定抵抗ＲＥＳＣによる合成抵抗を、Ｎ型トランジスタＮＴ２１による抵抗と比較して十分に大きくすることで、Ｎ型トランジスタＮＴ２１の製造ばらつきによる影響を小さくすることが可能である。

バイアス電圧生成部４２は、Ｐ型トランジスタＰＴ２２〜ＰＴ２６、及びＮ型トランジスタＮＴ２２〜ＮＴ２６を有する。Ｎ型トランジスタＮＴ２２は、入力電流回路４１のＮ型トランジスタＮＴ２１にカレントミラー接続されている。Ｎ型トランジスタＮＴ２２のドレインが、Ｐ型トランジスタＰＴ２２のゲート及びドレインに接続される。Ｐ型トランジスタＰＴ２２のソースは、電圧ＶＤＤＨの電源線に接続される。

また、Ｎ型トランジスタＮＴ２３〜ＮＴ２５は、スルーレート制御信号ＳＲＣＴＬにより制御されるスイッチを介して選択的にＮ型トランジスタＮＴ２１にカレントミラー接続される。Ｎ型トランジスタＮＴ２３〜ＮＴ２５のドレインは、Ｐ型トランジスタＰＴ２６のゲート及びドレインに接続される。Ｐ型トランジスタＰＴ２６のソースは、電圧ＶＤＤＨの電源線に接続される。したがって、スルーレート制御信号ＳＲＣＴＬによってスイッチを制御しカレントミラー比を制御することで、そのカレントミラー比で増幅された電流ｉ２に応じた電圧がバイアス電圧ＢＩＡＳＰとして出力される。

また、Ｐ型トランジスタＰＴ２３〜ＰＴ２５は、スルーレート制御信号ＳＲＣＴＬにより制御されるスイッチ及びノードＮＯＤＥＡを介して選択的にＰ型トランジスタＰＴ２２にカレントミラー接続される。Ｐ型トランジスタＰＴ２３〜ＰＴ２５のドレインは、Ｎ型トランジスタＮＴ２６のゲート及びドレインに接続される。Ｎ型トランジスタＮＴ２６のソースは、電圧ＶＳＳの電源線に接続される。したがって、スルーレート制御信号ＳＲＣＴＬによってスイッチを制御しカレントミラー比を制御することで、そのカレントミラー比で増幅された電流ｉ３に応じた電圧がバイアス電圧ＢＩＡＳＮとして出力される。

補正コード生成部４３は、インピーダンスコードＰＭＩＣ、ＮＭＩＣが入力される。補正コード生成部４３は、入力されたインピーダンスコードＰＭＩＣ、ＮＭＩＣを基に、Ｐ型トランジスタ及びＮ型トランジスタのしきい値ばらつきに応じた補正量を決定し、ＰＭＯＳ用のインピーダンスコードＰＭＩＣを補正する。補正コード生成部４３は、補正したＰＭＯＳ用のインピーダンスコード（電流補正コード）を入力電流回路４１に出力する。補正コード生成部４３は、図５に示すように、ＰＭＩＣデコード部９１、一次電流補正部９２、補正量決定部９３、ＮＭＩＣデコード部９５、補正量決定部９６、加算処理部９８、及びコード化部９９を有する。

ＰＭＩＣデコード部９１は、入力されるＰＭＯＳ用のインピーダンスコードＰＭＩＣをデコードして数値化する。一次電流補正部９２は、ＰＭＩＣデコード部９１により数値化されたインピーダンスコードＰＭＩＣに対して、必要に応じて補正処理を施し加算処理部９８に出力する。なお、補正処理を施す必要がない場合には、一次電流補正部９２を設けずにＰＭＩＣデコード部９１により数値化されたインピーダンスコードＰＭＩＣをそのまま加算処理部９８に出力するようにしても良い。

補正量決定部９３は、図６に一例を示すような補正データ９４を参照し、ＰＭＩＣデコード部９１により数値化されたインピーダンスコードＰＭＩＣに応じた補正量を決定する。補正量決定部９３は、数値化されたインピーダンスコードＰＭＩＣが小さく、Ｐ型トランジスタがＦａｓｔ寄りのばらつきであると判定した場合には、電流を低減するように負の補正量を出力する。一方、補正量決定部９３は、数値化されたインピーダンスコードＰＭＩＣが大きく、Ｐ型トランジスタがＳｌｏｗ寄りのばらつきであると判定した場合には、電流を増大するように正の補正量を出力する。例えば、数値化されたインピーダンスコードＰＭＩＣが小さい場合には１又は２を減じ、大きい場合には１又は２を増やすよう補正量を出力する。

ＮＭＩＣデコード部９５は、入力されるＮＭＯＳ用のインピーダンスコードＮＭＩＣをデコードして数値化する。補正量決定部９６は、補正量決定部９３と同様に、図６に一例を示すような補正データ９７を参照し、ＮＭＩＣデコード部９５により数値化されたインピーダンスコードＮＭＩＣに応じた補正量を決定し出力する。

加算処理部９８は、一次電流補正部９２により出力された補正後の値（又は、ＰＭＩＣデコード部９１により数値化されたインピーダンスコードＰＭＩＣ）と、補正量決定部９３、９６より出力された補正量とを加算する。コード化部９９は、加算処理部９８での演算結果をコード化し、補正されたＰＭＯＳ用のインピーダンスコードＣＯＲＣとして出力する。なお、補正データ９４、９７は、シミュレーションを実行するなどして予め取得しておき、参照可能なようにＲＯＭ等の記憶部に記憶して備えておけば良い。

このように補正コード生成部４３が、インピーダンスコードをトランジスタのしきい値ばらつきに応じて補正することで、ゲート駆動部３２Ｐ、３２Ｎの製造ばらつきによる影響を抑制することができ、出力スルーレートのばらつきを抑制することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図７は、第２の実施形態における半導体装置の構成例を示す図である。なお、図７においては、入力電流回路４１及び補正コード生成部４３を図示しているが、他の構成は第１の実施形態と同様である。ただし、第２の実施形態においては、第１の実施形態で説明した信号に加え、スルーレート制御部４０においてインピーダンスコードを用いた入力電流の安定化制御を行うか否かを選択するための安定化制御信号ＣＴＬが、ロジック部５０からドライバ回路１０に供給される。なお、図７において、図４に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

第２の実施形態における入力電流回路４１は、インバータ８１−ｉ、Ｐ型トランジスタＰＴ２１−ｉ、固定抵抗ＲＥＳＣ、及びＮ型トランジスタＮＴ２１に加え、インバータ１０１、ＯＲ回路１０２−ｉ、固定抵抗ＲＥＳＤ、及びＮ型トランジスタＮＴ３１を有する。ここで、安定化制御信号ＣＴＬは、インピーダンスコードを用いた安定化制御を行う場合にハイレベルとされ、安定化制御を行わない場合にローレベルとされる信号である。

ＯＲ回路１０２−ｉは、インバータ１０１により反転された安定化制御信号ＣＴＬ、及びインバータ８１−ｉの出力が入力され、その演算結果をＰ型トランジスタ２１−ｉのゲートに出力する。また、固定抵抗ＲＥＳＤは、一端が電圧ＶＤＤＨの電源線に接続され、他端がスイッチトランジスタとしてのＮ型トランジスタＮＴ３１を介してＮ型トランジスタＮＴ２１のドレインに接続される。Ｎ型トランジスタＮＴ３１のゲートには、インバータ１０１により反転された安定化制御信号ＣＴＬが入力される。なお、Ｎ型トランジスタＮＴ３１は、スイッチとして機能させるので、ゲート幅を大きくしたり、複数のトランジスタを並列に接続したりするなどして、固定抵抗ＲＥＳＤに対して抵抗が十分小さくなるようにする。

図７に示す入力電流回路４１は、安定化制御信号ＣＴＬがハイレベル、すなわちインピーダンスコードを用いた安定化制御を行う場合には、インバータ８１−ｉの出力がＰ型トランジスタ２１−ｉのゲートに出力される。また、Ｎ型トランジスタＮＴ３１がオフ状態となる。したがって、安定化制御信号ＣＴＬがハイレベルである場合には、第１の実施形態と同様に動作し、製造ばらつきによるバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮのばらつきが抑制され、出力スルーレートのばらつきが抑制される。一方、安定化制御信号ＣＴＬがローレベル、すなわちインピーダンスコードを用いた安定化制御を行わない場合には、インバータ８１−ｉの出力にかかわらずＰ型トランジスタ２１−ｉはすべてオフ状態となる。また、Ｎ型トランジスタＮＴ３１がオン状態となる。これにより、固定抵抗ＲＥＳＤ及びＮ型トランジスタ２１による電流源回路によって入力電流を生成する。このように、第２の実施形態では、安定化制御信号ＣＴＬに応じてインピーダンスコードを用いた安定化制御を行うか否かを切り替えることができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図８は、第３の実施形態における半導体装置の構成例を示す図である。なお、図８においては、ロジック部５０のみを図示し、さらにＰＭＯＳ用のインピーダンスコードＰＭＩＣ及び安定化制御信号ＣＴＬの出力に係る構成だけを図示している。他の構成は前述した実施形態と同様である。

第３の実施形態は、インピーダンスコードを用いた安定化制御を行うか否かを制御したり、ドライバ回路１０のスルーレート制御部４０に供給するインピーダンスコードの更新タイミングや値を制御したりできるようにするものである。図８において、セレクタ１１１は、レジスタ１１２から供給される値に応じてスルーレート制御部４０に供給するインピーダンスコードを選択して出力する。セレクタ１１１は、レジスタ１１２から供給される値が“００”の場合には、インピーダンスコードＰＭＩＣそのものをスルーレート制御部４０に供給するインピーダンスコードＰＭＩＣＡとして出力する。また、セレクタ１１１は、レジスタ１１２から供給される値が“０１”の場合には、所定のタイミングでラッチ１１３に保持したインピーダンスコードＰＭＩＣをインピーダンスコードＰＭＩＣＡとして出力する。また、セレクタ１１１は、レジスタ１１２から供給される値が“１０”の場合には固定値（ｔｙｐｉｃａｌ値）１１４を選択し、レジスタ１１２から供給される値が“１１”の場合にはレジスタ１１５に設定された値を選択してインピーダンスコードＰＭＩＣＡとして出力する。

セレクタ１１６は、レジスタ１１７から供給される値が“０”の場合には、ロジック部５０で生成される安定化制御信号ＣＴＬをスルーレート制御部４０に供給する安定化制御信号ＣＴＬＡとして出力する。また、セレクタ１１６は、レジスタ１１７から供給される値が“１”の場合には、“０”固定の信号をスルーレート制御部４０に供給する安定化制御信号ＣＴＬＡとして出力する。すなわち、レジスタ１１７から供給される値が“０”の場合には、安定化制御信号ＣＴＬに応じて安定化制御の実行が制御され、レジスタ１１７から供給される値が“１”の場合には常に安定化制御を行わないように制御される。

なお、レジスタ１１２、１１５、１１７への値の設定は、例えばパワーオン時（電源投入時）に行うようにしても良いし、ファームウェア等によって動作中に書き換え可能としても良い。

第３の実施形態によれば、インピーダンスコードを用いた安定化制御を行うか否かの制御を行うことができる。また、インピーダンスコードの更新を、ＰＭＯＳ出力段２０Ｐ及びＮＭＯＳ出力段２０Ｎと、スルーレート制御部４０とで同時に行うか否かの制御を行うことができる。また、スルーレート制御部４０に供給するインピーダンスコードのレジスタ１１５による最適な設定などの制御も可能になる。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０ ドライバ回路
２０Ｐ ＰＭＯＳ出力段
２０Ｎ ＮＭＯＳ出力段
３０Ｐ、３０Ｎ プレバッファ群
３１Ｐ、３１Ｎ オン／オフ制御部
３２Ｐ、３２Ｎ ゲート駆動部
４０ スルーレート制御部（電流源回路）
４１ 入力電流回路
４２ バイアス電圧生成部
４３ 補正コード生成部
５０ ロジック部
ＰＭＩＣ、ＮＭＩＣ インピーダンスコード
ＳＲＣＴＬ スルーレート制御信号
ＢＩＡＳＰ、ＢＩＡＳＮ バイアス電圧

Claims (6)

1. 複数の第１導電型のトランジスタが並列に接続され、第１の制御情報に応じて出力インピーダンスが制御される第１の出力部と、
   複数の第２導電型のトランジスタが並列に接続され、第２の制御情報に応じて出力インピーダンスが制御される第２の出力部と、
   前記第１の出力部が有する前記複数の第１導電型のトランジスタ及び前記第２の出力部が有する前記複数の第２導電型のトランジスタを駆動するゲート制御部と、
   前記ゲート制御部の駆動能力を制御する信号を生成する電流源回路とを有し、
   前記電流源回路は、
   前記第１の制御情報及び前記第２の制御情報に基づいて前記第１の制御情報を補正する補正情報生成部と、
   前記第１の出力部が有する前記複数の第１導電型のトランジスタに対応し、前記補正情報生成部により補正された前記第１の制御情報に基づいてオン／オフ制御される複数の第１導電型のトランジスタと、
   一端に前記複数の第１導電型のトランジスタのドレインが共通に接続される第１の抵抗と、
   前記複数の第１導電型のトランジスタ及び前記第１の抵抗を流れる電流を入力電流として受けて、前記入力電流に基づいて前記ゲート制御部の駆動能力を制御する信号を生成する信号生成部とを有することを特徴とするドライバ回路。
2. 前記補正情報生成部は、前記第１の制御情報が示す値が所定の値より小さい場合には前記第１の制御情報が示す値を小さくするように補正し、所定の値より大きい場合には前記第１の制御情報が示す値を大きくするように補正する第１の補正量を決定し、前記第２の制御情報が示す値が所定の値より小さい場合には前記第１の制御情報が示す値を小さくするように補正し、所定の値より大きい場合には前記第１の制御情報が示す値を大きくするように補正する第２の補正量を決定し、前記第１の制御情報が示す値と前記第１の補正量及び前記第２の補正量とを加算し出力することを特徴とする請求項１記載のドライバ回路。
3. 前記第１の出力部は、第２の抵抗を介して前記ドライバ回路の出力端子に接続され、
   前記第１の制御情報に応じて前記電流源回路が有する前記複数の第１導電型のトランジスタをオン／オフ制御したときの当該複数の第１導電型のトランジスタによる抵抗と前記第１の抵抗との比が、前記第１の制御情報に応じて前記第１の出力部が有する前記複数の第１導電型のトランジスタをオン／オフ制御したときの当該複数の第１導電型のトランジスタによる抵抗と前記第２の抵抗との比に等しいことを特徴とする請求項１又は２記載のドライバ回路。
4. 前記ゲート制御部は、
   前記第１の出力部が有する前記複数の第１導電型のトランジスタの各々に対応して、前記第１の制御情報と前記ドライバ回路への入力信号との論理演算を行う第１の論理回路と、前記電流源回路により生成された信号により駆動能力が制御され、前記第１の論理回路の出力を反転し対応する前記第１導電型のトランジスタのゲートに出力する第１のインバータとを有し、
   前記第２の出力部が有する前記複数の第２導電型のトランジスタの各々に対応して、前記第２の制御情報と前記ドライバ回路への入力信号との論理演算を行う第２の論理回路と、前記電流源回路により生成された信号により駆動能力が制御され、前記第２の論理回路の出力を反転し対応する前記第２導電型のトランジスタのゲートに出力する第２のインバータとを有することを特徴とする請求項１〜３の何れか１項に記載のドライバ回路。
5. 前記電流源回路は、
   定電流源回路を有し、
   前記複数の第１導電型のトランジスタ及び前記第１の抵抗を流れる電流を前記入力電流として前記信号生成部が受けるか、前記定電流源回路により生成された電流を前記入力電流として前記信号生成部が受けるかが切り替え可能であることを特徴とする請求項１〜４の何れか１項に記載のドライバ回路。
6. 請求項１〜５の何れか１項に記載のドライバ回路と、
   前記ドライバ回路に、前記第１の制御情報、前記第２の制御情報、入力信号、及び前記ゲート制御部の駆動能力の設定信号を出力するロジック部とを有することを特徴とする半導体装置。

Images