JP6133928B2 - 半導体装置 - Google Patents
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Description
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースとドレイン間のリーク電流(オフ電流)等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別
の記憶装置が必要となる。
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを
目的の一とする。
えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。ト
ランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期
間にわたって情報を保持することが可能である。
ルを含む半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位
を出力する機能を有する電位切り替え回路を備えた半導体装置とする。
、第2の駆動回路と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有し、
メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第
1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電
極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、を
有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含ん
で構成され、第1の駆動回路は、メモリセルの列毎に、Kビットのラッチ部と、Kビット
のマルチプレクサを有する書き込み回路と、を有し、書き込み回路は、電位生成回路と、
Kビットのラッチ部に接続される、半導体装置である。
回路と、第2の駆動回路と、Kビットのカウンタ(Kは自然数)と、電位生成回路と、ビ
ット線と、ソース線と、ゲート線と、を有しメモリセルの一は、第1のゲート電極、第1
のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジ
スタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネ
ル形成領域を含む第2のトランジスタと、を有し、第1のチャネル形成領域は、第2のチ
ャネル形成領域とは異なる半導体材料を含んで構成され、第1の駆動回路は、メモリセル
の列毎に、Kビットのラッチ部と、読み出し回路と、を有し、Kビットのカウンタは、読
み出し回路に接続され、読み出し回路は、Kビットのラッチ部に接続される、半導体装置
である。
回路と、第2の駆動回路と、Kビットのカウンタ(Kは自然数)と、電位生成回路と、ビ
ット線と、ソース線と、ゲート線と、を有し、メモリセルの一は、第1のゲート電極、第
1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトラン
ジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャ
ネル形成領域を含む第2のトランジスタと、を有し、第1のチャネル形成領域は、第2の
チャネル形成領域とは異なる半導体材料を含んで構成され、第1の駆動回路は、メモリセ
ルの列毎に、Kビットのラッチ部と、Kビットのマルチプレクサを有する書き込み回路と
、読み出し回路と、を有し、Kビットのカウンタは、読み出し回路に接続され、Kビット
のラッチ部は、書き込み回路と、読み出し回路と、に接続される半導体装置である。
電極と、第2のドレイン電極と接続され、ゲート線は、第2のゲート電極と接続され、第
1のゲート電極と、第2のソース電極と、は接続される構成とすることができる。
ランジスタは、nチャネル型トランジスタとすることができる。または、上記において、
第1のトランジスタは、nチャネル型トランジスタとし、第2のトランジスタは、nチャ
ネル型トランジスタとすることもできる。
含んで構成された構成とすることができる。
セルが並列に接続された構成とすることもできる。または、上記において、ビット線とソ
ース線との間に、メモリセルの一を含む複数のメモリセルが直列に接続された構成とする
こともできる。
し、NAND回路の入力の一方には、センスアンプが接続されており、NAND回路の入
力の他方には、メモリ読み出し線が接続されており、NAND回路の出力には、Kビット
のラッチ部が接続された構成とすることができる。
れ接続された構成とすることができる。
された構成とすることができる。
明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば
、炭化シリコンをはじめとするワイドギャップ材料(より具体的には、例えば、エネルギ
ーギャップEgが3eVより大きい半導体材料)などを適用しても良い。
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合(ただし、
電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持する
ことが可能である。
化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電
子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート
絶縁層の劣化といった問題が全く生じない。すなわち、本発明に係る半導体装置では、従
来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的
に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行
われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要で
あるというメリットもある。
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作(例えば、情報の読み出し動作)の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路(論理回路、駆動回路など)を好適に実現することが可能である。
作が可能なトランジスタ)と、酸化物半導体を用いたトランジスタ(より広義には、十分
にオフ電流が小さいトランジスタ)とを一体に備えることで、これまでにない特徴を有す
る半導体装置を実現することができる。
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
際の位置、大きさ、範囲などを表していない場合がある。このため、本発明は、必ずしも
、図面等に開示された位置、大きさ、範囲などに限定されない。
を避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、本発明の一態様に係る半導体装置の基本的な回路構成およびその動作
について、図1を参照して説明する。なお、回路図においては、酸化物半導体を用いたト
ランジスタであることを示すために、OSの符号を併せて付す場合がある。
はじめに、最も基本的な回路構成およびその動作について、図1を参照して説明する。図
1(A−1)に示す半導体装置において、ビット線BLとトランジスタ160のソース電
極(またはドレイン電極)と、トランジスタ162のソース電極(またはドレイン電極)
と、は、電気的に接続され、ソース線SLとトランジスタ160のドレイン電極(または
ソース電極)とは、電気的に接続されている。また、ゲート線GLと、トランジスタ16
2のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電
極と、トランジスタ162のドレイン電極(またはソース電極)は、容量素子164の電
極の一方と電気的に接続され、容量線CLと、容量素子164の電極の他方は電気的に接
続されている。なお、トランジスタ160のソース電極(またはドレイン電極)と、トラ
ンジスタ162のソース電極(またはドレイン電極)と、を電気的に接続させずに、それ
ぞれが別の配線と電気的に接続する構成としてもよい。
れる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ162をオフ状態とすることで、トランジスタ160の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素
子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持
が容易になり、また、保持された情報の読み出しが容易になる。
度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、
スイッチング速度の高いトランジスタを適用するのが好適である。図1(A−1)、(A
−2)および図1(B)に、トランジスタ160として、pチャネル型のトランジスタを
用いる場合について示す。また、図1(C)に、トランジスタ160として、nチャネル
型トランジスタを用いる場合について示す。
。
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする
。これにより、ビット線BLの電位が、トランジスタ162のドレイン電極(またはソー
ス電極)と、トランジスタ160のゲート電極と、容量素子164の一方の電極が電気的
に接続されたノード(フローティングゲート部FGとも表記する)に与えられる。すなわ
ち、フローティングゲート部FGには、所定の電荷が与えられる(書き込み)。ここでは
、異なる二つの電位を与える電荷(以下、低電位を与える電荷を電荷QL、高電位を与え
る電荷を電荷QHという)のいずれかが与えられるものとする。なお、異なる三つまたは
それ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、ゲート
線GLの電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162
をオフ状態とすることにより、フローティングゲート部FGに与えられた電荷が保持され
る(保持)。
電荷は長時間にわたって保持される。
状態で、容量線CLに適切な電位(読み出し電位)を与えると、フローティングゲート部
FGに保持された電荷量に応じて、ビット線BLは異なる電位をとる。すなわち、トラン
ジスタ160のコンダクタンスは、トランジスタ160のゲート電極(フローティングゲ
ート部FGともいえる)に保持される電荷によって制御される。
にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲ
ート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなる。例え
ば、書き込みにおいてQLが与えられた場合には、容量線CLの電位がV0(Vth_H
とVth_Lの中間の電位)となれば、トランジスタ160は「オン状態」となる。QH
が与えられた場合には、容量線CLの電位がV0となっても、トランジスタ160は「オ
フ状態」のままである。このため、ビット線BLの電位を見ることで、保持されている情
報を読み出すことができる。
保持と同様に行われる。つまり、ゲート線GLの電位を、トランジスタ162がオン状態
となる電位にして、トランジスタ162をオン状態とする。これにより、ビット線BLの
電位(新たな情報に係る電位)が、フローティングゲート部FGに与えられる。その後、
容量線CLを、トランジスタ162がオフ状態となる電位にして、トランジスタ162を
オフ状態とすることにより、フローティングゲート部FGは、新たな情報に係る電荷が与
えられた状態となる。
に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とさ
れる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動
作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が
実現される。
いずれかを与えた場合の書き込み、保持、読み出しの方法について具体的に説明する。以
下では、フローティングゲート部FGに電位VDDを与えた場合に保持されるデータをデ
ータ”1”、フローティングゲート部FGに接地電位GNDを与えた場合に保持されるデ
ータをデータ”0”とする。なお、フローティングゲート部FGに与える電位の関係はこ
れに限られるものではない。
とし、ゲート線GLの電位をVDDとして、トランジスタ162をオン状態とする。そし
て、フローティングゲート部FGにデータ”0”を書き込む場合には、ビット線BLには
GNDを与える。また、フローティングゲート部FGにデータ”1”を書き込む場合には
、フローティングゲート部FGの電位が、トランジスタ162のしきい値電圧(Vth_
OS)分電圧降下しないように、ビット線BLの電位をVDDとし、ゲート線GLの電位
をVDD+Vth_OSとしてもよい。
状態にする。また、pチャネル型トランジスタであるトランジスタ160を介して、ビッ
ト線BLとソース線SLに電流が生じて電力が消費されることを抑制するために、ビット
線BLの電位とソース線SLの電位は同電位とする。なお、ビット線BLの電位とソース
線SLの電位とが同電位であれば、容量線CLの電位は、VDDでもGNDでも構わない
。
上記においては、ビット線BLとソース線SLの電位差を十分に低減して、ビット線BL
とソース線SLに生じる電流を抑制することを目的としているため、ソース線SLの電位
をGNDなどに固定した場合と比較して消費電力を十分に(百分の一以下に)低減できる
電位など、「略同電位」とした電位が含まれるのである。また、例えば、配線抵抗などに
起因する電位ずれ程度の差は十分に許容される。
とし、ソース線SLの電位をVDDもしくはVDDよりいくらか低い電位(以下VSLと
表記する)とする。ここで、フローティングゲート部FGにデータ”1”が書き込まれて
いる場合は、pチャネル型トランジスタであるトランジスタ160はオフ状態となり、ビ
ット線BLの電位は、読み出し開始時の電位が維持されるか、または上昇する。なお、ビ
ット線BLの電位の維持または上昇は、ビット線BLに接続される読み出し回路に依存す
る。また、フローティングゲート部FGにデータ”0”が書き込まれている場合は、トラ
ンジスタ160がオン状態となり、ビット線BLの電位はソース線SLの電位と同電位の
VDDもしくはVSLとなる。したがって、ビット線BLの電位を判別することで、フロ
ーティングゲート部FGに保持されたデータ”1”またはデータ”0”を読み出すことが
できる。
1”が書き込まれている)場合、読み出しの際にソース線SLの電位をVDDとすると、
トランジスタ160のゲートとソース間の電圧(以下、Vgspと表記する)は、Vgs
p=VDD−VDD=0Vとなり、Vgspがトランジスタ160のしきい値電圧(以下
、Vthpと表記する)よりも大きくなるため、pチャネル型トランジスタであるトラン
ジスタ160はオフ状態となる。ここで、フローティングゲート部FGに書き込まれた電
位がVDDに満たなかった等で、フローティングゲート部FGに保持された電位がVDD
よりも小さい場合であっても、フローティングゲート部FGの電位がVDD−|Vthp
|以上であれば、Vgsp=(VDD−|Vthp|)−VDD=−|Vthp|=Vt
hpとなりトランジスタ160がオフ状態となるため、正常にデータ”1”が読み出せる
。しかしながら、フローティングゲート部FGの電位がVDD−|Vthp|より小さい
場合には、VgspがVthpより小さくなるため、トランジスタ160はオン状態とな
り、データ”1”ではなくデータ”0”が読み出され、誤読み出しとなる。つまり、デー
タ”1”を書き込んだ場合、読み出しが可能である電位の下限値は、ソース線SLの電位
VDDより|Vthp|分低い、VDD−|Vthp|となる。一方で、読み出しの際に
ソース線SLの電位をVSLとすると、上述した通り、データ”1”の読み出しが可能で
ある電位の下限値は、ソース線SLの電位VSLよりも|Vthp|分低い、VSL−|
Vthp|となる。ここで、VSLはVDDよりも低い電位であるので、VSL−|Vt
hp|はVDD−|Vthp|より小さくなる。すなわち、ソース線SLの電位をVSL
とした方が、読み出しが可能である電位の下限値は低くなる。よって、ソース線SLの電
位はVDDとするよりもVSLとした方がデータ”1”の読み出しが可能である電位の幅
を広くすることができるため好ましい。なお上限値については、ソース線SLの電位をV
SLとした場合、フローティングゲート部FGにVDDが書き込まれている場合のVgs
pはVDD−VSL>Vthp(∵VDD>VSL)となり問題無くオフ状態とすること
ができる。
0のゲート電極と、容量素子164の一方の電極が電気的に接続されたノード(フローテ
ィングゲート部FG)は、不揮発性メモリ素子として用いられるフローティングゲート型
トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ162がオフ
の場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フ
ローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ1
62のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下で
あるため、トランジスタ162のリークによる、フローティングゲート部FGに蓄積され
た電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ
162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現する
ことが可能である。
アンペア)は1×10−21A)以下であり、容量素子164の容量値が10fF程度で
ある場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
ンジスタにおいて指摘されているゲート絶縁層(トンネル絶縁膜)の劣化という問題が存
在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際の
ゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数
の制限が存在しないことを意味するものである。また、従来のフローティングゲート型ト
ランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
が抵抗および容量を含むものとして、図1(A−2)のように考えることが可能である。
つまり、図1(A−2)では、トランジスタ160および容量素子164が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞ
れ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成
する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ
160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量(ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形
成領域との間に形成される容量)の容量値に相当する。
効抵抗とも呼ぶ)をROSとすると、トランジスタ162のゲートリーク電流が十分に小
さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、
電荷の保持期間(情報の保持期間ということもできる)は、主としてトランジスタ162
のオフ電流によって決定されることになる。
も、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外の
リーク電流(例えば、ソース電極とゲート電極の間において生じるリーク電流等)が大き
いためである。このことから、本実施の形態に係る半導体装置は、R1≧ROS、および
R2≧ROSの関係を満たすものであることが望ましいといえる。
とで、容量線CLによってフローティングゲート部FGの電位を制御する際に、容量線C
Lの電位を効率よくフローティングゲート部FGに与えることができるようになり、容量
線CLに与える電位間(例えば、読み出しの電位と、非読み出しの電位)の電位差を低く
抑えることができるためである。
ある。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の
絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁
層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
メモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用を
するが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローテ
ィングゲートと本質的に異なる特徴を有している。
隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をあ
る程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つであ
る。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメ
モリの根本的な原理に起因するものである。
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
シュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される
電圧(メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差)の最
大値は、2段階(1ビット)の情報を書き込む場合、一つのメモリセルにおいて、5V以
下、好ましくは3V以下とすることができる。
縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積
S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2・
S2≧S1(望ましくはS2≧S1)を満たしつつ、C1≧C2を実現することが容易で
ある。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を
実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層にお
いては、酸化ハフニウムなどのhigh−k材料でなる膜、または酸化ハフニウムなどの
high−k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10
以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコン
を採用して、εr2=3〜4とすることができる。
高集積化が可能である。
次に、図1に示す回路を応用したより具体的な回路構成および動作について、図面を参照
して説明する。本実施の形態では、複数の状態を一のメモリセルに保持させる、いわゆる
多値メモリについて説明する。
駆動回路の書き込み動作に関わる部分に特徴を有する。図2に示す半導体装置は、2K値
(Kは1以上の整数)の状態を一つのメモリセルに保持する多値メモリであり、複数のメ
モリセルを有するメモリセルアレイ201と、列駆動回路202と、行駆動回路203と
、電位生成回路207と、を有する。
複数(例えば、n本)のビット線BLと、ソース線SL(図示しない)と、マトリクス状
に配置された複数のメモリセル170を有する。
メモリセル170として、図1(B)に示すメモリセルを適用することもできる。その場
合には、容量線CLを省略することができる。また、メモリセル170として、図1(C
)に示すメモリセルを適用することができる。
本の電源線VWを介して列駆動回路202に接続されている。電位生成回路207は、複
数のアナログ電位VW(1)〜VW(2K)を生成し、列駆動回路202に出力する。
タ信号線DOUT、制御信号線CE等が接続されている。また、メモリセル170の列毎
に、Kビットのラッチ部と書き込み回路とを有する。ラッチ群226(1)〜226(n
)は、K本のラッチ出力信号線を介して、書き込み回路224(1)〜224(n)とそ
れぞれ接続されている。列駆動回路202は、ビット線BLおよびソース線SLを制御し
、ビット線BLおよびソース線SLを介してメモリセルアレイ201に接続されている。
電位VW(1)〜VW(2K)が与えられた2K本の電源線VWとK本のラッチ出力信号
線が接続されている。また、書き込み回路224(1)〜224(n)は、マルチプレク
サ335(1)〜335(n)をそれぞれ有する。マルチプレクサ335(1)〜335
(n)は、Kビットのラッチ群226(1)〜226(n)の出力信号に基づいて、電位
生成回路207が出力する複数のアナログ電位VW(1)〜VW(2K)から一つの電位
を選択する。そして、書き込み回路224(1)〜224(n)は、書き込み動作可能な
状態において、マルチプレクサ335(1)〜335(n)が選択した電位を出力する。
また、行駆動回路203は、ゲート線GLおよび容量線CLを制御し、ゲート線GLおよ
び容量線CLを介してメモリセルアレイ201に接続されている。
モリセルへ一行同時に書き込む方法について説明する。
、行駆動回路203を動作可能な状態とし、ロウアドレス信号線RAにロウアドレス信号
を入力し、ロウアドレス信号が指定した行を選択する。また、所定の制御線CEに書き込
み状態であることを伝える信号が入力され、選択された行の容量線CLとゲート線GL、
および非選択行の容量線CLとゲート線GLに、それぞれ書き込みを行うための電位が与
えられる。図2に示した構成のメモリセル170(1,1)〜170(m、n)において
は、選択行の容量線CLの電位はLow電位(以下、L電位と記す)、ゲート線GLの電
位は電位VHとなり、非選択行の容量線CLの電位は電位VH、ゲート線GLの電位はL
電位となる。
な状態とする。また、所定の制御線CEに書き込み状態であることを伝える信号が入力さ
れることで、各列の書き込み回路224(1)〜224(n)は、複数のアナログ電位V
W(1)〜VW(2K)から選ばれた一の電位をビット線BL(1)〜BL(n)に出力
する。選ばれた一の電位は、書き込み回路224(1)〜224(n)が有するマルチプ
レクサ335(1)〜335(n)がKビットのラッチ群226(1)〜226(n)の
出力信号に基づいて選択した電位である。
部FGには、各列の書き込み回路224(1)〜224(n)が出力したアナログ電位が
、ビット線BLを介して、与えられる。
える信号を入力し、選択された行の容量線CLとゲート線GL、および非選択行の容量線
CLとゲート線GLに、それぞれ書き込みを終了するための電位が与えられる。図2に示
した構成のメモリセル170においては、選択行のゲート線GLの電位はL電位となる。
その結果、選択行のメモリセルが有するトランジスタ162はオフ状態となり、フローテ
ィングゲート部FGに蓄積された電荷は保持される。また、非選択行の容量線CLの電位
はL電位となる。以上により、メモリセル170(1,1)〜170(m、n)への書き
込み動作が終了する。
を書き込むことができる。
FGとがトランジスタ162を介して接続される構造を有するため、書き込み動作におい
て、電荷を蓄積する部位であるフローティングゲート部FGに直接電位を与えることが可
能である。その結果、個々のメモリセルへの書き込み動作を高速に行うことが可能である
。特に、不揮発性メモリ素子として用いられるフローティングゲート型のトランジスタの
ように、微少なトンネル電流で電荷注入を行う書き込み方法と比較して、短時間で、かつ
、高い精度でフローティングゲート部FGの電位を制御し、書き込みを行うことができる
。
位を全ての列の書き込み回路224(1)〜224(n)へ供給することで、各列の書き
込み回路224(1)〜224(n)は、独立に、複数のアナログ電位から書き込みデー
タに対応した電位を選ぶことが出来る。その結果、多値のデータを一行のメモリセルに一
度に、かつ高速に書き込むことが可能となる。
うに、微少なトンネル電流で電荷注入を行う書き込みを行う場合は、書き込みデータに応
じて書き込み時間を変える必要がある。つまり、電荷注入量が少ないデータを書き込むに
は短時間の書き込みを、電荷注入量が多いデータを書き込むには長時間の書き込みを行う
必要がある。その結果、書き込みを複数回行うことが必要となり、複雑な動作になると共
に、低速な動作となってしまう。一方、図2に示した半導体装置は、書き込みデータに関
わらず、多値のデータを一行のメモリセルに一度に、かつ高速に書き込むことができる。
に格納する2K値のデータをKビットのラッチ部に対応づけることができ、回路規模を小
さくすることできる。例えば、4値のデータを格納する場合、2ビットのラッチ部を有す
る構成となる。特に、2K値のメモリの書き込み方法において、メモリセルに格納する2
K値の個々のデータを一つのラッチに対応づける場合には、2Kビットのラッチ部が必要
となるが、そのような構成と比較して、回路規模を小さくすることが可能である。
60のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイ
ン電極がビット線BLによって接続されたメモリセルを、並列に接続したNOR型メモリ
セルアレイの構成を例に示したが、本発明の一態様はこの構成に限らない。トランジスタ
160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレ
イン電極とは、別々の配線としても構わない。図1(C)に示すように、メモリセルを構
成するトランジスタ160を、nチャネル型トランジスタとしても構わない。また、図5
に示すようにメモリセルを直列に接続したNAND型メモリセルアレイであっても構わな
い。
24(1)〜224(n)は、独立に、複数のアナログ電位から書き込みデータに対応し
た電位を選ぶことができるためである。また、ゲート線GLとフローティングゲート部F
Gとがトランジスタ162を介して接続されるメモリセル構成であれば、フローティング
ゲート部FGに直接電位を与えることが可能であり、高速に書き込むことができるためで
ある。
号線DOUTが接続される構成としたが、本発明の一態様はこの構成に限らない。入出力
データ信号線DINOUTが接続される構成であっても構わない。
ク図は、駆動回路の読み出し動作に関わる部分に特徴を有する。図24に示す半導体装置
は、2K値(Kは1以上の整数)の状態を一つのメモリセルに保持する多値メモリであり
、複数のメモリセルを有するメモリセルアレイ201と、列駆動回路202と、行駆動回
路203と、電位生成回路207と、Kビットのカウンタ206と、を有する。
Lと、ソース線SLと、マトリクス状に配置された複数のメモリセル170を有する。
メモリセル170として、図1(B)に示すメモリセルを適用することもできる。その場
合には、容量線CLを省略することができる。また、メモリセル170として、図1(C
)に示すメモリセルを適用することができる。
を、列駆動回路202および電位生成回路207にそれぞれ出力する。Kビットのカウン
タ206は、K本のカウンタ信号線を介して列駆動回路202および電位生成回路207
とそれぞれ接続されている。
され、アナログ電位を行駆動回路203に出力する。電位生成回路207は、カウント信
号の値に応じて異なる値をとるアナログ電位を生成する。電位生成回路207は、アナロ
グ電位が与えられる可変電源線VRを介して行駆動回路203に接続されている。
信号線DOUT、制御信号線CE等に接続される。また、メモリセル170の列毎に、K
ビットのラッチ部と読み出し回路とを有する。ラッチ群226(1)〜226(n)は、
K本のラッチ入力信号線を介して、読み出し回路225(1)〜225(n)とそれぞれ
接続されている。列駆動回路202は、ビット線BLおよびソース線SLを制御し、ビッ
ト線BLおよびソース線SLを介してメモリセルアレイ201に接続されている。
ル170を負荷とし、K本の出力信号線を有する。読み出し回路225(1)〜225(
n)は、読み出し動作可能な状態において、負荷抵抗が大きいとH電位、小さいとL電位
となる内部信号を出力する。また、読み出し回路225(1)〜225(n)は、読み出
し動作可能な状態において、内部信号がH電位であれば、出力信号線にKビットカウンタ
206から入力されるK本のカウント信号COUNT(1)〜COUNT(K)を与え、
内部信号がL電位であれば、出力信号線を高インピーダンス状態とする。ラッチ群226
(1)〜226(n)は、K本のラッチ入力信号線に与えられたデータを格納する。
ゲート線GLおよび容量線CLを制御し、ゲート線GLおよび容量線CLを介してメモリ
セルアレイ201に接続されている。
26(1)〜226(n)へデータを格納する読み出し方法について説明する。
な状態とし、ロウアドレス信号線RAにロウアドレス信号を入力し、ロウアドレス信号が
指定した行を選択する。また、所定の制御線CEに読み出し状態であることを伝える信号
が入力され、選択された行の容量線CLとゲート線GL、および非選択行の容量線CLと
ゲート線GLに、それぞれ読み出し動作を行うための電位が与えられる。図24に示した
構成のメモリセル170(1、1)〜170(n、m)においては、選択行の容量線CL
は電位生成回路207から出力されるアナログ電位が与えられ、非選択行の容量線CLは
電位VHが与えられる。ゲート線GLにはL電位が与えられる。
な状態とする。また、所定の制御線CEに読み出し状態であることを伝える信号が入力さ
れることで、各列の読み出し回路225(1)〜225(n)が読み出し動作可能な状態
となる。また、ソース線SLに電位VSRが与えられる。
カウントアップを行う。電位生成回路207は、カウンタの値が”i”(i=0〜2K−
1)である場合にアナログ電位VR(i)を生成し、出力する。本実施の形態では、カウ
ンタの値が大きいほど、低いアナログ電位を生成することとする。つまり、VR(i)>
VR(i+1)(i=0〜2K−2)とする。その結果、選択行の容量線CLには、カウ
ンタの値に応じて、高いアナログ電位VR(0)から低いアナログ電位VR(2K−1)
まで順に与えられる。
変動する。トランジスタ160を「オン状態」とするために必要な容量線CLの電位をメ
モリセルのしきい値電圧と呼ぶこととする。本実施の形態では、トランジスタ160は、
pチャネル型トランジスタであるから、容量線CLの電位がメモリセルのしきい値電圧よ
り高い場合に「オフ状態」となり、容量線CLの電位がメモリセルのしきい値電圧より低
い場合に「オン状態」となる。また、メモリセルのしきい値電圧は、メモリセルが格納し
ているデータによって異なる。メモリセルが格納するデータがj(j=0〜2K−1)で
ある場合のメモリセルのしきい値電圧をVth(j)とする。
−1)、かつ、Vth(i)>VR(i+1)(i=0〜2K−2)となるような電位を
生成する。つまり、VR(i)として、データj(j=i〜2K−1)を格納するメモリ
セルのしきい値電圧より大きく、データj(j=0〜i−1)を格納するメモリセルのし
きい値電圧より小さい電位を生成する。
電圧より小さくなると、トランジスタ160は「オフ状態」から「オン状態」へ移行する
。各列の読み出し回路225(1)〜225(n)の負荷は、対応する列のメモリセルの
トランジスタ160が「オフ状態」から「オン状態」へ移行すると、大きな負荷抵抗から
小さな負荷抵抗に変化することになる。
06から入力されるK本のカウント信号COUNT(1)〜COUNT(K)を出力する
。そして、読み出し回路225(1)〜225(n)の出力信号であるカウント信号の値
がKビットラッチ部に格納される。一方、読み出し回路225(1)〜225(n)は、
負荷抵抗が小さいと読み出し回路225(1)〜225(n)の出力信号線は高インピー
ダンス状態となる。このとき、Kビットのラッチ群226(1)〜226(n)では格納
されているデータが保持される。その結果、容量線CLの電位がメモリセルのしきい値電
圧を超えて小さくなる時点でのカウンタの値がKビットのラッチ群226(1)〜226
(n)に格納されることとなる。つまり、データ”i”を格納するメモリセルを読み出し
た場合、ラッチ部にはデータ”i”が格納されることとなる。
ータを読み出すことができる。
できる。
納する2K値のデータをKビットのラッチ部に対応づけることができ、回路規模を小さく
することできる。例えば、4値のデータを格納する場合、2ビットのラッチ部を有する構
成となる。特に、2K値のメモリの読み出し方法において、メモリセルに格納された2K
値の個々のデータを一つのラッチに対応づける場合には、2K個のラッチが必要となるが
、そのような構成と比較して、回路規模を小さくすることが可能である。
60のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイ
ン電極がビット線BLによって接続されたメモリセルを、並列に接続したNOR型メモリ
セルアレイの構成を例に示したが、本発明の一態様はこの構成に限らない。トランジスタ
160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレ
イン電極とは、別々の配線としても構わない。図1(C)に示すように、メモリセルを構
成するトランジスタ160を、nチャネル型トランジスタとしても構わない。また、図4
に示すようにメモリセルを直列に接続したNAND型メモリセルアレイであっても構わな
い。
25(1)〜225(n)が負荷抵抗の変化する時点でのカウンタの値をラッチ部に格納
する構成となっているためである。また、Kビットのカウンタ206の値によってメモリ
セルの状態(トランジスタ160がオン状態であるかオフ状態であるか)を制御すること
ができるためである。
”2K−1”までカウントアップする構成としたが、本発明の一態様はこの構成に限らな
い。Kビットのカウンタ206が”2K−1”から”0”までカウントダウンする構成と
しても構わない。また、本実施形態では、読み出し期間において、選択行の容量線CLに
は、高いアナログ電位から低いアナログ電位まで順に与えられる構成としたが、本発明の
一態様はこの構成に限らない。選択行の容量線CLには、低いアナログ電位から高いアナ
ログ電位まで順に与えられる構成としても構わない。また、本実施形態では、データ”j
”を格納するメモリセルのしきい値電圧Vth(j)をデータ”j+1”を格納するメモ
リセルのしきい値電圧Vth(j+1)より大きい構成としたが、本発明の一態様はこの
構成に限らない。データ”j”を格納するメモリセルのしきい値電圧Vth(j)をデー
タ”j+1”を格納するメモリセルのしきい値電圧Vth(j+1)より小さい構成とし
ても構わない。
号線DOUTが接続される構成としたが、本発明の一態様はこの構成に限らない。入出力
データ信号線DINOUTが接続される構成であっても構わない。
は、駆動回路の書き込み動作および読み出し動作に関わる部分に特徴を有する。図25に
示す半導体装置は、2K値(Kは1以上の整数)の状態を一つのメモリセルに保持する多
値メモリであり、複数のメモリセルを有するメモリセルアレイ201と、列駆動回路20
2と、行駆動回路203と、電位生成回路207と、Kビットのカウンタ206と、を有
する。
複数(例えば、n本)のビット線BLと、ソース線SL(図示しない)と、マトリクス状
に配置された複数のメモリセル170を有する。
メモリセル170として、図1(B)に示すメモリセルを適用することもできる。その場
合には、容量線CLを省略することができる。また、メモリセル170として、図1(C
)に示すメモリセルを適用することができる。
回路202に出力する。電位生成回路207は、アナログ電位VW(1)〜VW(2K)
が与えられる2K本の電源線を介して列駆動回路202に接続されている。また、電位生
成回路207は、K本のカウント信号COUNT(1)〜COUNT(K)が入力され、
アナログ電位を行駆動回路203に出力する。電位生成回路207は、カウント信号の値
に応じて異なる値をとるアナログ電位を生成する。電位生成回路207は、アナログ電位
が与えられる電源線を介して行駆動回路203に接続されている。
信号線DOUT、制御信号線CE等に接続される。また、メモリセルの列毎に、Kビット
のラッチ部と書き込み回路224(1)〜224(n)と読み出し回路225(1)〜2
25(n)とを有する。ラッチ群226(1)〜226(n)は、K本のラッチ出力信号
線を介して、書き込み回路224(1)〜224(n)とそれぞれ接続されている。また
、ラッチ群226(1)〜226(n)は、K本のラッチ入力信号線を介して、読み出し
回路225(1)〜225(n)と接続されている。列駆動回路202は、ビット線BL
およびソース線SLを制御し、ビット線BLおよびソース線SLを介してメモリセルアレ
イ201に接続されている。
位VW(1)〜VW(2K)が与えられた2K本の電源線VWとK本のラッチ出力信号線
に接続される。また、書き込み回路224(1)〜224(n)は、マルチプレクサ33
5(1)〜335(n)をそれぞれ有する。マルチプレクサ335(1)〜335(n)
は、Kビットのラッチ群226(1)〜226(n)の出力信号に基づいて、電位生成回
路207が出力する複数のアナログ電位VW(1)〜VW(2K)から一つの電位を選択
する。そして、書き込み回路224(1)〜224(n)は、書き込み動作可能な状態に
おいて、マルチプレクサ335(1)〜335(n)が選択した電位を出力する。
ル170を負荷とし、K本の出力信号線を出力する。読み出し回路225(1)〜225
(n)は、読み出し動作可能な状態において、負荷抵抗が大きいとH電位、小さいとL電
位となる内部信号を有する。また、読み出し回路225(1)〜225(n)は、読み出
し動作可能な状態において、内部信号がH電位であれば、出力信号線にKビットカウンタ
206から入力されるK本のカウント信号COUNT(1)〜COUNT(K)を与え、
内部信号がL電位であれば、出力信号線を高インピーダンス状態とする。ラッチ群226
(1)〜226(n)は、K本のラッチ入力信号線に与えられたデータを格納する。
ゲート線GLおよび容量線CLを制御し、ゲート線GLおよび容量線CLを介してメモリ
セルアレイ201に接続されている。
リセルへ一行同時に書き込む方法については、図2に示す半導体装置における動作方法と
同じであり、説明は省略する。
1)〜226(n)へデータを格納する読み出し方法については、図24に示す半導体装
置における動作方法と同じであり、説明は省略する。
ジスタ162を介して接続される構造を有するため、書き込み動作において、電荷を蓄積
する部位であるフローティングゲート部FGに直接電位を与えることが可能である。その
結果、個々のメモリセルへの書き込み動作を高速に行うことが可能である。特に、不揮発
性メモリ素子として用いられるフローティングゲート型のトランジスタのように、微少な
トンネル電流で電荷注入を行う書き込み方法と比較して、短時間で、かつ、高い精度でフ
ローティングゲートFGの電位を制御し、書き込みを行うことができる。
電位を全ての列の書き込み回路224(1)〜224(n)へ供給することで、各列の書
き込み回路224(1)〜224(n)は、独立に、複数のアナログ電位から書き込みデ
ータに対応した電位を選ぶことが出来る。その結果、多値のデータを一行のメモリセルに
一度に、かつ高速に書き込むことが可能となる。
うに、微少なトンネル電流で電荷注入を行う書き込みを行う場合は、書き込みデータに応
じて書き込み時間を変える必要がある。つまり、電荷注入量が少ないデータを書き込むに
は短時間の書き込みを、電荷注入量が多いデータを書き込むには長時間の書き込みを行う
必要がある。その結果、書き込みを複数回行うことが必要となり、複雑な動作になると共
に、低速な動作となってしまう。一方、図25に示した半導体装置は、書き込みデータに
関わらず、多値のデータを一行のメモリセルに一度に、かつ高速に書き込むことができる
。
において、メモリセルに格納する2K値のデータをKビットのラッチ部に対応づけること
ができ、回路規模を小さくすることできる。特に、メモリセルへ書き込むデータとメモリ
セルから読み出したデータとを同じKビットのラッチ回路に格納することができるため、
回路規模を小さくすることできる。例えば、4値のデータを格納する場合、2ビットのラ
ッチ部を有する構成となる。
一つのラッチに対応づける場合には、2Kビットのラッチ部が必要となる。或いは、2K
値のメモリの読み出し方法において、メモリセルに格納された2K値の個々のデータを一
つのラッチに対応づける場合には、2Kビットのラッチ部が必要となる。また、メモリセ
ルへ書き込むデータとメモリセルから読み出したデータが共にKビットのデータであった
としても、データ形式が異なる場合には、読み出し動作用のKビットのラッチ部と、書き
込み動作用のKビットのラッチ部を別に設ける必要があり、回路規模が大きくなってしま
う。図25に示した構成の半導体装置は、これらいずれの構成と比較しても、回路規模を
小さくすることが可能である。
60のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイ
ン電極がビット線BLによって接続されたメモリセルを、図4に示すように、並列に接続
したNOR型メモリセルアレイの構成を例に示したが、本発明の一態様はこの構成に限ら
ない。トランジスタ160のソース電極またはドレイン電極と、トランジスタ162のソ
ース電極またはドレイン電極とは、別々の配線としても構わない。図1(C)に示すよう
に、メモリセルを構成するトランジスタ160を、nチャネル型トランジスタとしても構
わない。また、図5に示すようにメモリセルを直列に接続したNAND型メモリセルアレ
イであっても構わない。
224(1)〜224(n)は、独立に、複数のアナログ電位から書き込みデータに対応
した電位を選ぶことが出来るためである。また、ゲート線GLとフローティングゲート部
FGとがトランジスタ162を介して接続されるメモリセル構成であれば、フローティン
グゲート部FGに直接電位を与えることが可能であり、高速に書き込むことができるため
である。
路225(1)〜225(n)が負荷抵抗の変化する時点でのカウンタの値をラッチ部に
格納する構成となっているためである。また、Kビットのカウンタ206の値によってメ
モリセルの状態(トランジスタ160がオン状態であるかオフ状態であるか)を制御する
ことができるためである。
”2K−1”までカウントアップする構成としたが、本発明の一態様はこの構成に限らな
い。Kビットのカウンタ206が”2K−1”から”0”までカウントダウンする構成と
しても構わない。また、本実施形態では、読み出し期間において、選択行の容量線CLに
は、高いアナログ電位から低いアナログ電位まで順に与えられる構成としたが、本発明の
一態様はこの構成に限らない。選択行の容量線CLには、低いアナログ電位から高いアナ
ログ電位まで順に与えられる構成としても構わない。また、本実施形態では、データ”j
”を格納するメモリセルのしきい値電圧Vth(j)をデータ”j+1”を格納するメモ
リセルのしきい値電圧Vth(j+1)より大きい構成としたが、本発明の一態様はこの
構成に限らない。データ”j”を格納するメモリセルのしきい値電圧Vth(j)をデー
タ”j+1”を格納するメモリセルのしきい値電圧Vth(j+1)より小さい構成とし
ても構わない。
号線DOUTが接続される構成としたが、本発明の一態様はこの構成に限らない。入出力
データ信号線DINOUTが接続される構成であっても構わない。
(16値(24値))のデータを書き込み又は読み出しする回路構成を例として、説明す
る。また、特に断りのない限り、H電位はVDD、L電位はGNDを示す。
複数のメモリセル170を有するメモリセルアレイ201と、列駆動回路202と、行駆
動回路203と、コントローラ204と、カウンタ206と、I/O制御回路205と、
電位生成回路207と、を有する。
2と、ゲート線GLおよび容量線CLを制御する行駆動回路203と、に接続されている
。列駆動回路202は、電位生成回路207と、カウンタ206と、I/O制御回路20
5と、に接続されている。行駆動回路203は、電位生成回路207に接続されている。
また、電位生成回路207はカウンタ206に接続されている。メモリセルアレイ201
を除くこれらの回路は、コントローラ204に接続されている。
力データ信号線DIN1〜DIN8および出力データ信号線DOUT1〜DOUT8を介
して列駆動回路202に接続されている。また、I/O制御回路205は、コントローラ
204によって制御される。例えば、I/O制御回路205にコントローラ204と接続
される制御線からH電位が入力された場合、8本の入出力データ信号線I/O1〜I/O
8の信号がI/O制御回路205に入力され、それぞれ8本の入力データ信号線DIN1
〜DIN8と導通し、列駆動回路202に出力する。または、I/O制御回路205にコ
ントローラ204と接続される制御線からL電位が入力された場合、列駆動回路202か
ら8本の出力データ信号線DOUT1〜DOUT8の信号がI/O制御回路205に入力
され、それぞれ8本の入出力データ信号線I/O1〜I/O8と導通し、入出力データ信
号線I/O1〜I/O8に出力する。
2および電位生成回路207とそれぞれ接続されている。また、カウンタ206は、コン
トローラ204によって制御され、4ビットのカウンタ信号線COUNT0〜COUNT
3のデータを、列駆動回路202および電位生成回路207にそれぞれ出力する。
して列駆動回路202に接続され、可変電源線VRを介して行駆動回路203に接続され
ている。また、電位生成回路207は、コントローラ204によって制御され、高電源電
圧VHと、アナログ電源電圧線V1〜V16の電圧と、定電源線VREADの電圧を、列
駆動回路202に出力し、カウンタ信号線COUNT0〜COUNT3のデータによって
電圧が変動する可変電源線VRの電圧と、高電源電圧VHを行駆動回路203に出力する
。本実施の形態では、アナログ電源電圧線V1〜V16の電圧の関係は、V1<V2<V
3<V4<V5<V6<V7<V8<V9<V10<V11<V12<V13<V14<
V15<V16<VHとする。また、アナログ電源電圧線V1の電圧は、GNDとする。
可変電源線VRの電圧は、カウンタ信号線COUNT0〜COUNT3のデータが小さい
ほど大きくなるものとする。但し、可変電源線VRは、コントローラ204によって制御
されており、読み出し動作時は、カウンタ信号線COUNT0〜COUNT3のデータに
応じた電圧を出力するが、それ以外の場合は、L電位を出力する。
ができる。また、メモリセル170として、図1(B)に示すメモリセルを適用すること
もできる。なお、図3(C)に示すように、容量線CLを省略することができる。また、
メモリセル170として、図1(C)に示すメモリセルを適用することもできる。
本のゲート線GLおよび容量線CLと、n本のビット線BLと、(n/8)本のソース線
SLと、複数のメモリセル170を有する。ここで、メモリセル170は、縦m個(行)
×横n個(列)のマトリクス状に配置されている。ここでは、ソース線SLは、メモリセ
ル170が8列設けられる毎に1本設けられている。これにより、1列毎にソース線SL
を設ける場合に比べて配線の数を低減することができる。また、メモリセルアレイ201
の省スペース化を図ることができる。もちろん、図4に示すメモリセルアレイ201は、
n本のソース線SLを設けてもよい。
202の有するビット線およびソース線駆動回路221に接続されており、m本のゲート
線GLおよび容量線CLは、図3(A)に示す行駆動回路203の有するゲート線および
容量線駆動回路231に接続されている。
、1本の選択線G(1)と、m本のゲート線GLおよび容量線CLと、n本のビット線B
Lと、1本のソース線SLと、複数のメモリセル170を有する。ここで、メモリセル1
70は、縦m個(行)×横n個(列)のマトリクス状に配置されている。
有するビット線およびソース線駆動回路221に接続されており、1本の選択線G(1)
、m本のゲート線GLおよび容量線CLは、図3(A)に示す行駆動回路203の有する
ゲート線および容量線駆動回路231に接続されている。
照して説明する。
ーダ222と、を有する。また、ビット線およびソース線駆動回路221は、セレクタ2
29と、メモリセルの列毎に、セレクタ228と、ラッチ群226(ラッチ部とも記す)
と、書き込み回路224と、読み出し回路225と、アナログスイッチ223a、223
bと、を有する。また、メモリセルの8列毎に、バッファ230を有し、メモリ読み出し
信号線PREは、バッファ230を介してソース線SLと接続されている。
8と接続されている。セレクタ228は、ラッチ群226と接続されており、ラッチ群2
26は、読み出し回路225および書き込み回路224と、それぞれ接続されている。例
えば、1列目の読み出し回路225(1)は、アナログスイッチ223aを介してビット
線BL(1)と接続されており、1列目の書き込み回路224(1)は、アナログスイッ
チ223bを介してビット線BL(1)と接続されている。また、n列目の読み出し回路
225(n)は、アナログスイッチ223aを介して、ビット線BL(n)と接続されて
おり、n列目の書き込み回路224(n)は、アナログスイッチ223bを介してビット
線BL(n)と接続されている。
線CEが接続され、(n/8)本の列デコード信号線を介してセレクタ229に接続され
ている。列デコーダ222には、Nc本(2Nc×23=n)の列アドレス信号線CAの
データと、制御信号CEが入力され、(n/8)本の列デコード信号線にデータを出力す
る。(n/8)本の列デコード信号線のデータは、制御線CEがH電位のときには、Nc
本(2Nc×23=n)の列アドレス信号線CAのデータに応じて1本だけH電位になる
。制御線CEがL電位のときには、Nc本(2Nc×23=n)の列アドレス信号線CA
のデータに関わらず全ての列デコード信号線のデータはL電位となる。
DIN8と、出力データ信号線DOUT1〜DOUT8と、入力セレクト信号線DI1(
1)〜DI8(n)と、出力セレクト信号線DO1(1)〜DO8(n)が接続されてい
る。また、(n/8)本の列デコード信号線のデータによって、入力データ信号線DIN
1〜DIN8と、入力セレクト信号線DI1(1)〜DI8(n)のうちの8本が導通す
る。また、同様に出力データ信号線DOUT1〜DOUT8と、出力セレクト信号線DO
1(1)〜DO8(n)のうちの8本が導通する。例えば、5番目の列デコード信号線の
データの電位がH電位の場合、入力データ信号線DIN1〜DIN8と、入力セレクト信
号線DI1(5)〜DI8(5)とが導通し、出力データ信号線DOUT1〜DOUT8
と、出力セレクト信号線DO1(5)〜DO8(5)とが導通する。この場合、その他の
入力セレクト信号線と出力セレクト信号線は、それぞれ入力データ信号線DIN1〜DI
N8と出力データ信号線DOUT1〜DOUT8に対してフローティング状態となる。ま
た、全ての列デコード信号線のデータの電位がL電位の場合、全ての入力セレクト信号線
DI1(1)〜DI8(n)および出力セレクト信号線DO1(1)〜DO8(n)は、
入力データ信号線DIN1〜DIN8および出力データ信号線DOUT1〜DOUT8に
対してフローティング状態となる。
る。
1(1)と、書き込みアドレス信号線BA_W1〜BA_W4と、読み出しアドレス信号
線BA_R1〜BA_R4と、ラッチ入力信号線I(1、1)〜I(4、1)と、ラッチ
出力信号線O(1、1)〜O(4、1)と、に接続されている。同様に、セレクタ228
(8)は、入力セレクト信号線DI8(1)と、出力セレクト信号線DO8(1)と、書
き込みアドレス信号線BA_W1〜BA_W4と、読み出しアドレス信号線BA_R1〜
BA_R4と、ラッチ入力信号線I(1、8)〜I(4、8)と、ラッチ出力信号線O(
1、8)〜O(4、8)と、に接続されている。さらに、セレクタ228(n)は、入力
セレクト信号線DI8(n/8)と、出力セレクト信号線DO8(n/8)と、書き込み
アドレス信号線BA_W1〜BA_W4と、読み出しアドレス信号線BA_R1〜BA_
R4と、ラッチ入力信号線I(1、n)〜I(4、n)と、ラッチ出力信号線O(1、n
)〜O(4、n)と、に接続されている。
n)のラッチ入力信号線I(1、1)〜I(4、n)と対応している。書き込みアドレス
信号線BA_W1のデータがH電位の場合、セレクタ228(1)のラッチ入力信号線I
(1、1)は入力セレクト信号線DI1(1)と、セレクタ228(8)のラッチ入力信
号線I(1、8)は入力セレクト信号線DI8(1)と、セレクタ228(n)のラッチ
入力信号線I(1、n)は入力セレクト信号線DI8(n/8)と導通する。また、読み
出しアドレス信号線BA_R1〜BA_R4は各セレクタ228(1)〜228(n)の
ラッチ出力信号線O(1、1)〜O(4、n)と対応している。読み出しアドレス信号線
BA_R1のデータがH電位の場合、セレクタ228(1)のラッチ出力信号線O(1、
1)は出力セレクト信号線DO1(1)と、セレクタ228(8)のラッチ出力信号線O
(1、8)は出力セレクト信号線DO8(1)と、セレクタ228(n)のラッチ出力信
号線O(1、n)は出力セレクト信号線DO8(n/8)と導通する。書き込みアドレス
信号線BA_W1〜BA_W4のデータと読み出しアドレス信号線BA_R1〜BA_R
4のデータは、どれか1本のみがH電位になるものであり、どの組み合わせであっても複
数同時にH電位にはならない。また、全ての書き込みアドレス信号線BA_W1〜BA_
W4のデータと読み出しアドレス信号線BA_R1〜BA_R4のデータがL電位の場合
、全てのセレクタ228(1)〜228(n)のラッチ入力信号線I(1、1)〜I(4
、n)及びラッチ出力信号線O(1、1)〜O(4、n)は、全ての入力セレクト信号線
DI1(1)〜DI8(n/8)及び出力セレクト信号線DO1(1)〜DO8(n/8
)に対してフローティング状態となる。
ラッチ227(1、1)〜ラッチ227(4、1)で構成される。ラッチ227(1、1
)〜ラッチ227(4、1)は、ラッチ入力信号線I(1、1)〜I(4、1)およびラ
ッチ出力信号線O(1、1)〜O(4、1)と、それぞれ接続されている。例えば、ラッ
チ227(1、1)には、ラッチ入力信号線I(1、1)とラッチ出力信号線O(1、1
)とが、それぞれ接続されており、ラッチ227(4、1)には、ラッチ入力信号線I(
4、1)とラッチ出力信号線O(4、1)とが、それぞれ接続される。
)で構成される。さらに、ラッチ群226(n)は、4つのラッチ227(1、n)〜ラ
ッチ227(4、n)で構成される。
1、1)〜I(4、n)が、書き込みアドレス信号線BA_W1〜BA_W4のデータお
よび列デコード信号線のデータによって、入力データ信号線DIN1〜DIN8と導通し
た場合、入力データ信号線DIN1〜DIN8のデータを記憶する。また、ラッチ227
(1、1)〜ラッチ227(4、n)は、それぞれのラッチ入力信号線I(1、1)〜I
(4、n)が、入力データ信号線DIN1〜DIN8に対してフローティング状態となっ
た場合、その直前までラッチ227(1、1)〜ラッチ227(4、n)に記憶されてい
たデータを保持する。ラッチ出力信号線O(1、1)〜O(4、n)は、ラッチ入力信号
線I(1、1)〜I(4、n)によってラッチ227(1、1)〜ラッチ227(4、n
)に保持されたデータを出力する。
り、書き込みアドレス信号線BA_W2がH電位となった場合、入力データ信号線DIN
1〜DIN8が、入力セレクト信号線DI1(x)〜DI8(x)及びセレクタ228(
8x−7)〜セレクタ228(8x)の各ラッチ入力信号線I(2、8x−7)〜I(2
、8x)と導通し、ラッチ群226(8x−7)〜226(8x)のラッチ227(2、
8x−7)〜ラッチ227(2、8x)に入力データ信号線DIN1〜DIN8のデータ
が記憶される。
書き込み制御信号線PWEと、アナログ電源電圧線V1〜V16と、が接続されている。
また、書き込み回路224(1)はアナログスイッチ223bを介してビット線BL(1
)に接続されている。
、レベルシフタ322と、4ビットのマルチプレクサ336とを有する。NAND回路3
21とレベルシフタ322は、1列毎に4つずつ用意される。NAND回路321の入力
には、メモリ書き込み制御信号線PWEとラッチ227のラッチ出力信号線O(1、1)
〜O(4、1)とがそれぞれ接続されており、NAND回路321の出力にはレベルシフ
タ322が接続されている。また、レベルシフタ322は4ビットのマルチプレクサ33
6と接続されている。4ビットのマルチプレクサ336は、アナログスイッチ223bを
介してビット線BLと接続されている。
ラッチ出力信号線O(1、1)〜O(4、1)のデータに関わらず4ビットのマルチプレ
クサ336からアナログ電源電圧線V1の電圧を出力する。メモリ書き込み制御信号線P
WEのデータがH電位の場合、ラッチ出力信号線O(1、1)〜O(4、1)のデータに
応じて4ビットのマルチプレクサ336から出力される電圧が切り替わる。本実施の形態
では、メモリ書き込み制御信号線PWEのデータがH電位の場合、ラッチ出力信号線O(
1、1)〜O(4、1)のデータが”0h”ではV1、”1h”ではV2、”2h”では
V3、”3h”ではV4、”4h”ではV5、”5h”ではV6、”6h”ではV7、”
7h”ではV8、”8h”ではV9、”9h”ではV10、”Ah”ではV11、”Bh
”ではV12、”Ch”ではV13、”Dh”ではV14、”Eh”ではV15、”Fh
”ではV16、の電圧が4ビットのマルチプレクサ336から出力されるものとする。
ンプ324と、NAND回路325と、を有する。NAND回路325の入力の一方には
、センスアンプ324が接続されており、入力の他方にはメモリ読み出し信号線PREが
接続されている。センスアンプ324には、負荷323と、アナログスイッチ223aを
介してビット線BLと、が接続されている。また、NAND回路325の出力には、ラッ
チ入力信号線I(1、1)〜I(4、1)と、カウンタ信号線COUNT0〜COUNT
3と、が接続されている。なお、図9に示す読み出し回路は、一列目のメモリセルに接続
される場合について示す。
ように、nチャネル型のトランジスタのゲート端子に、定電源線VREADが接続されて
いてもよい。また、図9(B−2)に示すように、負荷323は抵抗であっても良い。ま
た、図9(B−3)に示すように、pチャネル型のトランジスタのゲート端子に、定電源
線VREADが接続されていてもよい。また、図9(B−4)に示すように、負荷323
はnチャネル型のトランジスタのゲート端子と、ソース端子またはドレイン端子の一方と
が接続された構成であっても良いし、図9(B−5)に示すように、負荷323はpチャ
ネル型のトランジスタのゲート端子と、ソース端子またはドレイン端子の一方とが接続さ
れた構成であっても良い。
分割によって生じたビット線BLの電圧をセンスアンプ324で判定する。メモリ読み出
し信号線PREのデータがH電位の場合、センスアンプ324の出力によって、カウンタ
信号線COUNT0〜COUNT3と、ラッチ入力信号線I(1、1)〜I(4、1)が
導通、またはフローティング状態にする。メモリ読み出し信号線PREのデータがL電位
の場合、センスアンプ324の出力に関わらず、ラッチ入力信号線I(1、1)〜I(4
、1)は、カウンタ信号線COUNT0〜COUNT3に対してフローティング状態とな
る。
続し、アナログスイッチ223bは書き込み回路224とメモリセルとを接続する。また
、アナログスイッチ223a、223bは、高電位メモリ読み出し制御信号線PREHと
反転高電位メモリ読み出し制御信号線PREHBと接続されており、高電位メモリ読み出
し制御信号線PREHと反転高電位メモリ読み出し制御信号線PREHBとによって制御
される。高電位メモリ読み出し制御信号線PREHのデータは、メモリ読み出し制御信号
線PREのデータのH電位を電圧VHにした信号である。反転高電位メモリ読み出し制御
信号線PREHBのデータは、高電位メモリ読み出し制御信号線PREHのデータの反転
信号である。高電位メモリ読み出し制御信号線PREHのデータが電圧VHでかつ、反転
高電位メモリ読み出し制御信号線PREHBのデータがL電位の場合、ビット線BLは読
み出し回路225に接続される。高電位メモリ読み出し制御信号線PREHのデータがL
電位でかつ、反転高電位メモリ読み出し制御信号PREHB線のデータが電圧VHの場合
、ビット線BLは書き込み回路224に接続される。
n/8)が接続される。全てのソース線SL(1)〜SL(n/8)は、メモリ読み出し
信号線PREの信号と同様の信号が出力される。
て説明する。
ND回路331と、NAND回路333と、レベルシフタ332と、レベルシフタ334
と、マルチプレクサMUXを有する。行デコーダ232は、Mr本(2Mr=m)の行ア
ドレス線RAと制御線CEと列デコード信号線R_a(1)〜R_a(m)が接続されて
いる。また、NAND回路331の入力一方には、列デコード信号線R_a(1)が接続
されており、入力の他方には行メモリ書き込み制御信号線PWE_Rが接続されている。
NAND回路331の出力には、レベルシフタ332が接続されている。レベルシフタ3
32は、メモリセルのゲート線GLと接続されている。また、NAND回路333の入力
の一方には、列デコーダ線R_a(1)が接続されており、入力の他方には制御線CEが
接続されている。また、NAND回路333の出力には、レベルシフタ334が接続され
ている。レベルシフタ334にはマルチプレクサMUXが接続されており、マルチプレク
サは、可変電源線VR、電圧線VH、容量線CLと接続されている。
(1)〜R_a(m)から行アドレス信号線RAのデータに応じて選択された1本のデー
タだけがH電位となる。制御線CEのデータがL電位のときには、行アドレス信号線RA
のデータに関わらず全ての行デコード線のデータはL電位となる。
コード線に対応するメモリセルのゲート線GLのデータが電圧VHとなる。その他のメモ
リセルのゲート線GLのデータはL電位となる。また、選択された行デコード線に対応す
るメモリセルの容量線CLのデータとして、可変電源線VRのデータの電位がマルチプレ
クサMUXより出力される。その他のメモリセルの容量線CLのデータは、マルチプレク
サMUXから電圧VHが出力される。
ルのゲート線GLのデータがL電位となる。また、選択された行デコード線に対応するメ
モリセルの容量線CLのデータとして、可変電源線VRのデータの電位がマルチプレクサ
MUXより出力される。その他のメモリセルの容量線CLのデータは、マルチプレクサM
UXから電圧VHが出力される。
ータ信号線DIN1〜DIN8からn個のラッチ群へのデータを格納するタイミングを示
す。図12は、n個のラッチ群に格納されたデータからメモリセルへデータの書き込みを
行うタイミングを示す。図13は、メモリセルからデータを読み出し、n個のラッチ群へ
データの格納するタイミングを示す。図16は、n個のラッチ群に格納されたデータを出
力データ信号線DOUT1〜DOUT8へ出力するタイミングを示す。
ングを示す。まず、カラムアドレス線CAのデータと入力データ信号線DIN1〜DIN
8のデータを決定し、制御線CEのデータをH電位にする。これによって1本の列デコー
ド信号線が選択される。図11では、カラムアドレス線CAのデータを”00h”から順
に書き込むことを前提に説明をする。
1,1)〜ラッチ(1、8)の入力に入力データ信号線DIN1〜DIN8が導通し、入
力データ信号線DIN1〜DIN8のデータが書き込まれる。ラッチ(1,1)〜ラッチ
(1、8)にデータが書き込まれたら、書き込みアドレス信号BA_W1のデータをL電
位することにより、データが保存される。
レス信号線BA_W2のデータをH電位することにより、ラッチ(2、1)〜ラッチ(2
、8)に入力データ信号線DIN1〜DIN8のデータが書き込まれる。ラッチ(2、1
)〜ラッチ(2、8)にデータが書き込まれたら、書き込みアドレス信号線BA_W2の
データをL電位することにより、データが保存される。これを書き込みアドレス信号線B
A_W4まで同様に行う。
信号線DIN1〜DIN8のデータは、書き込みアドレス信号線BA_W1〜BA_W4
のデータが全てL電位になっている間にその値を変更する必要がある。全てのカラムアド
レス線CAのデータと書き込みアドレス信号線BA_W1〜BA_W4のデータの組み合
わせを選択し、全てのラッチ群に入力データ信号線DIN1〜DIN8のデータを格納す
るまで一連の動作は続けられる。
モリセルにラッチ群で格納されたデータの書き込みを行う。図12に、ラッチ群に格納さ
れたデータからメモリセルへデータの書き込みを行うタイミングを示す。
データは前のラッチ群へのデータ格納の際に、H電位となっているので、ロウアドレス信
号線RAのデータを決定した時点で1本の行デコード信号が選択される。本実施の形態で
は、ロウアドレス信号線RAのデータを”00h”とした場合で説明を行う。選択された
行デコード信号線に対応する容量線CL(1)のデータはL電位となり、その他の行の容
量線CLのデータは電位VHとなる。
コード信号線に対応するゲート線GL(1)のデータは電位VHとなる。
なる。メモリ書き込み制御信号線PWEのデータがH電位となることで、列駆動回路20
2内の書き込み回路からラッチ群に格納されたデータに対応したアナログ電源電圧線V1
〜V16の電圧が出力される。このとき、列駆動回路202内のアナログスイッチは、高
電位メモリ読み出し制御信号線PREHと反転高電位メモリ読み出し制御信号線PREH
Bとにより、書き込み回路の出力とビット線BL(1)〜BL(n)とが接続される。こ
れにより、アナログ電源電圧線V1〜V16の電圧がビット線BL(1)〜BL(n)に
出力される。本実施の形態の場合、ラッチ群に格納されたデータが”0h”の場合V1、
”1h”ではV2、”2h”ではV3、”3h”ではV4、”4h”ではV5、”5h”
ではV6、”6h”ではV7、”7h”ではV8、”8h”ではV9、”9h”ではV1
0、”Ah”ではV11、”Bh”ではV12、”Ch”ではV13、”Dh”ではV1
4、”Eh”ではV15、”Fh”の場合V16の電圧に対応する。
ーティングゲート部FGに、各ビット線BL(1)〜BL(n)から出力される電圧V1
〜V16の電圧が書き込まれる。
1)のデータがL電位となる。このとき、ゲート線GL(1)が接続されているメモリセ
ルのデータは保持される。
ビット線BL(1)〜BL(n)はアナログ電源電圧線V1の電圧(図12においてはG
ND)が出力される。最後に、行駆動回路において、制御線CEのデータがL電位になる
ことにより、容量線CL(1)〜CL(m)のデータはL電位になる。以上により、メモ
リセルへの書き込み動作が終了となる。
示す。
をH電位にすることで、読み出すメモリの行を選択する。本実施の形態では、ロウアドレ
ス線RAのデータが”00h”であることを前提に説明をする。このとき、選択された容
量線CL(1)のデータには、電位生成回路から与えられる可変電圧線VRの電圧が出力
される。可変電圧線VRの電圧はカウンタ信号線COUNT0〜COUNT3のデータに
応じて変動する電圧であり、この場合は、カウンタ信号線COUNT0〜COUNT3の
データが小さいほど可変電圧線VRの電圧は大きくなる。その他の容量線CLのデータに
関しては、H電位が与えられる。
このとき、高電位メモリ読み出し制御信号線PREHのデータは、メモリ読み出し制御信
号線PREのデータと同じタイミングの信号で、メモリ読み出し制御信号線PREのデー
タよりもH電位が高い信号である。また、反転高電位メモリ読み出し制御信号線PREH
Bのデータは、高電位メモリ読み出し制御信号線PREHのデータの反転信号となってい
る。また、ソース線SLのデータはメモリ読み出し制御信号線PREにバッファ230を
通した信号となっている。
電位メモリ読み出し制御信号線PREHBにより読み出し回路と導通する。これにより、
ビット線BL(1)〜BL(n)の電位は、読み出し回路の負荷とメモリセルのP型トラ
ンジスタの抵抗分割によって決定する。
にカウントしていく。容量線CL(1)はカウンタ信号線COUNT0〜3のデータに応
じて変動する可変電圧線VRの電圧を出力する。可変電圧線VRの電圧は、図13に示す
ようにカウンタ信号線COUNT0〜COUNT3の値が増えるにつれて、電位が下がっ
ていく。
出し回路とメモリセルを表している。図15は、図14のタイミングチャートを示す。
電位が容量結合によって変動する。フローティングゲート部FGの電位によってpチャネ
ル型トランジスタのソース−ドレイン間の抵抗値が変動し、読み出し回路の負荷323と
pチャネル型トランジスタとの抵抗分割によってビット線BLの電位が変動する。
1)〜BL(n)の電位がある一定値を超えると、読み出し回路内のセンスアンプ324
の出力がH電位からL電位へと切り替わる。これによって、図15に示すように、SA_
OUTの出力も同様にH電位からL電位へと切り替わることにより、列駆動回路内のラッ
チ群に格納するカウンタ信号線COUNT0〜COUNT3の値が決定する。
ィングゲート部FGに格納されているデータ、つまり保持されている電圧によって変動す
る。そのため、カウンタ信号線COUNT0〜COUNT3のデータと容量線CL(1)
の電位とビット線BL(1)〜BL(n)の電位がメモリセル内のフローティングゲート
部FGの電位と対応して変化するため、多値のメモリ読み出しが実現できる。
するタイミングを示す。
へのデータ格納の際にH電位のままとなっているので、1本の列デコード信号線が選択さ
れる。次に読み出しアドレス信号線BA_R1のデータをH電位にする。これによりラッ
チ(1、1)〜ラッチ(1、8)に格納されているデータがラッチ出力信号線を介して出
力データ信号線DOUT1〜DOUT8へと出力される。
信号線BA_R2のデータをH電位にし、ラッチ(2、1)〜ラッチ(2、8)に格納さ
れているデータがラッチ出力信号線を介して出力データ信号線DOUT1〜DOUT8へ
と出力される。これを読み出しアドレス信号線BA_R4まで同様に行う。
1〜4のデータをL電位にした状態で行う。そして、ラッチ群に格納されたデータを読み
出す際は、同様に読み出しアドレス信号線BA_R1〜BA_R4のデータを順に制御す
る。
チプレクサと、を有し、4ビットマルチプレクサにて電位V(1)〜V(24)のうち1
つの電位を選択して出力する回路構成とすることで、1行分のメモリセルに多値データを
一括でかつ高速に書き込むことができ、書き込み時間の短縮化を可能とする。
ラッチ部の入力端子に接続されることにより、読み出し回路を小さい回路にて実現するこ
とができるため、メモリ周辺回路の省スペース化を実現できる。
書き込み又は読み出しする回路構成を例として説明したが、本発明の一態様は、1つのメ
モリセルに対してKビット(2K値)のデータを書き込み又は読み出しする回路に対して
も適用することができる。なお、2値のデータを書き込み又は読み出しする回路構成に対
しても適用することができる。
し、Kビットマルチプレクサにて電位V(1)〜V(2K)のうち1つの電位を選択して
出力する回路構成とすることで、1行分のメモリセルに多値データを一括でかつ高速に書
き込むことができ、書き込み時間の短縮化を可能とする。
ラッチ部の入力端子に接続されることにより、読み出し回路を小さい回路にて実現するこ
とができるため、メモリ周辺回路の省スペース化を実現できる。
宜組み合わせて用いることができる。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて図17乃至図22を参照して説明する。
図17は、半導体装置の構成の一例である。図17(A)には、半導体装置の断面を、図
17(B)には、半導体装置の平面を、それぞれ示す。ここで、図17(A)は、図17
(B)のA1−A2およびB1−B2における断面に相当する。図17(A)および図1
7(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有
し、上部に第2の半導体材料を用いたトランジスタ162を有する。ここで、第1の半導
体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体
材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすること
ができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、
シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結
晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このよう
な半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を
用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図17に示す半
導体装置は、メモリセルとして用いることができる。
電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるか
ら、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成を
ここで示すものに限定する必要はない。
ャネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域1
32(ソース領域およびドレイン領域とも記す)と、チャネル形成領域134上に設けら
れたゲート絶縁層122aと、ゲート絶縁層122a上にチャネル形成領域134と重畳
するように設けられたゲート電極128aと、を有する。なお、図において、明示的には
ソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてト
ランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するため
に、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある
。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
8bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極や
ドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には
、不純物領域130が設けられている。また、トランジスタ160を覆うように絶縁層1
36、絶縁層138、および絶縁層140が設けられている。なお、高集積化を実現する
ためには、図17に示すようにトランジスタ160がサイドウォール絶縁層を有しない構
成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲー
ト電極128aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不
純物領域132を設けても良い。
層144と、酸化物半導体層144と電気的に接続されているソース電極(またはドレイ
ン電極)142a、およびドレイン電極(またはソース電極)142bと、酸化物半導体
層144、ソース電極142aおよびドレイン電極142bを覆うゲート絶縁層146と
、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極
148aと、を有する。
十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的
には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下
、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017ato
ms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオ
ン質量分析法(SIMS:Secondary Ion Mass Spectrosc
opy)で測定されるものである。このように、水素濃度が十分に低減されて高純度化さ
れ、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減
された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましく
は、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる
。例えば、室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの
値)は100zA(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは1
0zA以下となる。このように、i型化(真性化)または実質的にi型化された酸化物半
導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができ
る。
するために、島状に加工された酸化物半導体層144を用いているが、島状に加工されて
いない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際の
エッチングによる酸化物半導体層144の汚染を防止できる。
導電層148b、とで構成される。すなわち、ドレイン電極142bは、容量素子164
の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能
することになる。このような構成とすることにより、十分な容量を確保することができる
。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ドレイン
電極142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容
量が不要の場合は、容量素子164を設けない構成とすることもできる。
少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用する
ことにより、高集積化を図ることができる。例えば、最小加工寸法をFとして、メモリセ
ルの占める面積を15F2〜25F2とすることが可能である。
して、ゲート絶縁層146および絶縁層150に形成された開口には、配線154が設け
られている。配線154は、メモリセルの一と他のメモリセルとを接続する配線であり、
図2の回路図におけるビット線BLに相当する。配線154は、ソース電極142aと、
導電層128bとを介して、不純物領域126に接続されている。これにより、トランジ
スタ160におけるソース領域またはドレイン領域と、トランジスタ162におけるソー
ス電極142aと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減す
ることができるため、半導体装置の集積度を向上させることができる。
続する位置と、ソース電極142aと配線154との接続する位置を、重畳して設けるこ
とができる。このような平面レイアウトを採用することにより、コンタクト領域に起因す
る素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることが
できる。
次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図18
を参照して説明する。
500としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用い
ることができる。また、半導体基板として、太陽電池級シリコン(SOG−Si:Sol
ar Grade Silicon)基板などを用いても良い。また、多結晶半導体基板
を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結
晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
ス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板
、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウ
ムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
半導体基板500に対して、塩酸過酸化水素水混合溶液(HPM)、硫酸過酸化水素水混
合溶液(SPM)、アンモニア過酸化水素水混合溶液(APM)、希フッ酸(DHF)等
を用いて洗浄を行うのが好ましい。
いる(図18(B)参照)。なお、ここでは、ボンド基板として単結晶のものを用いるが
、ボンド基板の結晶性を単結晶に限る必要はない。
板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用い
ることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いるこ
ともできる。市販のシリコン基板としては、直径5インチ(125mm)、直径6インチ
(150mm)、直径8インチ(200mm)、直径12インチ(300mm)、直径1
6インチ(400mm)サイズの円形のものが代表的である。なお、単結晶半導体基板5
10の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結
晶半導体基板510は、CZ(チョクラルスキー)法やFZ(フローティングゾーン)法
を用いて作製することができる。
、汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液(HPM
)、硫酸過酸化水素水混合溶液(SPM)、アンモニア過酸化水素水混合溶液(APM)
、希フッ酸(DHF)、FPM(フッ酸、過酸化水素水、純水の混合液)等を用いて単結
晶半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に
吐出して洗浄してもよい。
させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD
法、スパッタリング法などがある。また、CVD法を用いて酸化膜512を形成する場合
、良好な貼り合わせを実現するためには、テトラエトキシシラン(略称;TEOS:化学
式Si(OC2H5)4)等の有機シランを用いて酸化シリコン膜を形成することが好ま
しい。
(ここでは、SiOx膜)を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加
して行うことが好ましい。
理を行うことにより、塩素酸化された酸化膜512を形成することができる。この場合、
酸化膜512は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不
純物である重金属(例えば、Fe、Cr、Ni、Mo等)を捕集して金属の塩化物を形成
し、これを外方に除去して単結晶半導体基板510の汚染を低減させることができる。
はフッ素原子を含有させてもよい。単結晶半導体基板510表面をフッ素酸化する方法と
しては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を
酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する(図1
8(D)参照)。
荷、イオンの入射角などによって調節することができる。また、脆化領域514は、イオ
ンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さ
で、単結晶半導体基板510から分離される単結晶半導体層の厚さを調節することができ
る。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50n
m以上200nm以下程度となるように平均侵入深さを調節すれば良い。
きる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成さ
れた全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プ
ラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、
イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種
を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオ
ンについては、H3 +の比率を高くすると良い。具体的には、H+、H2 +、H3 +の総
量に対してH3 +の割合が50%以上(より好ましくは80%以上)となるようにする。
H3 +の割合を高めることで、イオン照射の効率を向上させることができる。
また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例え
ば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる
工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体
層の表面荒れを抑えることが可能である。
に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照
射を行うことによって、これら重金属による単結晶半導体基板510の汚染を防ぐことが
できる。
て密着させる。これにより、半導体基板500と、単結晶半導体基板510とが貼り合わ
される(図18(E)参照)。なお、単結晶半導体基板510と貼り合わせる半導体基板
500の表面に酸化膜または窒化膜を成膜してもよい。
001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2
以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると
、密着させた部分において半導体基板500と酸化膜512の接合が生じ、当該部分を始
点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素
結合が作用しており、常温で行うことができる。
に係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導
体基板510と半導体基板500との界面での接合強度を向上させることができる。
合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いて
も良いし、異なるドライ処理どうしを組み合わせて用いても良い。
処理の温度は、脆化領域514における分離が生じない温度(例えば、室温以上400℃
未満)とする。また、この温度範囲で加熱しながら、半導体基板500と酸化膜512と
を接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA(瞬間
熱アニール、Rapid Thermal Annealing)装置、マイクロ波加熱
装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する
発明の一態様がこれに限定して解釈されるものではない。
半導体基板500上に、酸化膜512を介して単結晶半導体層516を形成する(図18
(F)参照)。
際の温度が低いほど、単結晶半導体層516の表面荒れを抑制できるためである。具体的
には、例えば、上記分離の際の熱処理温度は、300℃以上600℃以下とすればよく、
500℃以下(400℃以上)とすると、より効果的である。
0℃以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減さ
せてもよい。
を向上させ、かつ欠陥を低減させた単結晶半導体層518を形成する(図18(G)参照
)。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
ーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単
結晶半導体層516の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層
516表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、
単結晶半導体層516表面の平坦性を向上させてからレーザー光の照射処理を行ってもよ
い。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいず
れを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した
後、単結晶半導体層516の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体
層516の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方
を用いればよい。
できる(図18(G)参照)。
次に、上記のSOI基板を用いた半導体装置の作製方法について、図19乃至図22を参
照して説明する。
はじめに下部のトランジスタ160の作製方法について、図19および図20を参照して
説明する。なお、図19および図20は、図18に示す方法で作成したSOI基板の一部
であって、図17(A)に示す下部のトランジスタに相当する断面工程図である。
)参照)。なお、この工程の前後において、トランジスタのしきい値電圧を制御するため
に、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体
層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素とし
ては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不
純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
層122は、後にゲート絶縁層となるものである。絶縁層122は、例えば、半導体層1
20表面の熱処理(熱酸化処理や熱窒化処理など)によって形成することができる。熱処
理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、H
e、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのう
ちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング
法等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シ
リコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イット
リウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加され
たハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフ
ニウムアルミネート(HfAlxOy(x>0、y>0))等を含む単層構造または積層
構造とすることが望ましい。また、絶縁層122の厚さは、例えば、1nm以上100n
m以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマ
CVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
層120に添加して、不純物領域126を形成する(図19(C)参照)。なお、ここで
は、不純物元素を添加した後、マスク124は除去する。
域の一部を除去することにより、ゲート絶縁層122aを形成する(図19(D)参照)
。絶縁層122の除去方法として、ウェットエッチングまたはドライエッチングなどのエ
ッチング処理を用いることができる。
形成するための導電層を形成し、当該導電層を加工して、ゲート電極128aおよび導電
層128bを形成する(図19(E)参照)。
チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多
結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法
も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成
膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチン
グによって行うことができる。
純物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、および不
純物領域130を形成する(図20(A)参照)。ここでは、p型トランジスタを形成す
るために、ボロン(B)などの不純物元素を添加する。または、n型トランジスタを形成
する場合には、リン(P)やヒ素(As)などの不純物元素を添加する。ここで、添加さ
れる不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には
、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域126、不純
物領域132、不純物領域130の順に高くなる。
層136、絶縁層138および絶縁層140を形成する(図20(B)参照)。
酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形
成することができる。特に、絶縁層136、絶縁層138、絶縁層140に誘電率の低い
(low−k)材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低
減することが可能になるため好ましい。なお、絶縁層136、絶縁層138、絶縁層14
0には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、
密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに
低減することが可能である。また、絶縁層136や絶縁層138、絶縁層140は、ポリ
イミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態で
は、絶縁層136として酸化窒化シリコン、絶縁層138として窒化酸化シリコン、絶縁
層140として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層1
36、絶縁層138および絶縁層140の積層構造としているが、開示する発明の一態様
はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良
い。
理を行うことにより、絶縁層138および絶縁層140を平坦化する(図20(C)参照
)。ここでは、絶縁層138が一部露出されるまで、CMP処理を行う。絶縁層138に
窒化酸化シリコンを用い、絶縁層140に酸化シリコンを用いた場合、絶縁層138はエ
ッチングストッパとして機能する。
、ゲート電極128aおよび導電層128bの上面を露出させる(図20(D)参照)。
ここでは、ゲート電極128aおよび導電層128bが一部露出されるまで、エッチング
処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウ
ェットエッチングを用いてもよい。ゲート電極128aおよび導電層128bの一部を露
出させる工程において、後に形成されるトランジスタ162の特性を向上させるために、
絶縁層136、絶縁層138、絶縁層140の表面は可能な限り平坦にしておくことが好
ましい。
照)。
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
次に、上部のトランジスタ162の作製方法について、図21および図22を参照して説
明する。
0などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層
144を形成する(図21(A)参照)。なお、酸化物半導体層を形成する前に、絶縁層
136、絶縁層138、絶縁層140の上に、下地として機能する絶縁層を設けても良い
。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのC
VD法などを用いて形成することができる。
むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加
えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn
)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有するこ
とが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好まし
い。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
−O系の材料、In−Hf−Ga−Zn−O系の材料、In−Al−Ga−Zn−O系の
材料、In−Sn−Al−Zn−O系の材料、In−Sn−Hf−Zn−O系の材料、I
n−Hf−Al−Zn−O系の材料や、三元系金属酸化物であるIn−Ga−Zn−O系
の材料、In−Sn−Zn−O系の材料、In−Al−Zn−O系の材料、Sn−Ga−
Zn−O系の材料、Al−Ga−Zn−O系の材料、Sn−Al−Zn−O系の材料や、
In−Hf−Zn−O系の材料、In−La−Zn−O系の材料、In−Ce−Zn−O
系の材料、In−Pr−Zn−O系の材料、In−Nd−Zn−O系の材料、In−Sm
−Zn−O系の材料、In−Eu−Zn−O系の材料、In−Gd−Zn−O系の材料、
In−Tb−Zn−O系の材料、In−Dy−Zn−O系の材料、In−Ho−Zn−O
系の材料、In−Er−Zn−O系の材料、In−Tm−Zn−O系の材料、In−Yb
−Zn−O系の材料、In−Lu−Zn−O系の材料や、二元系金属酸化物であるIn−
Zn−O系の材料、Sn−Zn−O系の材料、Al−Zn−O系の材料、Zn−Mg−O
系の材料、Sn−Mg−O系の材料、In−Mg−O系の材料、In−Ga−O系の材料
や、In−O系の材料、Sn−O系の材料、Zn−O系の材料などを用いることができる
。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In−Ga−Zn−
O系の材料とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物
膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素
を含んでいてもよい。
を用いてもよい。ここで、Mは、Ga、Al、Fe、MnおよびCoから選ばれた一また
は複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMn、
またはGaおよびCoなどを用いることができる。また、酸化物半導体として、In3S
nO5(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn−O
系の材料やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn
=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3
:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8
)の原子数比のIn−Sn−Zn−O系の材料やその組成の近傍の酸化物を用いるとよい
。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ながら、In−Ga−Zn−O系の材料でも、バルク内欠陥密度を低減することにより移
動度を上げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、
(a−A)2+(b−B)2+(c−C)2≦r2
を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様
である。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
導体層を厚くしすぎると(例えば、膜厚を50nm以上)、トランジスタがノーマリーオ
ンとなってしまう恐れがあるためである。
製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
a2O3:ZnO=1:1:1[mol数比]のターゲットを用いることができる。なお
、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga
2O3:ZnO=1:1:2[mol数比]の組成比のターゲットを用いることもできる
。
:Zn=50:1〜1:2(モル数比に換算するとIn2O3:ZnO=25:1〜1:
4)、好ましくはIn:Zn=20:1〜1:1(モル数比に換算するとIn2O3:Z
nO=10:1〜1:2)、さらに好ましくはIn:Zn=15:1〜1.5:1(モル
数比に換算するとIn2O3:ZnO=15:2〜3:4)とする。例えば、In−Zn
−O系の酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y
:Zのとき、Z>1.5X+Yとする。
の組成比は、原子数比で、In:Sn:Zn=1:2:2、In:Sn:Zn=2:1:
3、In:Sn:Zn=1:1:1、またはIn:Sn:Zn=20:45:35などと
なる酸化物ターゲットを用いる。
9%以下とする。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体
層を緻密な膜とすることができるためである。
スと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基
、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に
除去された高純度ガスを用いた雰囲気とすることが望ましい。
いたスパッタリング法により形成する。
00℃以下、好ましくは300℃を超えて500℃以下、より好ましくは350℃以上4
50℃以下となるように加熱する。
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を
成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、
イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが
望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素
化物などの不純物(より好ましくは炭素原子を含む化合物も)などが除去されているため
、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物など
の不純物の濃度を低減することができる。
む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板
を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温とな
るため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込ま
れにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を
行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純
物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減するこ
とができる。
直流(DC)電源を0.5kW、基板温度を400℃、成膜雰囲気を酸素(酸素流量比率
100%)雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質
(パーティクル、ごみともいう)が軽減でき、膜厚分布も均一となるため好ましい。
プラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉
状物質(パーティクル、ごみともいう)を除去することが好ましい。逆スパッタとは、基
板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である
。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォト
リソグラフィなどの方法を用いて形成することができる。または、インクジェット法など
の方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライ
エッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いても
よい。
理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに
除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減す
ることができる。熱処理の温度は、不活性ガス雰囲気下、250℃以上700℃以下、好
ましくは450℃以上600℃以下、または基板の歪み点未満とする。不活性ガス雰囲気
としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分とする雰囲気
であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装
置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9
999%)以上、好ましくは7N(99.99999%)以上(すなわち、不純物濃度が
1ppm以下、好ましくは0.1ppm以下)とする。
450℃、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触
れさせず、水や水素の混入が生じないようにする。
水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導
体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可
能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても
良い。
で形成される配線を含む)を形成するための導電層を形成し、当該導電層を加工して、ソ
ース電極142a、ドレイン電極142bを形成する(図21(B)参照)。
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マ
グネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこ
れらを複数組み合わせた材料を用いてもよい。
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極142aおよびドレイン電極142bへの加工が容易であるというメリット
がある。
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3―SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3―ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、
30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142
bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート
絶縁層146の被覆性を向上し、段切れを防止することができる。
42bの下端部の間隔によって決定される。なお、チャネル長(L)が25nm未満のト
ランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm〜数10nm
と波長の短い超紫外線(Extreme Ultraviolet)を用いるのが望まし
い。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるト
ランジスタのチャネル長(L)を、10nm以上1000nm(1μm)以下とすること
も可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導
体装置の消費電力を低減することも可能である。
イン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることがで
きる。
化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域お
よびドレイン領域となる酸化物導電層、ソース電極142a、ドレイン電極142bを形
成することができる。
の積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層14
4と酸化物導電膜を形成する。ソース電極142a、ドレイン電極142bを形成した後
、ソース電極142a、ドレイン電極142bをマスクとして、さらに島状の酸化物導電
膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することも
できる。
にエッチングされないように、エッチング条件(エッチング材の種類、濃度、エッチング
時間等)を適宜調整する。
ムを含まないものであることが好ましい。そのような酸化物導電層として、酸化亜鉛、酸
化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することが
できる。
ース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をする
ことができる。
構成とすることによって、よりトランジスタの耐圧を向上させることができる。
の周波数特性を向上させるために有効である。金属電極(モリブデン、タングステン等)
と酸化物半導体層との接触に比べ、金属電極(モリブデン、タングステン等)と酸化物導
電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電
極及びドレイン電極との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺
回路(駆動回路)の周波数特性を向上させることができる。
の一部と接するように、ゲート絶縁層146を形成する(図21(C)参照)。
また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリ
ウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウ
ムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリ
ケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムアルミネー
ト(HfAlxOy(x>0、y>0))、などを含むように形成するのが好適である。
ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造と
しても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、
トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用
いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とする
ことができる。
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、y>
0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>0)
)、などの高誘電率(high−k)材料を用いると良い。high−k材料をゲート絶
縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。なお、high−k材料を含む膜と、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれか
を含む膜との積層構造としてもよい。
46)は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には
第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が
良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の
状態を良好に保つことができる。
むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化
アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここ
で、酸化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含
有量(原子%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(
原子%)がアルミニウムの含有量(原子%)以上のものを示す。
ート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界
面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層と
を接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップ
を低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用い
る場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料
を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させ
にくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の
侵入防止という点においても好ましい。
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2Ox
(X=3+α、0<α<1)とすることができる。また、酸化物半導体層144に接する
絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープ
を行うことにより、酸化アルミニウムの組成をAl2OX(X=3+α、0<α<1)と
することができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムア
ルミニウム(酸化アルミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や、
酸素ドープを行うことにより、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)
の組成をGaXAl2−XO3+α(0<X<2、0<α<1)とすることができる。
層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接するこ
とにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、また
は酸化物半導体層と絶縁層の界面における酸素欠損を低減することができる。
えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶
縁層146および下地絶縁層の双方に適用しても良い。
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144
に酸素を供給し、該酸化物半導体層144の酸素欠損を補填することができる。
第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の
熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第
1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさ
せても良い。
半導体層144を、その水素原子を含む物質が極力含まれないように高純度化することが
できる。
成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する(図
21(D)参照)。
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分と
する合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層1
48bは、単層構造としても良いし、積層構造としても良い。
50を形成する(図22(A)参照)。絶縁層150は、PVD法やCVD法などを用い
て形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハ
フニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成す
ることができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造(多
孔性の構造など)を用いることが望ましい。絶縁層150の誘電率を低くすることにより
、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためであ
る。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一
態様はこれに限定されず、2層以上の積層構造としても良い。
成する。その後、絶縁層150上にソース電極142aと接する配線154を形成する(
図22(B)参照)。なお、当該開口の形成は、マスクなどを用いた選択的なエッチング
により行われる。
ニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロ
ム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元
素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、
ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料
を用いてもよい。
く形成し、PVD法によりチタン膜を薄く(5nm程度)形成した後に、開口に埋め込む
ようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により
形成されるチタン膜は、被形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(
ここではソース電極142a)との接触抵抗を低減させる機能を有する。また、アルミニ
ウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア
膜を形成した後に、メッキ法により銅膜を形成してもよい。
い。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大
を抑制することができる。
、ソース電極142aと配線154との接続とを重畳させる場合について説明する。この
場合、不純物領域126上に形成された絶縁層136、絶縁層138および絶縁層140
に開口(下部のコンタクトと呼ぶ)を形成し、下部のコンタクトにソース電極142aを
形成した後、ゲート絶縁層146および絶縁層150において、下部のコンタクトと重畳
する領域に開口(上部のコンタクトと呼ぶ)を形成し、配線154を形成することになる
。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングによ
り下部のコンタクトに形成されたソース電極142aが断線してしまうおそれがある。こ
れを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成するこ
とにより、素子面積が増大するという問題がおこる。
断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタ
クトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因す
る素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることが
できる。
容量素子164が完成する(図22(C)参照)。
を示す。
ース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい
。図17に示すトランジスタ162に酸化物導電層を設けたトランジスタ441、442
を図26(A)(B)に示す。なお、絶縁層400は、絶縁層136、絶縁層138、絶
縁層140などに相当する。
極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能す
る酸化物導電層404a、404bが形成されている。図26(A)(B)のトランジス
タ441、442は作製工程により酸化物導電層404a、404bの形状が異なる例で
ある。
、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を
加工して島状の酸化物半導体層144と酸化物導電膜を形成する。酸化物半導体層及び酸
化物導電膜上にソース電極142a、ドレイン電極142bを形成した後、ソース電極1
42a、ドレイン電極142bをマスクとして、島状の酸化物導電膜をエッチングし、ソ
ース領域およびドレイン領域となる酸化物導電層404a、404bを形成する。
し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラ
フィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層404a
、404b、ソース電極142a、ドレイン電極142bを形成する。
にエッチングされないように、エッチング条件(エッチング材の種類、濃度、エッチング
時間等)を適宜調整する。
ーム蒸着法など)や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化
物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、
酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物などを適用することができる。ま
た、上記材料に酸化珪素を含ませてもよい。
142a、ドレイン電極142bとの間に設けることで、ソース領域及びドレイン領域の
低抵抗化を図ることができ、トランジスタ441、442が高速動作をすることができる
。
ドレイン電極142bの構成とすることによって、トランジスタ441、442の耐圧を
向上させることができる。
発明の一態様は、これに限定されず、ボトムゲート構造とすることができる。図28にボ
トムゲート構造の例について示す。
が設けられ、ゲート絶縁層402上に酸化物半導体層403が設けられ、酸化物半導体層
403と接続されるソース電極405a、ドレイン電極405bが設けられている。なお
、ゲート電極401と、酸化物半導体層403と、ゲート絶縁層402と、ソース電極4
05aと、ドレイン電極405bは、図17に示すゲート電極148aと、酸化物半導体
層144と、ゲート絶縁層146と、ソース電極142aと、ドレイン電極142bに相
当する。
、酸化物半導体層403と、ソース電極405aと、ドレイン電極405bとが設けられ
ている点において図28(A)と同様である。図28(A)と異なる点は、酸化物半導体
層403に接して絶縁層427が設けられている点にある。
、酸化物半導体層403と、ソース電極405aと、ドレイン電極405bとが設けられ
ている点において図28(A)と同様である。図28(A)と異なる点は、酸化物半導体
層403に接するソース電極405aとドレイン電極405bの位置である。つまり、図
28(A)に示すトランジスタ410は、酸化物半導体層403の上でソース電極405
aとドレイン電極405bが接するのに対し、図28(C)に示すトランジスタ430は
、酸化物半導体層403の下でソース電極405aとドレイン電極405bが接している
。
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144は水素や水などが低減され、酸素欠損が低減される
ことにより、のキャリア密度が、一般的なシリコンウェハにおけるキャリア密度(1×1
014/cm3程度)と比較して、十分に小さい値(例えば、1×1012/cm3未満
、より好ましくは、1.45×1010/cm3未満)をとる。そして、トランジスタ1
62のオフ電流も十分に小さくなる。例えば、トランジスタ162の室温(25℃)での
オフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は100zA(1zA(ゼ
プトアンペア)は1×10−21A)以下、望ましくは10zA以下となる。
流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで
、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
宜組み合わせて用いることができる。
上記実施の形態において、トランジスタの半導体層に用いることのできる酸化物半導体層
の一形態を、図27を用いて説明する。
半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。
CVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物
絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸
化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一
層またはこれらの積層を用いることができる。なお、絶縁層400は、絶縁層136、絶
縁層138、絶縁層140などに相当する。
。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法によ
る成膜時における基板温度は200℃以上400℃以下とする。
ターゲット(In2O3:Ga2O3:ZnO=1:1:2[mol数比])を用いて、
基板とターゲットの間との距離を170mm、基板温度250℃、圧力0.4Pa、直流
(DC)電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜
厚5nmの第1の酸化物半導体膜を成膜する。
を行う。第1の加熱処理の温度は、400℃以上750℃以下とする。第1の加熱処理に
よって第1の結晶性酸化物半導体層450aを形成する(図27(A)参照)。
膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、C軸配向した結晶
が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角
形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層
形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面
から内部、そして内部から底部と結晶成長が進行する。
物半導体層450aとの界面またはその近傍(界面からプラスマイナス5nm)に拡散さ
せて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用
いられる絶縁層437は、膜中(バルク中)、第1の結晶性酸化物半導体層450aと絶
縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在するこ
とが好ましい。
体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時
における基板温度は200℃以上400℃以下とする。成膜時における基板温度を200
℃以上400℃以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成
膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる
。
ターゲット(In2O3:Ga2O3:ZnO=1:1:2[mol数比])を用いて、
基板とターゲットの間との距離を170mm、基板温度400℃、圧力0.4Pa、直流
(DC)電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜
厚25nmの第2の酸化物半導体膜を成膜する。
酸素の混合雰囲気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400℃以上
750℃以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形
成する(図27(B)参照)。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは
窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及
び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450a
を核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体
層450bが形成される。
に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び
水分をほとんど含まない雰囲気(不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など)下に
制御することが好ましく、例えば、水分については露点−40℃以下、好ましくは露点−
50℃以下の乾燥窒素雰囲気とする。
らなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層45
3を形成する(図27(C)参照)。図では、第1の結晶性酸化物半導体層450aと第
2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明してい
るが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示
している。
該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、
フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット
法などの方法を用いてマスクを形成しても良い。
よい。もちろん、これらを組み合わせて用いてもよい。
物半導体層は、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶
性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造
でもない構造であり、C軸配向を有した結晶(C Axis Aligned Crys
tal; CAACとも呼ぶ)を含む酸化物を有する。なお、第1の結晶性酸化物半導体
層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。
酸化物であるIn−Sn−Ga−Zn−O系の材料や、三元系金属の酸化物であるIn−
Ga−Zn−O系の材料(IGZOとも表記する。)、In−Sn−Zn−O系の材料(
ITZOとも表記する。)、In−Al−Zn−O系の材料、Sn−Ga−Zn−O系の
材料、Al−Ga−Zn−O系の材料、Sn−Al−Zn−O系の材料や、In−Hf−
Zn−O系の材料、In−La−Zn−O系の材料、In−Ce−Zn−O系の材料、I
n−Pr−Zn−O系の材料、In−Nd−Zn−O系の材料、In−Sm−Zn−O系
の材料、In−Eu−Zn−O系の材料、In−Gd−Zn−O系の材料、In−Tb−
Zn−O系の材料、In−Dy−Zn−O系の材料、In−Ho−Zn−O系の材料、I
n−Er−Zn−O系の材料、In−Tm−Zn−O系の材料、In−Yb−Zn−O系
の材料、In−Lu−Zn−O系の材料や、二元系金属の酸化物であるIn−Zn−O系
の材料、Sn−Zn−O系の材料、Al−Zn−O系の材料、Zn−Mg−O系の材料、
Sn−Mg−O系の材料、In−Mg−O系の材料や、In−Ga−O系の材料、一元系
金属の酸化物であるIn−O系の材料、Sn−O系の材料、Zn−O系の材料などがある
。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In−Ga−Zn−
O系の材料とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物
膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素
を含んでいてもよい。
に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形
成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としても
よい。
に開示する半導体装置に適用できるトランジスタ(例えば、実施の形態1、実施の形態2
におけるトランジスタ162、トランジスタ410、トランジスタ420、トランジスタ
430、トランジスタ441、トランジスタ442)に、適宜用いることができる。
2におけるトランジスタ162においては、酸化物半導体層の一方の面から他方の面に電
界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向(一方の面から他
方の面に流れる方向、具体的に図17に示すトランジスタ162では上下方向)に流れる
構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造で
あるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トラン
ジスタ特性の劣化は抑制される、または低減される。
層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高
いトランジスタを実現できる。
である。
本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状ま
たは六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原
子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中
心に回転した)結晶(CAAC:C Axis Aligned Crystalともい
う。)を含む酸化物について説明する。
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
ACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACを支持する基板面、C
AACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個々
の結晶部分のab面の法線は一定の方向(例えば、CAACを支持する基板面、CAAC
の表面などに垂直な方向)を向いていてもよい。
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められる
結晶を挙げることもできる。
なお、特に断りがない限り、図29乃至図31は上方向をc軸方向とし、c軸方向と直交
する面をab面とする。また、単に上半分、下半分という場合、ab面を境にした場合の
上半分、下半分をいう。また、図29において、丸で囲まれたOは4配位のOを示し、二
重丸で囲まれたOは3配位のOを示す。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図29(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図29(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図29(A)に示す小グループは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図29(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図29(B)に示す構造をとりうる。
図29(B)に示す小グループは電荷が0である。
造を示す。図29(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図29(C)の上半分に3個の4配位のOがあり、下半分に1個の
4配位のOがあってもよい。図29(C)に示す小グループは電荷が0である。
造を示す。図29(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図29(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図29(E)に示す小グループ
は電荷が−1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の
3個のOは、上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個の
Oは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを
有する。4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の
3個のOは、上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向
にて近接する4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様
に金属原子の下方向にて近接する4配位のOの数と、そのOの上方向にある近接金属原子
の数は等しい。小グループ同士の結合に寄与するOは4配位なので、Oの下方向にある近
接金属原子の数と、Oの上方向にある近接金属原子の数の和は4になる。したがって、金
属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数と
の和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例
えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合
、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)、または4配位の
金属原子(Zn)のいずれかと結合することになる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
す。図30(B)に、3つの中グループで構成される大グループを示す。なお、図30(
C)は、図30(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図30(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図30
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZ
nと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分
および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2
個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4
配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図2
9(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。
−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn
−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)
とする組成式で表すことができる。
、三元系金属の酸化物であるIn−Ga−Zn−O系の材料(IGZOとも表記する。)
、In−Al−Zn−O系の材料、Sn−Ga−Zn−O系の材料、Al−Ga−Zn−
O系の材料、Sn−Al−Zn−O系の材料や、In−Hf−Zn−O系の材料、In−
La−Zn−O系の材料、In−Ce−Zn−O系の材料、In−Pr−Zn−O系の材
料、In−Nd−Zn−O系の材料、In−Sm−Zn−O系の材料、In−Eu−Zn
−O系の材料、In−Gd−Zn−O系の材料、In−Tb−Zn−O系の材料、In−
Dy−Zn−O系の材料、In−Ho−Zn−O系の材料、In−Er−Zn−O系の材
料、In−Tm−Zn−O系の材料、In−Yb−Zn−O系の材料、In−Lu−Zn
−O系の材料や、二元系金属の酸化物であるIn−Zn−O系の材料、Sn−Zn−O系
の材料、Al−Zn−O系の材料、Zn−Mg−O系の材料、Sn−Mg−O系の材料、
In−Mg−O系の材料や、In−Ga−O系の材料などを用いた場合も同様である。
ル図を示す。
ら順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分
にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個
ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介
して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。
この中グループが複数結合して大グループを構成する。
、図31(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大
グループも取りうる。
本実施の形態では、トランジスタの電界効果移動度に関して説明する。
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
テンシャル障壁(粒界等)が存在すると仮定すると、以下の式で表現できる。
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは
、以下の式で表される。
誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たり
の容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Idは、以下の式となる。
また、Vdはドレイン電圧である。
上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。
横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度N
が求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。
酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、I
n:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。
が導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は35cm2/V
s程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ0は120cm2/Vsとなると予想できる。
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れ
た場所における移動度μ1は、以下の式で表される。
り求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10
nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)
と数6の第2項が増加するため、移動度μ1は低下することがわかる。
μ2を計算した結果を図32に示す。なお、計算にはシノプシス社製デバイスシミュレー
ションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャ
ップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、
15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定し
て得られたものである。
子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率
は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0
.1Vである。
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(At
omic Layer Flatness)が望ましい。
性を計算した結果を図33乃至図35に示す。なお、計算に用いたトランジスタの断面構
造を図36に示す。図36に示すトランジスタは酸化物半導体層にn+の導電型を呈する
半導体領域1103aおよび半導体領域1103cを有する。半導体領域1103aおよ
び半導体領域1103cの抵抗率は2×10−3Ωcmとする。
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成
される。トランジスタは半導体領域1103a、半導体領域1103cと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域1103bと、ゲート1105を有する。
ゲート1105の幅を33nmとする。
ゲート1105の両側面には側壁絶縁物1106aおよび側壁絶縁物1106b、ゲート
1105の上部には、ゲート1105と他の配線との短絡を防止するための絶縁物110
7を有する。側壁絶縁物の幅は5nmとする。また、半導体領域1103aおよび半導体
領域1103cに接して、ソース1108aおよびドレイン1108bを有する。なお、
このトランジスタにおけるチャネル幅を40nmとする。
埋め込み絶縁物1102の上に形成され、半導体領域1103a、半導体領域1103c
と、それらに挟まれた真性の半導体領域1103bと、幅33nmのゲート1105とゲ
ート絶縁層1104と側壁絶縁物1106aおよび側壁絶縁物1106bと絶縁物110
7とソース1108aおよびドレイン1108bを有する点で図36(A)に示すトラン
ジスタと同じである。
縁物1106aおよび側壁絶縁物1106bの下の半導体領域の導電型である。図36(
A)に示すトランジスタでは、側壁絶縁物1106aおよび側壁絶縁物1106bの下の
半導体領域はn+の導電型を呈する半導体領域1103aおよび半導体領域1103cで
あるが、図36(B)に示すトランジスタでは、真性の半導体領域1103bである。す
なわち、図36(B)に示す半導体層において、半導体領域1103a(半導体領域11
03c)とゲート1105がLoffだけ重ならない領域ができている。この領域をオフ
セット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフ
セット長は、側壁絶縁物1106a(側壁絶縁物1106b)の幅と同じである。
スシミュレーションソフト、Sentaurus Deviceを使用した。図33は、
図36(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動度
(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン電
流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレイ
ン電圧を+0.1Vとして計算したものである。
mとしたものであり、図33(C)は5nmとしたものである。ゲート絶縁層が薄くなる
ほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲ
ート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えること
が示された。
mとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存
性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を
+0.1Vとして計算したものである。図34(A)はゲート絶縁層の厚さを15nmと
したものであり、図34(B)は10nmとしたものであり、図34(C)は5nmとし
たものである。
を15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧
依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電
圧を+0.1Vとして計算したものである。図35(A)はゲート絶縁層の厚さを15n
mとしたものであり、図35(B)は10nmとしたものであり、図35(C)は5nm
としたものである。
ク値やオン電流には目立った変化が無い。
cm2/Vs程度、図35では40cm2/Vs程度と、オフセット長Loffが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長L
offの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる1
0μAを超えることが示された。
本実施の形態では、酸化物半導体としてIn、Sn、Znを主成分とする酸化物半導体を
用いたトランジスタについて説明する。
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で5atomic%以上含まれる元素をいう。
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
のしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
m、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を
用いたトランジスタの特性である。なお、Vdは10Vとした。
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度のピークは18.8cm2/Vsecが得られている。一方、基板を意図的に加熱して
In、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させ
ることが可能となる。図37(B)は基板を200℃に加熱してIn、Sn、Znを主成
分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度の
ピークは32.2cm2/Vsecが得られている。
理をすることによって、さらに高めることができる。図37(C)は、In、Sn、Zn
を主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度のピークは34.5c
m2/Vsecが得られている。
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には10
0cm2/Vsecを超える電界効果移動度のピークを実現することも可能になると推定
される。
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半
導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてし
まう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場
合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラン
ジスタがノーマリ・オフとなる方向に動き、このような傾向は図37(A)と図37(B
)の対比からも確認することができる。
可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn
=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
アス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃
、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V
未満を得ることができる。
を行った試料2のトランジスタに対してBT試験を行った。
を行った。なお、Vdsはドレイン電圧(ドレインとソースの電位差)を示す。次に、基
板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁層に印加される電界
強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に
、Vgを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トランジスタの
Vg−Id測定を行った。これをプラスBT試験と呼ぶ。
性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲ
ート絶縁層に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加し
、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、Vd
sを10Vとし、トランジスタのVg−Id測定を行った。これをマイナスBT試験と呼
ぶ。
)に示す。また、試料2のプラスBT試験の結果を図39(A)に、マイナスBT試験の
結果を図39(B)に示す。
1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナス
BT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。このような雰囲気
中で熱処理を行うことにより、酸化物半導体膜中に酸素を過剰に含ませることができる。
最初に脱水化・脱水素化を行ってから酸素を酸化物半導体膜に加えることで、熱処理の効
果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速
して酸化物半導体膜に注入する方法を適用しても良い。これによっても、酸化物半導体膜
中に酸素を過剰に含ませることができる。
されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、
後に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主
に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020
/cm3以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませること
ができる。
、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタ
ーンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させ
ることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X
線回折により明確な回折ピークを観測することができる。
AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で
測定した。
料Bの作製方法を説明する。
。
DC)として成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1のI
n−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした
。このようにして作製した試料を試料Aとした。
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
が観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38de
gに結晶由来のピークが観測された。
こと及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の
単位は、チャネル幅1μmあたりの電流値を示す。
す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/
T)を横軸としている。
0−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm
)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にする
ことができる。好ましくは、125℃において0.1aA/μm(1×10−19A/μ
m)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温に
おいて0.1zA/μm(1×10−22A/μm)以下にすることができる。
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
において、基板温度と電気的特性の関係について評価した。
が0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は−40
℃、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジス
タにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に
対する一対の電極のはみ出しをdWと呼ぶ。
1(A)に基板温度としきい値電圧の関係を、図41(B)に基板温度と電界効果移動度
の関係を示す。
の範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
ランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30c
m2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2
/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、
L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vの
とき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる
温度範囲においても、十分な電気的特性を確保することができる。このような特性であれ
ば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載
しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することがで
きる。
説明する。
面図および断面図である。図44(A)にトランジスタの上面図を示す。また、図44(
B)に図44(A)の一点鎖線A−Bに対応する断面A−Bを示す。
絶縁層1202と、下地絶縁層1202の周辺に設けられた保護絶縁膜1204と、下地
絶縁層1202および保護絶縁膜1204上に設けられた高抵抗領域1206aおよび低
抵抗領域1206bを有する酸化物半導体膜1206と、酸化物半導体膜1206上に設
けられたゲート絶縁層1208と、ゲート絶縁層1208を介して酸化物半導体膜120
6と重畳して設けられたゲート電極1210と、ゲート電極1210の側面と接して設け
られた側壁絶縁膜1212と、少なくとも低抵抗領域1206bと接して設けられた一対
の電極1214と、少なくとも酸化物半導体膜1206、ゲート電極1210および一対
の電極1214を覆って設けられた層間絶縁膜1216と、層間絶縁膜1216に設けら
れた開口部を介して少なくとも一対の電極1214の一方と接続して設けられた配線12
18と、を有する。
を有していても構わない。該保護膜を設けることで、層間絶縁膜1216の表面伝導に起
因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減する
ことができる。
他の一例について示す。
ジスタの上面図である。また、図45(B)は図45(A)の一点鎖線A−Bに対応する
断面図である。
絶縁層1602と、下地絶縁層1602上に設けられた酸化物半導体膜1606と、酸化
物半導体膜1606と接する一対の電極1614と、酸化物半導体膜1606および一対
の電極1614上に設けられたゲート絶縁層1608と、ゲート絶縁層1608を介して
酸化物半導体膜1606と重畳して設けられたゲート電極1610と、ゲート絶縁層16
08およびゲート電極1610を覆って設けられた層間絶縁膜1616と、層間絶縁膜1
616に設けられた開口部を介して一対の電極1614と接続する配線1618と、層間
絶縁膜1616および配線1618を覆って設けられた保護膜1620と、を有する。
化物半導体膜1606としてはIn−Sn−Zn−O膜を、一対の電極1614としては
タングステン膜を、ゲート絶縁層1608としては酸化シリコン膜を、ゲート電極161
0としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜1616として
は酸化窒化シリコン膜とポリイミド膜との積層構造を、配線1618としてはチタン膜、
アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜1620としてはポ
リイミド膜を、それぞれ用いた。
極1614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜1606に対する一
対の電極1614のはみ出しをdWと呼ぶ。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図23を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯
電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含
む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレ
ビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
表示部703、キーボード704などによって構成されている。筐体701と筐体702
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端
末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
3の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部7
25および表示部727が設けられている。筐体721と筐体723は、軸部737によ
り接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体7
21は、電源スイッチ731、操作キー733、スピーカー735などを備えている。筐
体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられ
ている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で
、且つ消費電力が十分に低減された電子書籍が実現される。
いる。さらに、筐体740と筐体741は、スライドし、図23(D)のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作
キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子74
8などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749
、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵さ
れている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
作スイッチ764、表示部765、バッテリー766などによって構成されている。本体
761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるス
イッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操
作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
載されている。このため、消費電力を低減した電子機器が実現される。
122 絶縁層
122a ゲート絶縁層
124 マスク
126 不純物領域
128a ゲート電極
128b 導電層
130 不純物領域
132 不純物領域
134 チャネル形成領域
136 絶縁層
138 絶縁層
140 絶縁層
142a ソース電極
142b ドレイン電極
144 酸化物半導体層
146 ゲート絶縁層
148a ゲート電極
148b 導電層
150 絶縁層
154 配線
156 絶縁層
160 トランジスタ
162 トランジスタ
164 容量素子
170 メモリセル
201 メモリセルアレイ
202 列駆動回路
203 行駆動回路
204 コントローラ
205 I/O制御回路
206 カウンタ
207 電位生成回路
221 ビット線およびソース線駆動回路
222 列デコーダ
223a アナログスイッチ
223b アナログスイッチ
224 回路
225 回路
226 ラッチ群
227 ラッチ
228 セレクタ
229 セレクタ
230 バッファ
231 ゲート線および容量線駆動回路
232 行デコーダ
321 NAND回路
322 レベルシフタ
323 負荷
324 センスアンプ
325 NAND回路
331 NAND回路
332 レベルシフタ
333 NAND回路
334 レベルシフタ
335 マルチプレクサ
336 マルチプレクサ
400 絶縁層
401 ゲート電極
402 ゲート絶縁層
403 酸化物半導体層
404a 酸化物導電層
404b 酸化物導電層
405a ソース電極
405b ドレイン電極
410 トランジスタ
420 トランジスタ
427 絶縁層
430 トランジスタ
437 絶縁層
440 トランジスタ
441 トランジスタ
442 トランジスタ
450a 結晶性酸化物半導体層
450b 結晶性酸化物半導体層
453 酸化物半導体層
500 半導体基板
510 単結晶半導体基板
512 酸化膜
514 脆化領域
516 単結晶半導体層
518 単結晶半導体層
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源スイッチ
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
1101 下地絶縁層
1102 埋め込み絶縁物
1103a 半導体領域
1103b 半導体領域
1103c 半導体領域
1104 ゲート絶縁層
1105 ゲート
1106a 側壁絶縁物
1106b 側壁絶縁物
1107 絶縁物
1108a ソース
1108b ドレイン
1200 基板
1202 下地絶縁層
1204 保護絶縁膜
1206 酸化物半導体膜
1206a 高抵抗領域
1206b 低抵抗領域
1208 ゲート絶縁層
1210 ゲート電極
1212 側壁絶縁膜
1214 電極
1216 層間絶縁膜
1218 配線
1600 基板
1602 下地絶縁層
1606 酸化物半導体膜
1608 ゲート絶縁層
1610 ゲート電極
1614 電極
1616 層間絶縁膜
1618 配線
1620 保護膜
Claims (1)
- メモリセルと、第1の駆動回路と、第2の駆動回路と、Kビットのカウンタ(Kは自然数)と、電位生成回路と、を有し、
前記メモリセルは、第1のトランジスタと第2のトランジスタと容量素子とを有し、
前記第1のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第1の駆動回路は、前記メモリセルと電気的に接続されるビット線及びソース線を制御する機能を有し、
前記第2の駆動回路は、前記メモリセルと電気的に接続されるゲート線及び容量線を制御する機能を有し、
前記Kビットのカウンタは、前記電位生成回路と電気的に接続され、
前記電位生成回路は、前記Kビットのカウンタの出力に応じて、前記容量線に電位を供給する機能を有することを特徴する半導体装置。
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JP6108960B2 (ja) | 2012-06-01 | 2017-04-05 | 株式会社半導体エネルギー研究所 | 半導体装置、処理装置 |
WO2014073374A1 (en) | 2012-11-06 | 2014-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
US9190172B2 (en) | 2013-01-24 | 2015-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR102112367B1 (ko) | 2013-02-12 | 2020-05-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
US9294075B2 (en) | 2013-03-14 | 2016-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2014157019A1 (en) | 2013-03-25 | 2014-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP6521643B2 (ja) * | 2014-01-24 | 2019-05-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP6442321B2 (ja) | 2014-03-07 | 2018-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置及びその駆動方法、並びに電子機器 |
JP6525421B2 (ja) * | 2014-03-13 | 2019-06-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
WO2015136414A1 (ja) * | 2014-03-14 | 2015-09-17 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、及び電子機器 |
WO2015170220A1 (en) * | 2014-05-09 | 2015-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and electronic device |
KR102334986B1 (ko) * | 2014-12-09 | 2021-12-06 | 엘지디스플레이 주식회사 | 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법 |
US9502122B2 (en) * | 2015-02-12 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company Limited | Systems, devices and methods for memory operations |
US9431253B1 (en) * | 2015-08-05 | 2016-08-30 | Texas Instruments Incorporated | Fabrication flow based on metal gate process for making low cost flash memory |
JP6821865B2 (ja) * | 2018-09-27 | 2021-01-27 | Hoya株式会社 | マスクブランク、転写用マスクおよび半導体デバイスの製造方法 |
CN111627920B (zh) * | 2020-06-02 | 2023-11-14 | 湘潭大学 | 一种铁电存储单元 |
Family Cites Families (143)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6034199B2 (ja) | 1980-12-20 | 1985-08-07 | 株式会社東芝 | 半導体記憶装置 |
DE3171836D1 (en) | 1980-12-08 | 1985-09-19 | Toshiba Kk | Semiconductor memory device |
JPS6129495A (ja) * | 1984-07-19 | 1986-02-10 | Hitachi Ltd | 半導体記憶装置 |
JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
KR900002664B1 (ko) * | 1985-08-16 | 1990-04-21 | 가부시끼가이샤 히다찌세이사꾸쇼 | 시리얼 데이터 기억 반도체 메모리 |
JPH06101231B2 (ja) | 1985-10-21 | 1994-12-12 | 株式会社日立製作所 | 半導体多値記憶装置 |
JPS6240690A (ja) * | 1985-08-16 | 1987-02-21 | Hitachi Ltd | 半導体記憶装置 |
JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法 |
JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPH0372671A (ja) * | 1989-08-11 | 1991-03-27 | Sony Corp | 半導体メモリ装置 |
JPH03116494A (ja) * | 1989-09-28 | 1991-05-17 | Nec Corp | 半導体記憶回路装置 |
US5366922A (en) | 1989-12-06 | 1994-11-22 | Seiko Instruments Inc. | Method for producing CMOS transistor |
JPH05198169A (ja) | 1991-05-28 | 1993-08-06 | Chan Kimu Won | ダイナミックランダムアクセスメモリ及びその作動方 法 |
JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
EP0820644B1 (en) | 1995-08-03 | 2005-08-24 | Koninklijke Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
JP3504057B2 (ja) | 1996-03-18 | 2004-03-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US5969985A (en) * | 1996-03-18 | 1999-10-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
KR100234700B1 (ko) | 1996-11-27 | 1999-12-15 | 김영환 | 반도체 소자의 제조방법 |
KR100226746B1 (ko) | 1996-12-30 | 1999-10-15 | 구본준 | 다중비트셀의데이타센싱장치및방법 |
US5761114A (en) * | 1997-02-19 | 1998-06-02 | International Business Machines Corporation | Multi-level storage gain cell with stepline |
US5796650A (en) | 1997-05-19 | 1998-08-18 | Lsi Logic Corporation | Memory circuit including write control unit wherein subthreshold leakage may be reduced |
JPH11126491A (ja) | 1997-08-20 | 1999-05-11 | Fujitsu Ltd | 半導体記憶装置 |
JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Hoya株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
TW461096B (en) * | 1999-05-13 | 2001-10-21 | Hitachi Ltd | Semiconductor memory |
JP4654471B2 (ja) * | 1999-07-29 | 2011-03-23 | ソニー株式会社 | 半導体装置 |
JP2001053167A (ja) * | 1999-08-04 | 2001-02-23 | Sony Corp | 半導体記憶装置 |
JP2001053164A (ja) | 1999-08-04 | 2001-02-23 | Sony Corp | 半導体記憶装置 |
TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
US6266269B1 (en) | 2000-06-07 | 2001-07-24 | Xilinx, Inc. | Three terminal non-volatile memory element |
JP2001351386A (ja) * | 2000-06-07 | 2001-12-21 | Sony Corp | 半導体記憶装置およびその動作方法 |
US6628551B2 (en) | 2000-07-14 | 2003-09-30 | Infineon Technologies Aktiengesellschaft | Reducing leakage current in memory cells |
JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
JP2002133876A (ja) * | 2000-10-23 | 2002-05-10 | Hitachi Ltd | 半導体記憶装置 |
KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
JP2002368226A (ja) * | 2001-06-11 | 2002-12-20 | Sharp Corp | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
WO2003040441A1 (en) | 2001-11-05 | 2003-05-15 | Japan Science And Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | LnCuO(S,Se,Te)単結晶薄膜の製造方法 |
CN1445821A (zh) | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法 |
JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
US6882010B2 (en) | 2002-10-03 | 2005-04-19 | Micron Technology, Inc. | High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters |
US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
US6982897B2 (en) * | 2003-10-07 | 2006-01-03 | International Business Machines Corporation | Nondestructive read, two-switch, single-charge-storage device RAM devices |
US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
CN1998087B (zh) | 2004-03-12 | 2014-12-31 | 独立行政法人科学技术振兴机构 | 非晶形氧化物和薄膜晶体管 |
US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
RU2399989C2 (ru) | 2004-11-10 | 2010-09-20 | Кэнон Кабусики Кайся | Аморфный оксид и полевой транзистор с его использованием |
WO2006051994A2 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Light-emitting device |
US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
US7868326B2 (en) | 2004-11-10 | 2011-01-11 | Canon Kabushiki Kaisha | Field effect transistor |
US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
TWI412138B (zh) | 2005-01-28 | 2013-10-11 | Semiconductor Energy Lab | 半導體裝置,電子裝置,和半導體裝置的製造方法 |
TWI569441B (zh) | 2005-01-28 | 2017-02-01 | 半導體能源研究所股份有限公司 | 半導體裝置,電子裝置,和半導體裝置的製造方法 |
US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
KR100704784B1 (ko) | 2005-03-07 | 2007-04-10 | 삼성전자주식회사 | 적층된 반도체 장치 및 그 제조방법 |
US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
JP2007018648A (ja) * | 2005-07-11 | 2007-01-25 | Elpida Memory Inc | 半導体装置 |
KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機el表示装置およびその製造方法 |
JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
JP5006598B2 (ja) | 2005-09-16 | 2012-08-22 | キヤノン株式会社 | 電界効果型トランジスタ |
EP1995787A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method therof |
JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
JP2007122758A (ja) * | 2005-10-24 | 2007-05-17 | Sony Corp | 半導体メモリ装置およびその読み出し方法 |
CN101577282A (zh) | 2005-11-15 | 2009-11-11 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ZnOフィルム及びこれを用いたTFTの製造方法 |
US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
KR100714401B1 (ko) | 2006-02-08 | 2007-05-04 | 삼성전자주식회사 | 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법 |
US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ZnO TFT |
US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Nec液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーelディスプレイおよびその製造方法 |
KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
WO2008133345A1 (en) | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Oxynitride semiconductor |
KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ZnO 계 박막 트랜지스터 및 그 제조방법 |
US8354674B2 (en) * | 2007-06-29 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer |
US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
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WO2011055660A1 (en) * | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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