JPS6131558B2 - - Google Patents
Info
- Publication number
- JPS6131558B2 JPS6131558B2 JP55151195A JP15119580A JPS6131558B2 JP S6131558 B2 JPS6131558 B2 JP S6131558B2 JP 55151195 A JP55151195 A JP 55151195A JP 15119580 A JP15119580 A JP 15119580A JP S6131558 B2 JPS6131558 B2 JP S6131558B2
- Authority
- JP
- Japan
- Prior art keywords
- word
- logic
- circuit
- line
- words
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000926 separation method Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は外部から情報を書込むべきワードアド
レスを入力する必要がなく、装置内部で書込むべ
きワードを決定して情報の書込みを行うことがで
きる連想メモリ装置に関する。
レスを入力する必要がなく、装置内部で書込むべ
きワードを決定して情報の書込みを行うことがで
きる連想メモリ装置に関する。
連想メモリ装置は、周知のように検索動作を行
つて選択されたワードに対して読出し動作等を行
うものである。従つて通常のランダムアクセスメ
モリ装置の場合と異なり、情報の読出し、書込み
にあたつて情報が記憶されているワードあるいは
情報を書込むべきワードのワードアドレスを知る
必要はない。しかし、従来の連想メモリ装置で
は、一般に新たな情報を書込む際には、どのワー
ドに情報を書込むかを指定するために、情報を書
込むワードのワードアドレスを指定して書込みを
行わなければならなかつた。このため、連想メモ
リ装置にアドレスデコーダやアドレス入力端子が
必要となり、さらに装置外部では、書込みを行つ
てもよいワードをつねに把握しておかなければな
らず、アドレス情報管理が必要となり、連想メモ
リ装置の制御がきわめて繁雑にならざるを得なか
つた。
つて選択されたワードに対して読出し動作等を行
うものである。従つて通常のランダムアクセスメ
モリ装置の場合と異なり、情報の読出し、書込み
にあたつて情報が記憶されているワードあるいは
情報を書込むべきワードのワードアドレスを知る
必要はない。しかし、従来の連想メモリ装置で
は、一般に新たな情報を書込む際には、どのワー
ドに情報を書込むかを指定するために、情報を書
込むワードのワードアドレスを指定して書込みを
行わなければならなかつた。このため、連想メモ
リ装置にアドレスデコーダやアドレス入力端子が
必要となり、さらに装置外部では、書込みを行つ
てもよいワードをつねに把握しておかなければな
らず、アドレス情報管理が必要となり、連想メモ
リ装置の制御がきわめて繁雑にならざるを得なか
つた。
本発明は上記従来の欠点を除去するため、記憶
情報の書込みを行つてもよいワードであるか否か
を記憶する記憶回路を各ワード対応に設けること
を基本とし、さらに該記憶回路の出力を受けて、
記憶情報の書込みを行つてもよいワードが１個あ
るいは複数個ある場合、その中の１つを選別し指
示することができる複数選択分離回路を設けて、
アドレスを入力することなく、装置内部で選別指
示された書込みを行つてもよいワードに情報の書
込みを行うことができる連想メモリ装置を実現す
るもので、以下、図面について詳細に説明する。
情報の書込みを行つてもよいワードであるか否か
を記憶する記憶回路を各ワード対応に設けること
を基本とし、さらに該記憶回路の出力を受けて、
記憶情報の書込みを行つてもよいワードが１個あ
るいは複数個ある場合、その中の１つを選別し指
示することができる複数選択分離回路を設けて、
アドレスを入力することなく、装置内部で選別指
示された書込みを行つてもよいワードに情報の書
込みを行うことができる連想メモリ装置を実現す
るもので、以下、図面について詳細に説明する。
第１図は本発明の一実施例を示す。たゞし、
こゝに示す回路は１ワード分であり、実際には該
回路が各ワードに対応して設けられる。第１図に
おいて、１は情報を記憶している連想メモリセル
部（図示せず）からの検索結果を表わす信号線で
あり、検索動作によつて対応のワードが選択され
ると、この信号線１に論理“１”の信号が与えら
れる。２は記憶回路であり、第１のセツト端子
３、第２のセツト端子４およびリセツト端子５を
有する、記憶回路２の出力線６はセレクタ７に与
えられる。セレクタ７は連想メモリ装置の検索動
作時は検索結果を示す信号線１の信号を選択し、
後述される書込み動作時は記憶回路出力線６の信
号を選択する。８は複数選択分離回路であり、検
索動作時および書込み動作時、１ないし複数のワ
ードが選択された場合、１つのワードを選別指定
する。９はワード線駆動回路、１０は連想メモリ
セルのワード線、１１は第１のANDゲート、１
２は第２のANDゲートである。１３は全ワード
に共通の第１の制御線、１４は全ワードに共通の
第２の制御線である。１５は全ワードで同時に記
憶回路２をセツトするための全ワード共通セツト
信号線である。１６と１７はセレクタ７が信号線
１と６のいずれを選択するかを指定する制御線で
全ワード共通信号線である。１８は上位ワードに
おける複数選択分離回路の選択結果を下位の複数
選択分離回路８に伝える信号線である。１９はワ
ード線１０の駆動を指令するワード線駆動信号線
である。なお、ワード線駆動回路９は駆動能力増
強のバツフアであり、複数選択分離回路８の駆動
能力が十分な場合は不必要である。以下の説明で
は、ワード線１０は読出し動作時及び書込み動作
時に論理“１”をとるものとする。
こゝに示す回路は１ワード分であり、実際には該
回路が各ワードに対応して設けられる。第１図に
おいて、１は情報を記憶している連想メモリセル
部（図示せず）からの検索結果を表わす信号線で
あり、検索動作によつて対応のワードが選択され
ると、この信号線１に論理“１”の信号が与えら
れる。２は記憶回路であり、第１のセツト端子
３、第２のセツト端子４およびリセツト端子５を
有する、記憶回路２の出力線６はセレクタ７に与
えられる。セレクタ７は連想メモリ装置の検索動
作時は検索結果を示す信号線１の信号を選択し、
後述される書込み動作時は記憶回路出力線６の信
号を選択する。８は複数選択分離回路であり、検
索動作時および書込み動作時、１ないし複数のワ
ードが選択された場合、１つのワードを選別指定
する。９はワード線駆動回路、１０は連想メモリ
セルのワード線、１１は第１のANDゲート、１
２は第２のANDゲートである。１３は全ワード
に共通の第１の制御線、１４は全ワードに共通の
第２の制御線である。１５は全ワードで同時に記
憶回路２をセツトするための全ワード共通セツト
信号線である。１６と１７はセレクタ７が信号線
１と６のいずれを選択するかを指定する制御線で
全ワード共通信号線である。１８は上位ワードに
おける複数選択分離回路の選択結果を下位の複数
選択分離回路８に伝える信号線である。１９はワ
ード線１０の駆動を指令するワード線駆動信号線
である。なお、ワード線駆動回路９は駆動能力増
強のバツフアであり、複数選択分離回路８の駆動
能力が十分な場合は不必要である。以下の説明で
は、ワード線１０は読出し動作時及び書込み動作
時に論理“１”をとるものとする。
第１図の動作説明に先立つて第１図を構成して
いる記憶回路２、セレクタ７、複数選択分離回路
８及びワード線駆動回路９の具体的一構成例を説
明する。
いる記憶回路２、セレクタ７、複数選択分離回路
８及びワード線駆動回路９の具体的一構成例を説
明する。
第２図は記憶回路２の一構成例を示す。こゝに
示す記憶回路は、１個のORゲート２１と２個の
NORゲート２２，２３で構成され、３，４がセ
ツト端子、５はリセツト端子、６が出力線であ
る。端子５に論理“０”を与えた状態で端子３ま
たは４に論理“１”が与えられると、本記憶回路
がセツトされ、出力線６に論理“１”が供給され
る。また、端子３，４に論理“０”を与えた状態
で端子５に論理“１”が与えられると、本記憶回
路はリセツトされ出力線６に論理“０”が供給さ
れる。端子３，４，５に論理“０”円を与えてお
くと、本記憶回路は前の状態を保持しており、記
憶回路として動作する。このような回路構成によ
り、第１，第２のセツト端子３，４及びリセツト
端子５をもつ記憶回路が実現されることがわか
る。なお、この種の記憶回路の構成としては種々
のものが知られており、第２図はその一例にすぎ
ない。
示す記憶回路は、１個のORゲート２１と２個の
NORゲート２２，２３で構成され、３，４がセ
ツト端子、５はリセツト端子、６が出力線であ
る。端子５に論理“０”を与えた状態で端子３ま
たは４に論理“１”が与えられると、本記憶回路
がセツトされ、出力線６に論理“１”が供給され
る。また、端子３，４に論理“０”を与えた状態
で端子５に論理“１”が与えられると、本記憶回
路はリセツトされ出力線６に論理“０”が供給さ
れる。端子３，４，５に論理“０”円を与えてお
くと、本記憶回路は前の状態を保持しており、記
憶回路として動作する。このような回路構成によ
り、第１，第２のセツト端子３，４及びリセツト
端子５をもつ記憶回路が実現されることがわか
る。なお、この種の記憶回路の構成としては種々
のものが知られており、第２図はその一例にすぎ
ない。
第３図はセレクタの一構成例を示す。こゝに示
すセレクタは、１ワード分に対応し、実際には該
回路が各ワードに対応して設けられる。該セレク
タは２個のANDゲート３１，３２と１個のORゲ
ート３３で構成される。制御線１６，１７には、
２入力１，６のうち、どちらをセレクトするかを
指定する相補信号を供給する。制御線１６に論理
“１”（制御線１７に論理“０”）を与えた場合、
記憶回路２の出力線６がセレクトされ、線６と同
一論理値が出力端子３４に供給される。また、信
号線１６に論理“０”（信号線１７に論理“１”）
を与えた場合、連想メモリ部からの検索結果信号
線１がセレクトされ、線１と同一論理値が出力端
子３４に供給される。このように、第３図の構成
をとることにより、２入力のセレクタが実現され
ることがわかる。なお、この種のセレクタの構成
としては種々のものが知られており、第３図はそ
の一例にすぎない。
すセレクタは、１ワード分に対応し、実際には該
回路が各ワードに対応して設けられる。該セレク
タは２個のANDゲート３１，３２と１個のORゲ
ート３３で構成される。制御線１６，１７には、
２入力１，６のうち、どちらをセレクトするかを
指定する相補信号を供給する。制御線１６に論理
“１”（制御線１７に論理“０”）を与えた場合、
記憶回路２の出力線６がセレクトされ、線６と同
一論理値が出力端子３４に供給される。また、信
号線１６に論理“０”（信号線１７に論理“１”）
を与えた場合、連想メモリ部からの検索結果信号
線１がセレクトされ、線１と同一論理値が出力端
子３４に供給される。このように、第３図の構成
をとることにより、２入力のセレクタが実現され
ることがわかる。なお、この種のセレクタの構成
としては種々のものが知られており、第３図はそ
の一例にすぎない。
第４図は複数選択分離回路８の一構成例を示
す。第４図の点線内が各ワード対応に設ける単位
回路である。図中、K1〜Ｋnは各ワード対応の入
力信号であり、第３図のセレクタの出力端子３４
から与えられる。B1〜Ｂnは各ワード対応の出力
信号である。なお、最上位の入力信号K1に対応
する単位回路への信号を与える信号線１８には、
常に論理“０”を与える。入力信号Ｋi（ｉ＝１
〜ｍ）は、ANDゲート４１及びORゲート４２に
入力される。上位ワードの入力信号Ｋj（ｊ＜
ｉ）がすべて論理“０”のとき、複数選択分離結
果Ｂiとして、当該ワードｉの入力信号Ｋiが出力
される。上位ワードの入力信号Ｋj（ｊ＜ｉ）の
うち、１つでも論理“１”があると、信号線１８
は論理“１”となり、Ｂiとしては論理“０”が
出力される。このように論理“１”をとる入力信
号のうち、最上位にあるワードの入力信号Ｋlに
対応した複数選択分離結果Ｂlのみが論理“１”
をとり、他のすべてのＢo（ｎ≠ｌ）には論理
“０”が供給され、複数選択分離動作が実現され
る。さらに、入力信号Ｋlがリセツトされて論理
“０”となると、Ｋlについで上位にあつた論理
“１”をとる入力信号Ｋl′（１＜l′）に対た複数選
択分離結果Ｂl′のみが論理をとる。なお、この種
の複数選択分離回路の構成法としては種々のもの
が考えられ、第４図はその一例にすぎない。
す。第４図の点線内が各ワード対応に設ける単位
回路である。図中、K1〜Ｋnは各ワード対応の入
力信号であり、第３図のセレクタの出力端子３４
から与えられる。B1〜Ｂnは各ワード対応の出力
信号である。なお、最上位の入力信号K1に対応
する単位回路への信号を与える信号線１８には、
常に論理“０”を与える。入力信号Ｋi（ｉ＝１
〜ｍ）は、ANDゲート４１及びORゲート４２に
入力される。上位ワードの入力信号Ｋj（ｊ＜
ｉ）がすべて論理“０”のとき、複数選択分離結
果Ｂiとして、当該ワードｉの入力信号Ｋiが出力
される。上位ワードの入力信号Ｋj（ｊ＜ｉ）の
うち、１つでも論理“１”があると、信号線１８
は論理“１”となり、Ｂiとしては論理“０”が
出力される。このように論理“１”をとる入力信
号のうち、最上位にあるワードの入力信号Ｋlに
対応した複数選択分離結果Ｂlのみが論理“１”
をとり、他のすべてのＢo（ｎ≠ｌ）には論理
“０”が供給され、複数選択分離動作が実現され
る。さらに、入力信号Ｋlがリセツトされて論理
“０”となると、Ｋlについで上位にあつた論理
“１”をとる入力信号Ｋl′（１＜l′）に対た複数選
択分離結果Ｂl′のみが論理をとる。なお、この種
の複数選択分離回路の構成法としては種々のもの
が考えられ、第４図はその一例にすぎない。
第５図はワード線駆動回路９の一構成例を示
す。こゝに示す回路は１ワード分のみを示してお
り、実際には該回路が各ワードに対応して設けら
れる。該ワード線駆動回路は、１つのNANDゲー
ト５０と１つのインバータ５１から構成されてい
る。第１の入力線５２が複数選択分離回路８の出
力側と結線されている。第２の入力線１９は、ワ
ード線の駆動を指令するワード線駆動信号線であ
り、各ワード共通に結線される。通常、ワード線
駆動信号線１９には論理“０”を与えておき、ワ
ード線を駆動する場合にのみ論理“１”を与え
る。このとき、第１の入力線５０に論理“１”が
与えられているワードのみ、インバータ５１の出
力が論理“１”となり、ワード線１０が駆動され
る。
す。こゝに示す回路は１ワード分のみを示してお
り、実際には該回路が各ワードに対応して設けら
れる。該ワード線駆動回路は、１つのNANDゲー
ト５０と１つのインバータ５１から構成されてい
る。第１の入力線５２が複数選択分離回路８の出
力側と結線されている。第２の入力線１９は、ワ
ード線の駆動を指令するワード線駆動信号線であ
り、各ワード共通に結線される。通常、ワード線
駆動信号線１９には論理“０”を与えておき、ワ
ード線を駆動する場合にのみ論理“１”を与え
る。このとき、第１の入力線５０に論理“１”が
与えられているワードのみ、インバータ５１の出
力が論理“１”となり、ワード線１０が駆動され
る。
以下、第１図の動作を説明する。検索動作時、
セレクタ７は検索結果を示す信号線をセレクトし
ており、検索によつて選択されたワードについて
は信号線１に“１”信号が与えられ、これがセレ
クタ７を介して複数選択分離回路８に入力され
る。複数選択分離回路８は複数のワードが選択さ
れた場合、信号線１８による他のワードの複数選
択分離回路との関連において１つのワードを選択
し、そのワードに対応するワード線駆動回路９を
介してワード線１０を駆動し、ワードの読出し等
を行うことにより連想メモリ装置としての機能を
はたす。
セレクタ７は検索結果を示す信号線をセレクトし
ており、検索によつて選択されたワードについて
は信号線１に“１”信号が与えられ、これがセレ
クタ７を介して複数選択分離回路８に入力され
る。複数選択分離回路８は複数のワードが選択さ
れた場合、信号線１８による他のワードの複数選
択分離回路との関連において１つのワードを選択
し、そのワードに対応するワード線駆動回路９を
介してワード線１０を駆動し、ワードの読出し等
を行うことにより連想メモリ装置としての機能を
はたす。
次に連想メモリ装置に記憶情報の初期書込みを
行う場合の動作を説明する。まず全ワード共通セ
ツト信号線１５に論理“１”を与え、全ワードの
記憶回路２をセツトする。このとき、セレクタ７
では、制御線１６，１７により記憶回路出力線６
をセレクトする状態にしておくと、全ワードにお
いて複数選択分離回路８には記憶回路出力線６の
論理“１”が供給され、複数選択分離回路８によ
り全ワードの中から１つのワードが選択される。
この状態で全ワードに共通の制御線１３に論理
“１”を与えて書込み動作を行う。このとき、複
数選択分離回路８で選択された１つのワードのワ
ード線１０のみが論理“１”をとり、記憶情報の
書込みが行われる。この書込みが行われるワード
では、第１のANDゲート１１の２つの入力がと
もに論理“１”をとるため、第１のANDゲート
出力も論理“１”をとり、記憶回路２はリセツト
される。これは、以上の動作説明から明らかなよ
うに、今後、該記憶回路１２がセツトされない限
り、このワードに対する書込み動作は行わないこ
とを意味する。書込みが行われないワードでは、
第１の制御線１３は論理“１”であるが、ワード
線１０は論理“０”であり、第１のANDゲート
１１の出力も論理“０”をとり、話憶回路２の状
態は変化しない。
行う場合の動作を説明する。まず全ワード共通セ
ツト信号線１５に論理“１”を与え、全ワードの
記憶回路２をセツトする。このとき、セレクタ７
では、制御線１６，１７により記憶回路出力線６
をセレクトする状態にしておくと、全ワードにお
いて複数選択分離回路８には記憶回路出力線６の
論理“１”が供給され、複数選択分離回路８によ
り全ワードの中から１つのワードが選択される。
この状態で全ワードに共通の制御線１３に論理
“１”を与えて書込み動作を行う。このとき、複
数選択分離回路８で選択された１つのワードのワ
ード線１０のみが論理“１”をとり、記憶情報の
書込みが行われる。この書込みが行われるワード
では、第１のANDゲート１１の２つの入力がと
もに論理“１”をとるため、第１のANDゲート
出力も論理“１”をとり、記憶回路２はリセツト
される。これは、以上の動作説明から明らかなよ
うに、今後、該記憶回路１２がセツトされない限
り、このワードに対する書込み動作は行わないこ
とを意味する。書込みが行われないワードでは、
第１の制御線１３は論理“１”であるが、ワード
線１０は論理“０”であり、第１のANDゲート
１１の出力も論理“０”をとり、話憶回路２の状
態は変化しない。
以上の説明では、初期書込み時の全ワードの記
憶回路がすべてセツトされている状態で説明を加
えたが、これは初期書込み以外に、各ワードの記
憶回路２にセツトされたものとリセツトされたも
のとが混在している状態でも、まつたく同様に書
込み動作が行われることは明らかである。
憶回路がすべてセツトされている状態で説明を加
えたが、これは初期書込み以外に、各ワードの記
憶回路２にセツトされたものとリセツトされたも
のとが混在している状態でも、まつたく同様に書
込み動作が行われることは明らかである。
記憶されていた情報を読出し、もう記憶してお
く必要がない場合は、次のように動作させる。す
なわち、全ワードに共通の制御線１４に論理
“１”を与えた状態で読出し動作を行う。このと
き、読出されて複数選択分離回路８で選別指示さ
れたワードでは、第２のANDゲート１２の出力
が論理“１”をとり、記憶回路２がセツトされ
る。これは、今後そのワードの情報の書込みを行
つてもよい状態にセツトされたことを意味する。
読出されないワードでは、第２のANDゲート１
２の出力は論理“０”であり、記憶回路２の状態
は変化しない。なお、読出した後もその情報を記
憶しておく必要がある場合には、制御線１４を論
理“０”の状態のまゝで読出し動作を行えばよい
ことは明らかである。
く必要がない場合は、次のように動作させる。す
なわち、全ワードに共通の制御線１４に論理
“１”を与えた状態で読出し動作を行う。このと
き、読出されて複数選択分離回路８で選別指示さ
れたワードでは、第２のANDゲート１２の出力
が論理“１”をとり、記憶回路２がセツトされ
る。これは、今後そのワードの情報の書込みを行
つてもよい状態にセツトされたことを意味する。
読出されないワードでは、第２のANDゲート１
２の出力は論理“０”であり、記憶回路２の状態
は変化しない。なお、読出した後もその情報を記
憶しておく必要がある場合には、制御線１４を論
理“０”の状態のまゝで読出し動作を行えばよい
ことは明らかである。
以上述べた如く本発明によれば、ワードアドレ
スを入力することなく情報の書込みを行うことが
できる連想メモリ装置が得られる。これによつ
て、アドレスデコーダ、アドレス入力端子等が不
必要となり、金物量が少なくてすむばかりでな
く、連想メモリ装置外部でアドレス管理を行う必
要がなく、初期書込み時をはじめ、ワードの再使
用を行う場合等、連想メモリ装置の制御がきわめ
て容易になる。
スを入力することなく情報の書込みを行うことが
できる連想メモリ装置が得られる。これによつ
て、アドレスデコーダ、アドレス入力端子等が不
必要となり、金物量が少なくてすむばかりでな
く、連想メモリ装置外部でアドレス管理を行う必
要がなく、初期書込み時をはじめ、ワードの再使
用を行う場合等、連想メモリ装置の制御がきわめ
て容易になる。
第１図は本発明の一実施例を示す図、第２図は
第１図の記憶回路の構成例を示す図、第３図は第
１図のセレクタの構成例を示す図、第４図は第１
図の複数選択分離回路の構成例を示す図、第５図
は第１図のワード線駆動回路の構成例を示す図で
ある。 １……検索結果信号線、２……記憶回路、８…
…複数選択分離回路、９……ワード線駆動回路。
第１図の記憶回路の構成例を示す図、第３図は第
１図のセレクタの構成例を示す図、第４図は第１
図の複数選択分離回路の構成例を示す図、第５図
は第１図のワード線駆動回路の構成例を示す図で
ある。 １……検索結果信号線、２……記憶回路、８…
…複数選択分離回路、９……ワード線駆動回路。
Claims (1)
- １ 情報を記憶するワードを複数個有し、該複数
個のワードで各々ワード対応の探索結果を生成す
ることができる連想メモリ装置において、該探索
結果を生成する機構と独立して情報の書込みを行
つていもよいワードであるか否かを記憶する記憶
回路を各ワード対応に設けると共に、前記記憶回
路の出力を受け、該記憶回路の記憶状態に応じて
情報を書込むべきワードを指定し、該指定された
ワードに情報を書込む手段を具備していることを
特徴とする連想メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15119580A JPS5774889A (en) | 1980-10-28 | 1980-10-28 | Associative memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15119580A JPS5774889A (en) | 1980-10-28 | 1980-10-28 | Associative memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5774889A JPS5774889A (en) | 1982-05-11 |
| JPS6131558B2 true JPS6131558B2 (ja) | 1986-07-21 |
Family
ID=15513331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15119580A Granted JPS5774889A (en) | 1980-10-28 | 1980-10-28 | Associative memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5774889A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059595A (ja) * | 1983-09-13 | 1985-04-05 | Matsushita Electric Ind Co Ltd | 符号化回路 |
| JPS62165793A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 連想メモリ |
| JPH01223697A (ja) * | 1988-03-01 | 1989-09-06 | Mitsubishi Electric Corp | 内容番地付け記憶装置 |
| JP3819120B2 (ja) * | 1997-08-26 | 2006-09-06 | 川崎マイクロエレクトロニクス株式会社 | 連想メモリ装置に適用される符号化回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513542A (ja) * | 1974-06-26 | 1976-01-13 | Nippon Electric Co | Rensokiokusochi |
| JPS5489535A (en) * | 1977-12-16 | 1979-07-16 | Philips Nv | Word editing contest addressable memory |
-
1980
- 1980-10-28 JP JP15119580A patent/JPS5774889A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513542A (ja) * | 1974-06-26 | 1976-01-13 | Nippon Electric Co | Rensokiokusochi |
| JPS5489535A (en) * | 1977-12-16 | 1979-07-16 | Philips Nv | Word editing contest addressable memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5774889A (en) | 1982-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4748594A (en) | Integrated circuit device having a memory and majority logic | |
| US3675218A (en) | Independent read-write monolithic memory array | |
| EP0242981B1 (en) | Semiconductor memory device having redundancy circuit portion | |
| JPH0245277B2 (ja) | ||
| US5122987A (en) | Semiconductor memory device with individually addressable space cells capable of driving a data bus | |
| US5339277A (en) | Address buffer | |
| JPH09504898A (ja) | ビットラインセクタページプログラミングを伴なう、１セル当たり１トランジスタのｅｅｐｒｏｍメモリ装置 | |
| JPS61160898A (ja) | 半導体記憶装置 | |
| JP2003263892A (ja) | 半導体記憶装置 | |
| JPS6131558B2 (ja) | ||
| EP0321847B1 (en) | Semiconductor memory capable of improving data rewrite speed | |
| US6192447B1 (en) | Method and apparatus for resetting a random access memory | |
| JPS58139392A (ja) | 半導体メモリ | |
| JPS6118836B2 (ja) | ||
| JP2696864B2 (ja) | メモリ装置 | |
| US5243560A (en) | Semiconductor memory device for storing a plurality of data on a word basis and operating method thereof | |
| JPH07254298A (ja) | 半導体記憶装置 | |
| US4639899A (en) | Memory circuit having a memory reset and recovery controller | |
| JPH0227759B2 (ja) | ||
| JPS6315673B2 (ja) | ||
| JPS6357819B2 (ja) | ||
| JPH0352160B2 (ja) | ||
| JPS59113600A (ja) | 高信頼記憶回路装置 | |
| JPH06105555B2 (ja) | Ｒａｍ回路 | |
| JPH023188A (ja) | 不揮発性半導体記憶装置 |