JPS5960548A - デジタル信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （リ　発明の技術分野 本発明はデジタル信号処理回路、特に外部にメモリを有
するデジタル信号処理回路に関する。

（２）従来技術と問題点 一般に、必をなデータをメモリから読み出し所定の演算
を行った後メモリへ書き込む処理をするデジタルイ８号
回路においては、データ量がぼう犬になったシ複雑な演
算をする場合には特に外部にメモリを設けこの外部メモ
リにデータを格納する必要がある。

ところがこの外部メモリにはＭｃみ出し／書込み速度が
早いものは消費電力が犬であシ、読み出し／書込み速度
が遅いものは消費電力が小であるという相反する性質が
ある。従って、デジタル信号処理回路では、耽み出し／
１込み速度の遅速に応じて外部メモリを使い分けること
が望ましい。

このためには、外部メモリとインタフェースする場合、
メモリの速度に応じてインタフェース時間を可変にする
必をがある。

しかし従来技術では、このインタフェース時間を可変に
する回路が外付にされかつその回路が複雑になるという
問題点があった。

（３）発明の目的 本発明の目的は、デジタル信号処理回路が外部メモリド
インタフェースする場合にのみその外部メモリの速度に
対応してインタフェース時間を可変することＫあり、そ
の可変回路を内蔵しかつ簡単にするディジタル信号処理
回路の提供にある。

（４）発明の構成 本発明によれば、外部メモリとインタフェースしてデー
タを読み込んで所定の演算を行いその結果を外部メモリ
に書き込む処理をするディジタル信号処理回路において
、外部メモリとインタフェースする場合にサイクルクロ
ック信号を生成する制御回路が内蔵され、該制御回路に
は固定周期を有するマスタクロック信号か常時供給され
ていると共に外部メモリとインタフェースする場合だけ
メモリ切替信号が供給されて上記マスタクロック信号よ
シ長い周期のサイクルクロック信号か生成されるように
したことを特徴とするデジタル信号処理回路が提供され
る。

（５）発明の実施例 以下、本発明を実１ｍ例によシ添刊図面を参照して説明
する。

第１図は本発明に係るデジタル信号処理回路の栴成図で
ある。

本発明回路１は外部メモリ２を有し、外部メモリ２とイ
ンタフェースする場合だけ制御回路１４の働らきによっ
てサイクルクロック■の発生を阻止して内蔵する回路１
１，１２，１３，１５゜１６の動作を停止することによ
シ、外部メモリ２に対してデータ■の読み出し書き込み
を行うものである。

デジタル信号処理回路１は外部メモリ２からデータ■を
読み出して演算を行いその結果を外部メモリ２へ書き込
む機能を有する。

プログラムカウンタ１１はサイクルクロック■によ多動
作しプログラムアドレス■によシ命令ＲＯＭ　１２から
プログラムを読み出す。命令ＲＯＭ１２はプログラムが
格納されている。命令デコーダ１３は命令を解読して、
外部メモリアクセス信号■を制旬（ｊ回路１４へ、処理
すべきデータが入っている外部メモリ２のアトＩ／ス■
を外部メモリアドレスレジスタ１５へ、それぞれ送出す
る。ｆｌｌＪ　御回路１４は、サイクルクロックスト２
１回路１４１とサイクルクロック発生ダート１４２から
成シ、回路ｌか外部メモリ２をアクセスする場合だけサ
イクルクロック■の発生を阻止サイクルクロック周期を
延長する働らきを有する。外部メモリアドレスレジスタ
１５と内部レジスタ１６は共にサイクルクロック■によ
多動作し、レジスタ１５は外部メモリのアドレス■を外
部メモリ２へ送出しレジスタ１６は外部メモリ２の所定
アドレスからデータ■を読み出す働らきを有する。

上記構成を有する本発明に係るディジタル信号処理回路
１は次のように動作する。

本発明回路１はその制御回路１４に、常にマスタクロッ
クのがｔｌ＋ｔ２・・・ごとに同じ周期で入力されてお
ｐ、ｔｔ　　ｔｚ間は外部メモリ２とインタフェースし
ないのでプログラムアドレス■によりＲＯＭ　１２から
読み出された命令をデコーダ１３でｊＷｌ　ｉ＆しても
外部メモリアクセス信号■や外部メモリアドレス■は送
出されない（第３図）。

しかし外部メモリ２とインタフェースする場合−１、メ
モリ切替信号■（第３図（６））が制御回路１４のサイ
クルクロックストップ回路１４１へ入力さｎる。サイク
ルクロックストップ回路１４１は第２図に示す（１ｖ成
を有し、Ｄフリッグ７０ッグ１４１３、ノットダート１
４１１、アンドダート１４１２及びナンドダート１４１
４　；６）ら成る。ナントゲート１４１４にはＦ、Ｆ　
１４１３のＱ信号■と切替（Ｂ号■が入力さｆ’Ｌるの
で（第３図（５）（６）　）、サイクルクロック周期延
長信号■がサイクル信号■の発生を阻止するウェイト信
号としてナンドグー）１４１４から制御回路１４のサイ
クルクロック発生ダート１４２へ入力される（第３図（
７））。

従ってゲート１４２には、ｔ３において、ウェイト信号
のとマスタクロックのが入力されるので（第３図（７Ｘ
１）　）ザイクルクロツク■は発生せず（第３図（２）
）プログラムカウンタ１１、内部レジスタ１６、外部メ
モリアドレスレジスタ１５は動作しない。

すなわち、メモリ切替え４６号は本発明の回路１に対し
て外部より設定する制御信号で、通常は“１”または０
”のいづれかに直流設定されている。

メモリ切替イ六号の値により、外部メモリとインターフ
ェースする際に、サイクルクロック周期をのハス（メモ
リ切替信号＝″′１”）が、サイクルクロック周期に変
化を与えない（メモリ切替信号♂０″）かを決めること
ができ、外部メモリの速度に応じて、システム設計がで
きる。

一方、第３図の（６）の信号（メモリ切替４Ｍ号）が１
＃の場合はグー）１４１４が機能しく■の（Ｓ号が通り
）■の信号が外部メモリインターフェース時のみ”０″
を出力するが、（６）の信号が“０”であると、■の信
号は常に１＃であシ、外部メモリとインターフェースす
る場合でもサイクルクロック周期はのびない。つまシ（
６）の信号によシ、外部メモリとインターフェースする
際の速度を切り替えられることになる。

このため回路１で内部処理が行わｎている場合のヅイク
ルクロック■の周期τに対し、外部メモリ２とのインタ
ー２エースを行っているｔｘ　ｔ４　　間での周期Ｔは
長くなる。尚、ｔ２において発生したザイクルクロック
■で起動しだカウンタ１１によって出力さオ゛したプロ
グラムアドレス■（ｆＱ）に対応して（第３図（３））
　、ＲＯｆｖｌ　１２の命令か読み出され＼デコーダ１
３によ）ｔ２ｔ４間はアクセス信号■がストップ回路１
４１へ送出される（第３図（４））。

このときは壕だＦ、Ｆ、１４１３のＱｌｉ号は送出され
ないので６イ８号が「１」であ）、それがアンドダ−）
１４１２へ入力される。従って４６号「１」がＤ人カへ
供給され、マスタクロツタのが「０」となったよ場合に
（第３図（１））ノットゲート１４１１で反転されて「
１」がＣ入力へ供給されアクセス信号■よ）連れてＱ信
号■がナンドグー）１４１４へ送出される（第３図（４
）（５）　）。

（６）発明の効果 本発明によれは、ディジタル処理信号回路に内蔵した制
御回路１４によって外部メモリとインターフェースする
場合のみ外部メモリに対応してインク−フェース時間を
可変にすることができるので可変回路が内ｘ、・ν、で
き力・つ−Ｒａ　ｌ’！ｉ５卑になった。

４、　１や！１面のｔ７１１単な活、門出１図は本発明
にｔ？、るディフタル１９号処Ｊｊｌｉ回路のｔ７１）
成図＼第２図は第１図のツイクルクロックストッグ回路
１４１の椙成図、第３図は第１図の動作藷、明図である
。

１・・・ディジタルイム号処理回路、２・・・外部メモ
リ、１１・・・グログラムカウンタ、１２・・・命令Ｒ
ＱＭ　％１３・・・命令デコーダ、１４・・・制御回路
、１５・・・外部メモリアドレスレジスタ、１６・・・
内部レジスタ、１４１・・・サイクルクロックストツノ
や回路、１４２・・・ザイクルクロック発生ダート、■
・・・マスタクロック、■・・・ザイクルクロック、■
・・・グログラムアドレス、■・・・外部メモリアクセ
ス信号、■・・・Ｆ、　Ｆ。

出力信号、■・・・メモリ切替４６号、■・・・ザイク
ルクロック周ル１延長信号、■・・・外部メモリアドレ
ス、■・・・データ。

Claims (1)

【特許請求の範囲】
1. 外部メモリとインタフェースしてデータを読み込んで所
   定の演Ｈを行いその結果を外部メモリに１き込む処理を
   するデジタル信号処理回路において、外部メモリとイン
   タフェースする場合にサイクルクロック信号を生成する
   制御回路が内蔵され、該制御回路には固定周期を有する
   マスタクロック信号が常時供給されていると共に外部メ
   モリとインタフェースする場合だけ外部設定によシ必要
   に応じてメモリ切替信号が供給されて上記マスタクロッ
   ク信号よシ長い周期のサイクルクロック信号が生成され
   るようにしたことを’Ｒ’ｊ徴とするデジタル信号処理
   回路。