JPS5839364A - 図形情報処理装置 - Google Patents
図形情報処理装置Info
- Publication number
- JPS5839364A JPS5839364A JP13794681A JP13794681A JPS5839364A JP S5839364 A JPS5839364 A JP S5839364A JP 13794681 A JP13794681 A JP 13794681A JP 13794681 A JP13794681 A JP 13794681A JP S5839364 A JPS5839364 A JP S5839364A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- graphic information
- processing
- arithmetic
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/0007—Image acquisition
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ内に貯えられた図形情報に基いた演算処
理を行う図形情報処理装置に関する。
理を行う図形情報処理装置に関する。
図形情報処理とは第１図に示す如く空間図形を１１ ｇ
“と１１１ “とのディデタル値で記憶しているメモ
リ（１）（２）から夫々の図形情報を読み出し、その画
情報間で例えば論理積演算を行い、その演算結果を別の
メモ月３）に貯える処理の事を云う。
“と１１１ “とのディデタル値で記憶しているメモ
リ（１）（２）から夫々の図形情報を読み出し、その画
情報間で例えば論理積演算を行い、その演算結果を別の
メモ月３）に貯える処理の事を云う。
このような処理は第２図に示す如く、ＣＰＵ（４）に各
メモリ（１）（２）（３）をアドレスバス（５）とデー
タバス（６）とを介して関連付け、その処理サイクルは
、Ｉ）メモリ（１）の読み出し、 ■）メモリ（２）の読み出し並びに両メモリ（１）（２
）から読み出した図形情報間での演算、 ■）演算結果のメモ月３）への書き込み、の３サイクル
であり、その全サイクルに亘ってＣＰＵが介在するので
、ＣＰＵの利用効率が悪い。
メモリ（１）（２）（３）をアドレスバス（５）とデー
タバス（６）とを介して関連付け、その処理サイクルは
、Ｉ）メモリ（１）の読み出し、 ■）メモリ（２）の読み出し並びに両メモリ（１）（２
）から読み出した図形情報間での演算、 ■）演算結果のメモ月３）への書き込み、の３サイクル
であり、その全サイクルに亘ってＣＰＵが介在するので
、ＣＰＵの利用効率が悪い。
本発明はこのような問題点に鑑みて為されたものであっ
て、第３図を参照しつつ詳述する。ＱＯｉはｃ ｐ ｖ
、 ０１）（１２は図形情報を貯えている第１のメモリ
、ａ３は処理済み図形情報を貯える第２のメモリで、こ
の両メモリＱｌ）（１３、（１３でメモリ手段Ｉが構成
されている。尚、このメモリ手段（１４）は図形情報処
理の為の専用メモリである。ａｅはこれ等のメモリαυ
Ｑ６（１３を同時にしかもｃｐＵＱ（Ｉとは関係なく直
接アクセスする事の出来るダイナミックメモリアクセス
（ＤＭＡ）カウンタ回路、ａｅは上記第１のメモリαυ
αのから読み出されて来る図形情報に基づいて演算処理
し、その処理結果を第２のメモリ０に書き込む例えば論
理積ゲートを主構成要素とする演算回路で、このＤＭＡ
カウンタ回路（１５）と演算同号線０とが設けられてい
る。
て、第３図を参照しつつ詳述する。ＱＯｉはｃ ｐ ｖ
、 ０１）（１２は図形情報を貯えている第１のメモリ
、ａ３は処理済み図形情報を貯える第２のメモリで、こ
の両メモリＱｌ）（１３、（１３でメモリ手段Ｉが構成
されている。尚、このメモリ手段（１４）は図形情報処
理の為の専用メモリである。ａｅはこれ等のメモリαυ
Ｑ６（１３を同時にしかもｃｐＵＱ（Ｉとは関係なく直
接アクセスする事の出来るダイナミックメモリアクセス
（ＤＭＡ）カウンタ回路、ａｅは上記第１のメモリαυ
αのから読み出されて来る図形情報に基づいて演算処理
し、その処理結果を第２のメモリ０に書き込む例えば論
理積ゲートを主構成要素とする演算回路で、このＤＭＡ
カウンタ回路（１５）と演算同号線０とが設けられてい
る。
而してＣＰＵＱＯＩから演算命令が発せられると、ＤＭ
Ａカウンタ回路ａすは各メモリ（Ｉｌｌ（１３α槽の夫
々先頭アドレスを選択し、次に演算回路顛にその選択し
た第１のメモｌｊＱυａ２のアドレスの図形情報を読み
出し、該回路−でその読み出された図形情報に基づいた
演算が実行され、そしてその演算結果が第３のメモリー
に書き込まれる。この一連の処理はＤＭＡカウンタ回路
（１５１の１サイクル内で行われ、次のサイクルではＤ
ＭＡカウンタ回路α９は各メモ’ｌ （１荊６（１３０
２番目のアドレスに移ね、同様に読み出し一演算→書き
込みの処理が繰ｐ返される。最終アドレスに於ける書き
込み処理が終了すると、演算手段α７）ＦｉｃＰＵＱα
へ終了信号を返す。
Ａカウンタ回路ａすは各メモリ（Ｉｌｌ（１３α槽の夫
々先頭アドレスを選択し、次に演算回路顛にその選択し
た第１のメモｌｊＱυａ２のアドレスの図形情報を読み
出し、該回路−でその読み出された図形情報に基づいた
演算が実行され、そしてその演算結果が第３のメモリー
に書き込まれる。この一連の処理はＤＭＡカウンタ回路
（１５１の１サイクル内で行われ、次のサイクルではＤ
ＭＡカウンタ回路α９は各メモ’ｌ （１荊６（１３０
２番目のアドレスに移ね、同様に読み出し一演算→書き
込みの処理が繰ｐ返される。最終アドレスに於ける書き
込み処理が終了すると、演算手段α７）ＦｉｃＰＵＱα
へ終了信号を返す。
尚、第３図に於て、メモリ手段α荀はＣＰＵＱＯ）とは
直接関連せず、演算手段αηにのみ連結されているよう
に描いたが、メモリ手段（１４）は実際には第１図に示
したと同様にアドレスバス（５）とデータバス（６）と
を介してＣＰＵＱＩと連っている事は云うまでもない事
である。
直接関連せず、演算手段αηにのみ連結されているよう
に描いたが、メモリ手段（１４）は実際には第１図に示
したと同様にアドレスバス（５）とデータバス（６）と
を介してＣＰＵＱＩと連っている事は云うまでもない事
である。
本発明は以上の説明から明らかな如く、図形情報処理実
行中にＣＰＵはその処理に関与していないので、その処
理中に於てもＣＰＵは他の仕事が行え、ＣＰＨの負担が
軽減出来て利用効率を高める事が出来ると同時に図形情
報処理のスピードアップが図れる。
行中にＣＰＵはその処理に関与していないので、その処
理中に於てもＣＰＵは他の仕事が行え、ＣＰＨの負担が
軽減出来て利用効率を高める事が出来ると同時に図形情
報処理のスピードアップが図れる。
第１図は図形情報処理の概念を説明する為の概念図、第
２図は従来装置の構成を示すブロック図、第３図は本発
明装置の構成を示すブロック図であッテ、ｕｏｌｌｉｃ
ＰＵ、 （１１）ａ２ｉ（１３１１モリ、（ｌｓｔｉｎ
ＭＡカウンタ回路、（１６１は演算回路、を夫々に示し
ている。 第１図 ＼ ｌ 第２図 −３３７−
２図は従来装置の構成を示すブロック図、第３図は本発
明装置の構成を示すブロック図であッテ、ｕｏｌｌｉｃ
ＰＵ、 （１１）ａ２ｉ（１３１１モリ、（ｌｓｔｉｎ
ＭＡカウンタ回路、（１６１は演算回路、を夫々に示し
ている。 第１図 ＼ ｌ 第２図 −３３７−
Claims (1)
- 【特許請求の範囲】 １）メモリ内に貯えられた図形情報に基づいた演算処理
を行う図形情報処理装置に於て、図形情報を貯えている
第１のメモリ並びに処理済み図形ヒ 情へ貯える第２のメモリから成るメモリ手段と、該メモ
リ手段の各メモリを同時にアクセスするＤＭＡカウンタ
回路並びに上記第１のメモリから読み出されて来る図形
情報に基づく演算を実行し、その結果を第２のメモリに
書き込む演算回路から成る処理手段と、を備え、ＣＰＵ
からの指令に従って上記ＤＭＡカウンタ回路で第１のメ
モリと第２のメモリとを同時にアクセスして第１のメモ
リから読み出されて来る図形情報に基づいての演算を上
記演算回路で実行すると同時にその演算結果を第２のメ
モリに書き込む事を特徴とした図形情報処理装置。 ２）上記第１のメモリから読み出されて来る図形情報は
２以上の図形情報であって、その２以上の図形情報処理
の演算が上記演算回路で実行される事を特徴とする特許
請求の範囲第１項記載の図形情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13794681A JPS5839364A (ja) | 1981-09-01 | 1981-09-01 | 図形情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13794681A JPS5839364A (ja) | 1981-09-01 | 1981-09-01 | 図形情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839364A true JPS5839364A (ja) | 1983-03-08 |
Family
ID=15210396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13794681A Pending JPS5839364A (ja) | 1981-09-01 | 1981-09-01 | 図形情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62279797A (ja) * | 1986-05-29 | 1987-12-04 | Hitachi Ltd | ミスコンバ−ゼンス量測定装置 |
| JPH02214986A (ja) * | 1989-02-16 | 1990-08-27 | Matsushita Electric Ind Co Ltd | 画像演算装置 |
-
1981
- 1981-09-01 JP JP13794681A patent/JPS5839364A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62279797A (ja) * | 1986-05-29 | 1987-12-04 | Hitachi Ltd | ミスコンバ−ゼンス量測定装置 |
| JPH02214986A (ja) * | 1989-02-16 | 1990-08-27 | Matsushita Electric Ind Co Ltd | 画像演算装置 |
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