JPH0540726A - ライトバツフアのギヤザリング制御方式 - Google Patents
ライトバツフアのギヤザリング制御方式Info
- Publication number
- JPH0540726A JPH0540726A JP21931191A JP21931191A JPH0540726A JP H0540726 A JPH0540726 A JP H0540726A JP 21931191 A JP21931191 A JP 21931191A JP 21931191 A JP21931191 A JP 21931191A JP H0540726 A JPH0540726 A JP H0540726A
- Authority
- JP
- Japan
- Prior art keywords
- address
- addresses
- gathering
- write buffer
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 ギャザリングを行うライトバッファにおい
て、ギャザリングを抑止したいデバイス制御用ポートに
対して複数のアドレスを割り当て、それらのアドレスに
順次書き込みを行うことによって、システム性能を低下
させることなくギャザリングを抑止する。 【構成】 デバイス制御用ポート１に対して、アドレス
１，アドレス２，アドレス３の３つのアドレスを割り当
て、これらのアドレスに対して順に書き込みを行うこと
により、ライトバッファは異なるアドレスに対する書き
込みであるためギャザリングせず、ライトバッファから
出力されたアドレスはどれもポート１に割り当てられて
いるため、実際の書き込みはポート１に対して行われる
構成にした。
て、ギャザリングを抑止したいデバイス制御用ポートに
対して複数のアドレスを割り当て、それらのアドレスに
順次書き込みを行うことによって、システム性能を低下
させることなくギャザリングを抑止する。 【構成】 デバイス制御用ポート１に対して、アドレス
１，アドレス２，アドレス３の３つのアドレスを割り当
て、これらのアドレスに対して順に書き込みを行うこと
により、ライトバッファは異なるアドレスに対する書き
込みであるためギャザリングせず、ライトバッファから
出力されたアドレスはどれもポート１に割り当てられて
いるため、実際の書き込みはポート１に対して行われる
構成にした。
Description
【０００１】
【産業上の利用分野】本発明はギャザリングを行うライ
トバッファを備えた情報処理装置に係り、特にギャザリ
ングの有無の制御を実現するためのライトバッファのギ
ャザリング制御方式に関するものである。
トバッファを備えた情報処理装置に係り、特にギャザリ
ングの有無の制御を実現するためのライトバッファのギ
ャザリング制御方式に関するものである。
【０００２】
【従来の技術】ライトバッファによるギャザリングは、
メモリ等、アクセスの回数、順序性が問題にならない場
合は効果を発揮するが、周辺装置に対するＩ／Ｏ命令で
は、同一アドレスに対して複数回アクセスすることが多
く、かつアクセスの順序性が意味を持つため、ライトバ
ッファによりギャザリングされると問題となる。従来
は、ライトバッファによるギャザリングを抑止するため
に、ライトバッファの内容がすべて書き出されるまでソ
フトウェアでシステムを停止させていた。
メモリ等、アクセスの回数、順序性が問題にならない場
合は効果を発揮するが、周辺装置に対するＩ／Ｏ命令で
は、同一アドレスに対して複数回アクセスすることが多
く、かつアクセスの順序性が意味を持つため、ライトバ
ッファによりギャザリングされると問題となる。従来
は、ライトバッファによるギャザリングを抑止するため
に、ライトバッファの内容がすべて書き出されるまでソ
フトウェアでシステムを停止させていた。
【０００３】
【発明が解決しようとする課題】以上の方法ではライト
バッファが完全に空になるまでの時間、処理が停止する
ため、ライトバッファとバッファの効果がなくなるとい
う課題があった。
バッファが完全に空になるまでの時間、処理が停止する
ため、ライトバッファとバッファの効果がなくなるとい
う課題があった。
【０００４】
【課題を解決するための手段】本発明のライトバッファ
のギャザリング制御方式は、書き込みサイクル短縮のた
め、ライトされたアドレス、データ情報を一時的に蓄積
するライトバッファのうち、蓄積しているアドレスと同
時に書き込むことができるアドレスに対して書き込みが
あった際、蓄積中のデータと組み合わせて書き込みサイ
クルを１つ減らすギャザリング機能を持ったライトバッ
ファを有する情報処理装置において、同一のメモリやデ
バイスに対して複数のアドレスでアクセスできる機能を
有するアドレスデコード手段と、このアドレスデコード
手段でデコードされる複数のアドレスに対して順次アク
セスするアクセス手段とを備え、ライト時、ライトバッ
ファによるギャザリングを選択的に抑止するようにした
ものである。また、本発明の別の発明によるライトバッ
ファのギャザリング制御方式は、上記のものにおいて、
アドレスデコード手段でデコードされる複数のアドレス
に対して順次アクセスするアクセス手段として、ソフト
ウェア作成時に複数のアドレスを認識し、それらのアド
レスに対して順次アクセスを行うようにしたものであ
る。
のギャザリング制御方式は、書き込みサイクル短縮のた
め、ライトされたアドレス、データ情報を一時的に蓄積
するライトバッファのうち、蓄積しているアドレスと同
時に書き込むことができるアドレスに対して書き込みが
あった際、蓄積中のデータと組み合わせて書き込みサイ
クルを１つ減らすギャザリング機能を持ったライトバッ
ファを有する情報処理装置において、同一のメモリやデ
バイスに対して複数のアドレスでアクセスできる機能を
有するアドレスデコード手段と、このアドレスデコード
手段でデコードされる複数のアドレスに対して順次アク
セスするアクセス手段とを備え、ライト時、ライトバッ
ファによるギャザリングを選択的に抑止するようにした
ものである。また、本発明の別の発明によるライトバッ
ファのギャザリング制御方式は、上記のものにおいて、
アドレスデコード手段でデコードされる複数のアドレス
に対して順次アクセスするアクセス手段として、ソフト
ウェア作成時に複数のアドレスを認識し、それらのアド
レスに対して順次アクセスを行うようにしたものであ
る。
【０００５】また、本発明のさらに別の発明によるライ
トバッファのギャザリング制御方式は、上記第１の発明
において、アドレスデコード手段でデコードされる複数
のアドレスに対して順次アクセスするアクセス手段とし
て、ソフトウェア実行時に複数のアドレスを認識し、そ
れらのアドレスに対して順次アクセスを行うようにした
ものである。また、本発明の別発明によるライトバッフ
ァのギャザリング制御方式は、上記第１の発明におい
て、アドレスデコード手段でデコードされる複数のアド
レスに対して順次アクセスするアクセス手段として、ラ
イトバッファに入力される前のアドレスから、ギャザリ
ングを抑止すべきアドレスをデコードするデコード手段
と、このデコード手段の結果から、ギャザリングを抑止
すべき領域では、アドレスを自動変換する手段とを有す
ることにより、複数のアドレスに対して順次アクセスを
行うようにしたものである。
トバッファのギャザリング制御方式は、上記第１の発明
において、アドレスデコード手段でデコードされる複数
のアドレスに対して順次アクセスするアクセス手段とし
て、ソフトウェア実行時に複数のアドレスを認識し、そ
れらのアドレスに対して順次アクセスを行うようにした
ものである。また、本発明の別発明によるライトバッフ
ァのギャザリング制御方式は、上記第１の発明におい
て、アドレスデコード手段でデコードされる複数のアド
レスに対して順次アクセスするアクセス手段として、ラ
イトバッファに入力される前のアドレスから、ギャザリ
ングを抑止すべきアドレスをデコードするデコード手段
と、このデコード手段の結果から、ギャザリングを抑止
すべき領域では、アドレスを自動変換する手段とを有す
ることにより、複数のアドレスに対して順次アクセスを
行うようにしたものである。
【０００６】
【作用】本発明においては、ギャザリングを行うライト
バッファにおいて、ギャザリングを抑止したいデバイス
制御用ポートに対しての複数のアドレスを割り当て、そ
れらのアドレスに順次書き込みを行う。
バッファにおいて、ギャザリングを抑止したいデバイス
制御用ポートに対しての複数のアドレスを割り当て、そ
れらのアドレスに順次書き込みを行う。
【０００７】
【実施例】図１は本発明が適用される情報処理装置の全
体的な構成例を示すブロック図である。この図１に示す
情報処理装置は、書き込みサイクル短縮のため、ライト
されたアドレス、データ情報を一時的に蓄積するライト
バッファのうち、蓄積しているアドレスと同時に書き込
むことができるアドレスに対して書き込みがあった場
合、蓄積中のデータと組み合わせて書き込みサイクルを
１つ減らすギャザリング機能を持ったライトバッファを
有する情報処理装置である。この図１において、１０１
は中央処理装置で、この中央処理装置１０１は内部アド
レスバス１０２と内部データバス１０３を通して資源に
アクセスする。ライトバッファ１０４は、内部アドレス
バスと内部データバスの内容を内部に記憶し、それぞれ
アドレスバス、データバスに出力する。アドレスデコー
ダ１１１はアドレスバスのアドレス情報をもとに、制御
用ポートに対するアクセスかどうかを決定し、周辺装置
制御用ポート（１）１０９，制御用ポート（２）１１２
に対して動作指示を与える。ここで、このアドレスデコ
ーダ１１１は同一のメモリやデバイスに対して複数のア
ドレスでアクセスできる機能を有するアドレスデコード
手段を構成している。
体的な構成例を示すブロック図である。この図１に示す
情報処理装置は、書き込みサイクル短縮のため、ライト
されたアドレス、データ情報を一時的に蓄積するライト
バッファのうち、蓄積しているアドレスと同時に書き込
むことができるアドレスに対して書き込みがあった場
合、蓄積中のデータと組み合わせて書き込みサイクルを
１つ減らすギャザリング機能を持ったライトバッファを
有する情報処理装置である。この図１において、１０１
は中央処理装置で、この中央処理装置１０１は内部アド
レスバス１０２と内部データバス１０３を通して資源に
アクセスする。ライトバッファ１０４は、内部アドレス
バスと内部データバスの内容を内部に記憶し、それぞれ
アドレスバス、データバスに出力する。アドレスデコー
ダ１１１はアドレスバスのアドレス情報をもとに、制御
用ポートに対するアクセスかどうかを決定し、周辺装置
制御用ポート（１）１０９，制御用ポート（２）１１２
に対して動作指示を与える。ここで、このアドレスデコ
ーダ１１１は同一のメモリやデバイスに対して複数のア
ドレスでアクセスできる機能を有するアドレスデコード
手段を構成している。
【０００８】そして、中央処理装置１０１は、主記憶装
置１０８や周辺装置制御用ポート（１）１０９，制御用
ポート（２）１１２に対して命令の読み出しやデータの
読み書きを行うために、アドレスバスとデータバスを用
いてそれぞれの資源にアクセスを行う。この中央処理装
置１０１は、上記アドレスデコード手段でデコードされ
る複数のアドレスに対して順次アクセスするアクセス手
段を有している。このようにアドレスデコード手段とア
クセス手段とをもつことにより、ライト時、ライトバッ
ファによるギャザリングを選択的に抑止することができ
る。ここで、命令やデータの読み出しのためのリードサ
イクルについては、本発明と直接関係がないので省略す
る。データの書き込みのためのライトサイクルでは、ま
ず、中央処理装置１０１は内部アドレスバス１０２に対
してアクセスするアドレスを、内部データバス１０３に
対して書き込むデータを出力する。そして、ライトバッ
ファ１０４はそれらのアドレス、データ情報を内部のバ
ッファに記憶すると同時に、中央処理装置１０１に対し
て書き込み完了信号を返す。この中央処理装置１０１
は、書き込みが完了したことを知ると次の命令の実行を
開始する。ここで、ライトバッファは、中央処理装置と
は独立してアドレスバス１０６，データバス１０７に対
して書き込みサイクルを起動する。このようにすること
により、中央処理装置１０１は実際の書き込みサイクル
の処理時間と平行して次の命令を実行することができ
る。
置１０８や周辺装置制御用ポート（１）１０９，制御用
ポート（２）１１２に対して命令の読み出しやデータの
読み書きを行うために、アドレスバスとデータバスを用
いてそれぞれの資源にアクセスを行う。この中央処理装
置１０１は、上記アドレスデコード手段でデコードされ
る複数のアドレスに対して順次アクセスするアクセス手
段を有している。このようにアドレスデコード手段とア
クセス手段とをもつことにより、ライト時、ライトバッ
ファによるギャザリングを選択的に抑止することができ
る。ここで、命令やデータの読み出しのためのリードサ
イクルについては、本発明と直接関係がないので省略す
る。データの書き込みのためのライトサイクルでは、ま
ず、中央処理装置１０１は内部アドレスバス１０２に対
してアクセスするアドレスを、内部データバス１０３に
対して書き込むデータを出力する。そして、ライトバッ
ファ１０４はそれらのアドレス、データ情報を内部のバ
ッファに記憶すると同時に、中央処理装置１０１に対し
て書き込み完了信号を返す。この中央処理装置１０１
は、書き込みが完了したことを知ると次の命令の実行を
開始する。ここで、ライトバッファは、中央処理装置と
は独立してアドレスバス１０６，データバス１０７に対
して書き込みサイクルを起動する。このようにすること
により、中央処理装置１０１は実際の書き込みサイクル
の処理時間と平行して次の命令を実行することができ
る。
【０００９】つぎに図１の情報処理装置において、ギャ
ザリングが行われる態様を中央処理装置が同一アドレス
に対して異なるデータを３個書き込む場合をなんら対策
を行わず、ギャザリングが発生する書き込みを表わす説
明図である図２をもとに説明する。この図２において、
（ａ）はＣＰＵライトを示したものであり、（ｂ）はラ
イトバッファ１段、（ｃ）はライトバッファ２段、
（ｄ）はライトバッファ３段、（ｅ）はデバイスライト
を示したものである。
ザリングが行われる態様を中央処理装置が同一アドレス
に対して異なるデータを３個書き込む場合をなんら対策
を行わず、ギャザリングが発生する書き込みを表わす説
明図である図２をもとに説明する。この図２において、
（ａ）はＣＰＵライトを示したものであり、（ｂ）はラ
イトバッファ１段、（ｃ）はライトバッファ２段、
（ｄ）はライトバッファ３段、（ｅ）はデバイスライト
を示したものである。
【００１０】まず、１番目に、中央処理装置からアクセ
スするアドレス情報としてアドレス１が、書き込むデー
タ情報としてデータ１が内部バスに出力される（時刻ｔ
1 ）。ライトバッファはアドレス１とデータ１を内部に
記憶すると同時に中央処理装置に書き込み完了信号を返
す（時刻ｔ1→ｔ2）。中央処理装置は、データ１の書き
込むが終了したので、同じアドレス１と、次のデータで
あるデータ２を出力する（時刻ｔ2） 。そして、ライト
バッファは再び内部に記憶しようとするが、すでに内部
に記憶しているアドレスと同じであるため、ギャザリン
グが発生する（時刻ｔ3）。 すなわち、同一アドレスに
対する書き込みデータのうち古いデータであるデータ１
が削除され、新しいデータであるデータ２のみが、アド
レス１に対する書き込みデータとして残る。同様に、デ
ータ３の場合もライトバッファによりギャザリングが発
生し（時刻ｔ4）、 最終的にはアドレス１とデータ３が
残るため（時刻ｔ5）、 アドレス１に対してデータ３の
書き込みが１回だけ発生する（時刻ｔ7）。
スするアドレス情報としてアドレス１が、書き込むデー
タ情報としてデータ１が内部バスに出力される（時刻ｔ
1 ）。ライトバッファはアドレス１とデータ１を内部に
記憶すると同時に中央処理装置に書き込み完了信号を返
す（時刻ｔ1→ｔ2）。中央処理装置は、データ１の書き
込むが終了したので、同じアドレス１と、次のデータで
あるデータ２を出力する（時刻ｔ2） 。そして、ライト
バッファは再び内部に記憶しようとするが、すでに内部
に記憶しているアドレスと同じであるため、ギャザリン
グが発生する（時刻ｔ3）。 すなわち、同一アドレスに
対する書き込みデータのうち古いデータであるデータ１
が削除され、新しいデータであるデータ２のみが、アド
レス１に対する書き込みデータとして残る。同様に、デ
ータ３の場合もライトバッファによりギャザリングが発
生し（時刻ｔ4）、 最終的にはアドレス１とデータ３が
残るため（時刻ｔ5）、 アドレス１に対してデータ３の
書き込みが１回だけ発生する（時刻ｔ7）。
【００１１】つぎに、図１の情報処理装置において、本
発明の制御方式がどのようにして行われるかを説明す
る。図３は本発明で使用するアドレスデコーダのアドレ
スマップである。この図３に示すように、ポート１に対
してアドレス１からアドレス４までの４つのアドレスを
割り当てている。よって、中央処理装置はアドレス１か
らアドレス４までのどのアドレスを使っても、ポート１
に対してアクセスすることができる。同様に、ポート２
に対しては、アドレス５からアドレス８までの４つのア
ドレスを割り当てているため、それらのどのアドレスを
使ってもポート２にアクセスすることができる。
発明の制御方式がどのようにして行われるかを説明す
る。図３は本発明で使用するアドレスデコーダのアドレ
スマップである。この図３に示すように、ポート１に対
してアドレス１からアドレス４までの４つのアドレスを
割り当てている。よって、中央処理装置はアドレス１か
らアドレス４までのどのアドレスを使っても、ポート１
に対してアクセスすることができる。同様に、ポート２
に対しては、アドレス５からアドレス８までの４つのア
ドレスを割り当てているため、それらのどのアドレスを
使ってもポート２にアクセスすることができる。
【００１２】図４はソフトウェアにてライトバッファの
内容が空になるまで待つ場合の態様を示す説明図で、
（ａ）はＣＰＵライトを示したものであり、（ｂ）はラ
イトバッファ１段、（ｃ）はライトバッファ２段、
（ｄ）はライトバッファ３段、（ｅ）はデバイスライト
を示したものである。
内容が空になるまで待つ場合の態様を示す説明図で、
（ａ）はＣＰＵライトを示したものであり、（ｂ）はラ
イトバッファ１段、（ｃ）はライトバッファ２段、
（ｄ）はライトバッファ３段、（ｅ）はデバイスライト
を示したものである。
【００１３】つぎに、本発明の方式による書き込みを表
わす説明図である図５を使って、本発明の方式により、
ポート１に対して３つの異なるデータ、データ１，デー
タ２，データ３この順に書き込む場合を例にとり、ギャ
ザリングが回避される態様を説明する。この図５におい
て、（ａ）はＣＰＵライトを示したものであり、（ｂ）
はライトバッファ１段、（ｃ）はライトバッファ２段、
（ｄ）はライトバッファ３段、（ｅ）はデバイスライト
を示したものである。まず、ギャザリング回避のため、
３つの書き込みアドレスを全て異なるものに変換する。
今回の例では、ポート１へのアクセスができるアドレス
は、図３のアドレスマップよりアドレス１からアドレス
４の４つが使用できるが、このうちデータ１にはアドレ
ス１、データ２にはアドレス２、データ３にはアドレス
３を対応させる。このアドレス変換を、ソフトウェア作
成時にあらかじめ決定しておく、すなわち、ソフトウェ
ア作成時に複数のアドレスを認識し、それらのアドレス
に対して順次アクセスを行うように構成され、また、ソ
フトウェア実行時にダイナミックに変更するもの、すな
わち、ソフトウェア実行時に複数のアドレスを認識し、
それらのアドレスに対して順次アクセスを行うように構
成されている
わす説明図である図５を使って、本発明の方式により、
ポート１に対して３つの異なるデータ、データ１，デー
タ２，データ３この順に書き込む場合を例にとり、ギャ
ザリングが回避される態様を説明する。この図５におい
て、（ａ）はＣＰＵライトを示したものであり、（ｂ）
はライトバッファ１段、（ｃ）はライトバッファ２段、
（ｄ）はライトバッファ３段、（ｅ）はデバイスライト
を示したものである。まず、ギャザリング回避のため、
３つの書き込みアドレスを全て異なるものに変換する。
今回の例では、ポート１へのアクセスができるアドレス
は、図３のアドレスマップよりアドレス１からアドレス
４の４つが使用できるが、このうちデータ１にはアドレ
ス１、データ２にはアドレス２、データ３にはアドレス
３を対応させる。このアドレス変換を、ソフトウェア作
成時にあらかじめ決定しておく、すなわち、ソフトウェ
ア作成時に複数のアドレスを認識し、それらのアドレス
に対して順次アクセスを行うように構成され、また、ソ
フトウェア実行時にダイナミックに変更するもの、すな
わち、ソフトウェア実行時に複数のアドレスを認識し、
それらのアドレスに対して順次アクセスを行うように構
成されている
【００１４】図６はハードウェアでアドレスを識別しギ
ャザリング制御を行った場合の態様を示す説明図であ
る。この図６において、（ａ）はＣＰＵライトを示した
ものであり、（ｂ）はアドレス変換ハードウェア、
（ｃ）はライトバッファ１段、（ｄ）はライトバッファ
２段、（ｅ）はライトバッファ３段、（ｆ）はデバイス
ライトを示したものである。そして、この図６はソフト
ウェアには一切の変更を加えず、ギャザリング回避領域
のデコードから、書き込みアドレスの変換までをハード
ウェアで行うものであり、ライトバッファに入力される
前のアドレスから、ギャザリングを抑止すべきアドレス
をデコードするデコード手段と、このデコード手段の結
果から、ギャザリングを抑止すべき領域では、アドレス
を自動変換する手段を有することにより、複数のアドレ
スに対して順次アクセスを行うように構成されている。
ャザリング制御を行った場合の態様を示す説明図であ
る。この図６において、（ａ）はＣＰＵライトを示した
ものであり、（ｂ）はアドレス変換ハードウェア、
（ｃ）はライトバッファ１段、（ｄ）はライトバッファ
２段、（ｅ）はライトバッファ３段、（ｆ）はデバイス
ライトを示したものである。そして、この図６はソフト
ウェアには一切の変更を加えず、ギャザリング回避領域
のデコードから、書き込みアドレスの変換までをハード
ウェアで行うものであり、ライトバッファに入力される
前のアドレスから、ギャザリングを抑止すべきアドレス
をデコードするデコード手段と、このデコード手段の結
果から、ギャザリングを抑止すべき領域では、アドレス
を自動変換する手段を有することにより、複数のアドレ
スに対して順次アクセスを行うように構成されている。
【００１５】データ１と変換されたアドレス１は、ライ
トバッファに入力され内部に記憶される（時刻ｔ1）。
２番目にライトバッファにはアドレス２とデータ２が入
力される（時刻ｔ2） が、これは１番目に取り込まれた
アドレス１とはアドレスが異なるためにギャザリングさ
れない。３番目にライトバッファに入力されるアドレス
３とデータ３（時刻ｔ3） も、アドレス１，アドレス２
とはアドレスが異なるためにギャザリングされない。こ
のように、アドレスおよびデータが異なる３つのアクセ
スがライトバッファから出力される（時刻ｔ5，ｔ6，ｔ
7）。そして、ライトバッファから出力されたアドレス
が入出力ポートに対する書き込みかどうかをアドレスデ
コーダで判断するが、図３で示されているようにアドレ
ス１からアドレス４までのアクセスは全てポート１に対
するアクセスとされるので、ポート１に対してデータ１
からデータ３までがギャザリングされることなく、中央
処理装置からの書き込みの順に書き出される。
トバッファに入力され内部に記憶される（時刻ｔ1）。
２番目にライトバッファにはアドレス２とデータ２が入
力される（時刻ｔ2） が、これは１番目に取り込まれた
アドレス１とはアドレスが異なるためにギャザリングさ
れない。３番目にライトバッファに入力されるアドレス
３とデータ３（時刻ｔ3） も、アドレス１，アドレス２
とはアドレスが異なるためにギャザリングされない。こ
のように、アドレスおよびデータが異なる３つのアクセ
スがライトバッファから出力される（時刻ｔ5，ｔ6，ｔ
7）。そして、ライトバッファから出力されたアドレス
が入出力ポートに対する書き込みかどうかをアドレスデ
コーダで判断するが、図３で示されているようにアドレ
ス１からアドレス４までのアクセスは全てポート１に対
するアクセスとされるので、ポート１に対してデータ１
からデータ３までがギャザリングされることなく、中央
処理装置からの書き込みの順に書き出される。
【００１６】
【発明の効果】以上説明したように本発明はギャザリン
グを行うライトバッファにおいて、ギャザリングを抑止
していたデバイス制御用ポートに対して複数のアドレス
を割り当て、それらのアドレスに順次書き込みを行うよ
うにしたもので、ギャザリング回避のためのライトバッ
ファの書き出し完了を待つ必要がなく、システムの処理
速度の向上が望める。という効果を有する。また、極め
て簡易な方法でギャザリングの制御を行うことができる
効果がある。そして、特に請求項２の発明では、ソフト
ウェア作成時に予め複数のアドレスに対するアクセスに
変換しておくことにより、特別なハードウェアを必要と
せず、かつ実行時間も最小でギャザリングを回避できる
という効果を有し、また、請求項３の発明では、実行時
にソフトウェアでアドレスを変更する必要があり実行時
間が少し増加するが、特別なハードウェアを必要とせ
ず、ソフトウェア作成時にアドレスを変換する必要もな
いという効果を有する。さらに、請求項４の発明による
と、外部にハードウェアを必要とするが、ソフトウェア
作成時にアドレスの変換を必要とせず、実行時間も最小
となるという効果を有する。
グを行うライトバッファにおいて、ギャザリングを抑止
していたデバイス制御用ポートに対して複数のアドレス
を割り当て、それらのアドレスに順次書き込みを行うよ
うにしたもので、ギャザリング回避のためのライトバッ
ファの書き出し完了を待つ必要がなく、システムの処理
速度の向上が望める。という効果を有する。また、極め
て簡易な方法でギャザリングの制御を行うことができる
効果がある。そして、特に請求項２の発明では、ソフト
ウェア作成時に予め複数のアドレスに対するアクセスに
変換しておくことにより、特別なハードウェアを必要と
せず、かつ実行時間も最小でギャザリングを回避できる
という効果を有し、また、請求項３の発明では、実行時
にソフトウェアでアドレスを変更する必要があり実行時
間が少し増加するが、特別なハードウェアを必要とせ
ず、ソフトウェア作成時にアドレスを変換する必要もな
いという効果を有する。さらに、請求項４の発明による
と、外部にハードウェアを必要とするが、ソフトウェア
作成時にアドレスの変換を必要とせず、実行時間も最小
となるという効果を有する。
【図１】本発明が適用される情報処理装置の全体的な構
成例を示すブロック図である。
成例を示すブロック図である。
【図２】図１の動作説明に供するなんら対策を行わず、
ギャザリングが発生する書き込みを表わす説明図であ
る。
ギャザリングが発生する書き込みを表わす説明図であ
る。
【図３】本発明で使用するアドレスデコーダのアドレス
マップの一例を示す説明図である。
マップの一例を示す説明図である。
【図４】図１の動作説明に供するソフトウェアにてライ
トバッファの内容が空になるまで待つ場合の態様を表わ
す説明図である。
トバッファの内容が空になるまで待つ場合の態様を表わ
す説明図である。
【図５】本発明の方式による書き込みを表わす説明図で
ある。
ある。
【図６】図１の動作説明に供するハードウェアでアドレ
スを識別しギャザリング制御を行った場合の態様を表わ
す説明図である。
スを識別しギャザリング制御を行った場合の態様を表わ
す説明図である。
１０１ 中央処理装置 １０２ 内部アドレスバス １０３ 内部データバス １０４ ライトバッファ １０５ リードバッファ １０６ アドレスバス １０７ データバス １０８ 主記憶装置 １０９ 制御用ポート１ １１０ 周辺装置１ １１１ アドレスデコーダ １１２ 制御用ポート２ １１３ 周辺装置２
Claims (4)
- 【請求項１】 書き込みサイクル短縮のため、ライトさ
れたアドレス、データ情報を一時的に蓄積するライトバ
ッファのうち、蓄積しているアドレスと同時に書き込む
ことができるアドレスに対して書き込みがあった際、蓄
積中のデータと組み合わせて書き込みサイクルを１つ減
らすギャザリング機能を持ったライトバッファを有する
情報処理装置において、同一のメモリやデバイスに対し
て複数のアドレスでアクセスできる機能を有するアドレ
スデコード手段と、このアドレスデコード手段でデコー
ドされる複数のアドレスに対して順次アクセスするアク
セス手段とを備え、ライト時、ライトバッファによるギ
ャザリングを選択的に抑止するようにしたことを特徴と
するライトバッファのギャザリング制御方式。 - 【請求項２】 請求項１記載のライトバッファのギャザ
リング制御方式において、アドレスデコード手段でデコ
ードされる複数のアドレスに対して順次アクセスするア
クセス手段として、ソフトウェア作成時に複数のアドレ
スを認識し、それらのアドレスに対して順次アクセスを
行うようにしたことを特徴とするライトバッファのギャ
ザリング制御方式。 - 【請求項３】 請求項１記載のライトバッファのギャザ
リング制御方式において、アドレスデコード手段でデコ
ードされる複数のアドレスに対して順次アクセスするア
クセス手段として、ソフトウェア実行時に複数のアドレ
スを認識し、それらのアドレスに対して順次アクセスを
行うようにしたことを特徴とするライトバッファのギャ
ザリング制御方式。 - 【請求項４】 請求項１記載のライトバッファのギャザ
リング制御方式において、アドレスデコード手段でデコ
ードされる複数のアドレスに対して順次アクセスするア
クセス手段として、ライトバッファに入力される前のア
ドレスからギャザリングを抑止すべきアドレスをデコー
ドするデコード手段と、このデコード手段の結果からギ
ャザリングを抑止すべき領域ではアドレスを自動変換す
る手段とを有することにより、複数のアドレスに対して
順次アクセスを行うようにしたことを特徴とするライト
バッファのギャザリング制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21931191A JPH0540726A (ja) | 1991-08-06 | 1991-08-06 | ライトバツフアのギヤザリング制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21931191A JPH0540726A (ja) | 1991-08-06 | 1991-08-06 | ライトバツフアのギヤザリング制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540726A true JPH0540726A (ja) | 1993-02-19 |
Family
ID=16733502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21931191A Pending JPH0540726A (ja) | 1991-08-06 | 1991-08-06 | ライトバツフアのギヤザリング制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540726A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958114A (en) * | 1996-10-03 | 1999-09-28 | Kabushiki Kaisha Toshiba | Indoor unit of air-conditioner |
-
1991
- 1991-08-06 JP JP21931191A patent/JPH0540726A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958114A (en) * | 1996-10-03 | 1999-09-28 | Kabushiki Kaisha Toshiba | Indoor unit of air-conditioner |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0346850B2 (ja) | ||
| JPH05342084A (ja) | データ記憶装置及びデータ記憶方法 | |
| JP2013092852A (ja) | バス接続回路、半導体装置及びバス接続回路の動作方法 | |
| JPH0540726A (ja) | ライトバツフアのギヤザリング制御方式 | |
| JP2915680B2 (ja) | Ｒｉｓｃプロセッサ | |
| JPS59197946A (ja) | メモリ装置 | |
| JP2945525B2 (ja) | プロセッサ、メモリ、およびデータ処理装置 | |
| KR950003884B1 (ko) | 퍼스컴 버스 인터페이스 회로 | |
| JPS61237145A (ja) | ストアバツフアの制御方式 | |
| JPH06309272A (ja) | メモリアクセス方法 | |
| JPS635432A (ja) | マイクロプロセツサ | |
| JPH04195234A (ja) | データ転送方式 | |
| JPS63237143A (ja) | プログラマブルコントロ−ラ | |
| JPS61161560A (ja) | メモリ装置 | |
| JPH05143524A (ja) | カウンタ制御方式 | |
| JP2002259209A (ja) | 演算処理システム | |
| JPH0285943A (ja) | データ処理装置 | |
| JPS6349815B2 (ja) | ||
| JPH0644192A (ja) | データ共有方式 | |
| JPH03256148A (ja) | キャッシュメモリ制御装置 | |
| JPS58220542A (ja) | デ−タ通信インタフエ−ス回路 | |
| JPH03250344A (ja) | Ｔｌｂアクセス装置 | |
| JPS61220045A (ja) | 情報処理装置 | |
| JPS6146854B2 (ja) | ||
| JPH02230326A (ja) | パイプライン情報処理装置 |