JPS623360A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS623360A JPS623360A JP60141750A JP14175085A JPS623360A JP S623360 A JPS623360 A JP S623360A JP 60141750 A JP60141750 A JP 60141750A JP 14175085 A JP14175085 A JP 14175085A JP S623360 A JPS623360 A JP S623360A
- Authority
- JP
- Japan
- Prior art keywords
- information
- data
- block
- buffer storage
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 7
- 230000002542 deteriorative effect Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の制御方式、さらに詳しく云え
ば緩衝記憶装置におけるデータの置 ”□ 換制御方式に関する。
ば緩衝記憶装置におけるデータの置 ”□ 換制御方式に関する。
従来、この種の置換制御方式には、ｎセット：、、ｐ７
“°″°”ｖ ＜ ＃ Ｏ＊ ＠ ｋ ｔＪ！″″１ｌ
ＫＮｆ、ｂ７ ＋：’クセスが、ミスヒ
ツト（緩衝記憶装置に必要なデータが存在しなかったこ
とを言う）シ几場合に、主記憶装置よシ読み出してき友
ブロックロ ゛、□ｎセットアドレス×Ｎ
ビットの情報ビットで、二−−ドデータ全１どのレベル
に、置き換えるかを各々のセットアドレス単位で制御す
る方式や、ｎセットアドレス×２レベルの緩衝記憶装置
において、先行する緩衝記憶装置に対するアクセスの結
果、どちらのレベルでヒツト（緩衝記憶装置に必要なデ
ータが存在し九こと金言う）し念のかをヒツト情報とし
て記憶し、後続のアクセスにおいてミスヒツトがあった
場合、ブロックロードデータを先行アクセスのヒツトレ
ベルとは、反対側のレベルに置き換えるように制御する
方式がある。
“°″°”ｖ ＜ ＃ Ｏ＊ ＠ ｋ ｔＪ！″″１ｌ
ＫＮｆ、ｂ７ ＋：’クセスが、ミスヒ
ツト（緩衝記憶装置に必要なデータが存在しなかったこ
とを言う）シ几場合に、主記憶装置よシ読み出してき友
ブロックロ ゛、□ｎセットアドレス×Ｎ
ビットの情報ビットで、二−−ドデータ全１どのレベル
に、置き換えるかを各々のセットアドレス単位で制御す
る方式や、ｎセットアドレス×２レベルの緩衝記憶装置
において、先行する緩衝記憶装置に対するアクセスの結
果、どちらのレベルでヒツト（緩衝記憶装置に必要なデ
ータが存在し九こと金言う）し念のかをヒツト情報とし
て記憶し、後続のアクセスにおいてミスヒツトがあった
場合、ブロックロードデータを先行アクセスのヒツトレ
ベルとは、反対側のレベルに置き換えるように制御する
方式がある。
これは例えば特公昭５７−１０３１７８号公報に記載さ
れている。
れている。
上述し九従来の緩衝記憶装置の、置換制御方式において
、各セットアドレス毎に置換制御に用いる情報ピッｌ持
つ構成を取るものは各セットアドレス単位に細かい置換
制御が可能となり、ヒツト率の向上に役立つという利点
がある。
、各セットアドレス毎に置換制御に用いる情報ピッｌ持
つ構成を取るものは各セットアドレス単位に細かい置換
制御が可能となり、ヒツト率の向上に役立つという利点
がある。
しかし、その反面、ハード量的には、かなシ大きなもの
となってしまう欠点がある。ま念、２レベルの緩衝記憶
装置においては、１ビツトの情報ビラトラ持つことで、
レベル単位での置換制御ｔする構成を取るものは前者に
比較してハード面での負担が少なくて実現可能となる。
となってしまう欠点がある。ま念、２レベルの緩衝記憶
装置においては、１ビツトの情報ビラトラ持つことで、
レベル単位での置換制御ｔする構成を取るものは前者に
比較してハード面での負担が少なくて実現可能となる。
しかし、この場合はレベル単位の制御であるｔめに時間
をかけて、主記憶装置からデータをブロックロードして
き九にもかかわらず、緩衝記憶部に登録後すぐにそのブ
ロックデータを置き換えてしまう可能性が高く、前者に
比べてかなり性能的に劣るという欠点がある〇 本発明の目的は緩衝記憶装置の置換制御方式において、
極端に性能を劣化させることなく、ハード量を削減する
ことができる情報処理装置を提供することにある。
をかけて、主記憶装置からデータをブロックロードして
き九にもかかわらず、緩衝記憶部に登録後すぐにそのブ
ロックデータを置き換えてしまう可能性が高く、前者に
比べてかなり性能的に劣るという欠点がある〇 本発明の目的は緩衝記憶装置の置換制御方式において、
極端に性能を劣化させることなく、ハード量を削減する
ことができる情報処理装置を提供することにある。
前記目的を達成するために本発明による情報処理装置は
データ処理装置と緩衝記憶装置と主記憶装置とを主構成
要素とする情報処理装置において、前記緩衝記憶装置は
、前記主記憶装置に格納されているブロックデータの複
数の写し全記憶する之めの緩衝記憶部と、前記データ処
理装置からの読出し／書込み要求コマンドおよび主記憶
アドレスデータを受取り、前記緩衝記憶部を制御するリ
クエスト制御回路と、前記緩衝記憶部に記憶されている
前記ブロックデータの各ブロックデータに対応して存在
するブロックアドレス情報ならびに前記ブロックアドレ
ス情報が有効か無効かｔ−表示する有効表示情報を記憶
する之めのタグ記憶部と、前記リクエスト制御回路から
の主記憶アドレスデータと前記タグ記憶部から読出され
たブロックアドレス情報と全比較して一致を検出する九
めの比較部と、前記緩衝記憶部のブロックデータの置換
制御のため、前記タグ記憶部に記憶されｔ複数のブロッ
クアドレス情報ｆｍ組に分け、各組に対厄させて、前記
複数のブロックアドレス情報に共通の置換順序指定情報
を記憶する置換制御情報記憶部とから構成されている。
データ処理装置と緩衝記憶装置と主記憶装置とを主構成
要素とする情報処理装置において、前記緩衝記憶装置は
、前記主記憶装置に格納されているブロックデータの複
数の写し全記憶する之めの緩衝記憶部と、前記データ処
理装置からの読出し／書込み要求コマンドおよび主記憶
アドレスデータを受取り、前記緩衝記憶部を制御するリ
クエスト制御回路と、前記緩衝記憶部に記憶されている
前記ブロックデータの各ブロックデータに対応して存在
するブロックアドレス情報ならびに前記ブロックアドレ
ス情報が有効か無効かｔ−表示する有効表示情報を記憶
する之めのタグ記憶部と、前記リクエスト制御回路から
の主記憶アドレスデータと前記タグ記憶部から読出され
たブロックアドレス情報と全比較して一致を検出する九
めの比較部と、前記緩衝記憶部のブロックデータの置換
制御のため、前記タグ記憶部に記憶されｔ複数のブロッ
クアドレス情報ｆｍ組に分け、各組に対厄させて、前記
複数のブロックアドレス情報に共通の置換順序指定情報
を記憶する置換制御情報記憶部とから構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明による情報処理装置の実施例を示す図で
、説明の簡単化の友めｎセットアドレス×２レベルの緩
衝記憶装置に適用した例であるＯ 第１図において、データ処理装置ｌから主記憶アドレス
情報線１０ヲ介して送られてくる主記憶読出し／書込み
要求時のアドレス情報はリクエスト制御回路４に入力さ
れる。リクエスト制御回路４に入力し几アドレス情報の
一部はセットアドレス線１４ヲ介してｎセットアドレス
×２レベルのタグ記憶部５および緩衝記憶部８をアクセ
スするために用いられる。
、説明の簡単化の友めｎセットアドレス×２レベルの緩
衝記憶装置に適用した例であるＯ 第１図において、データ処理装置ｌから主記憶アドレス
情報線１０ヲ介して送られてくる主記憶読出し／書込み
要求時のアドレス情報はリクエスト制御回路４に入力さ
れる。リクエスト制御回路４に入力し几アドレス情報の
一部はセットアドレス線１４ヲ介してｎセットアドレス
×２レベルのタグ記憶部５および緩衝記憶部８をアクセ
スするために用いられる。
タグ記憶部５から読み出された２個のブロックアドレス
データは、ブロックアドレス線１２金介して比較部７へ
送られる。比較ｓ７では、リクエスト制御回路４がら、
アドレス情報線ｌエラ介して送られてくるアドレス情報
の上位部とタグ記憶部５から読み出され九２個のブロッ
クアドレスデータがそれぞれ比較され、一致が検出され
、かつブロックアドレスデータと同様にしてタグ記憶部
５から読み出され、有効表示情報線１５ヲ介して送られ
てくる有効表示情報が、読み出されたブロックアドレス
情報に対応する緩衝記憶部８に記憶されているブロック
データが有効τあることｔ−表示してい友ならば、一致
信号（ＨＩＴ信号）が比較結果信号線１６ヲ介してリク
エスト制御回路４へ送られる。まえ、どちらのレベルで
一致が検出されたかの情報が比較結果情報線１７會介し
て置換制御情報記憶部６へ送られる。
データは、ブロックアドレス線１２金介して比較部７へ
送られる。比較ｓ７では、リクエスト制御回路４がら、
アドレス情報線ｌエラ介して送られてくるアドレス情報
の上位部とタグ記憶部５から読み出され九２個のブロッ
クアドレスデータがそれぞれ比較され、一致が検出され
、かつブロックアドレスデータと同様にしてタグ記憶部
５から読み出され、有効表示情報線１５ヲ介して送られ
てくる有効表示情報が、読み出されたブロックアドレス
情報に対応する緩衝記憶部８に記憶されているブロック
データが有効τあることｔ−表示してい友ならば、一致
信号（ＨＩＴ信号）が比較結果信号線１６ヲ介してリク
エスト制御回路４へ送られる。まえ、どちらのレベルで
一致が検出されたかの情報が比較結果情報線１７會介し
て置換制御情報記憶部６へ送られる。
リクエスト制御回路４は、比較結果情報線１６ｔ−介し
て一致情報會受けとると制御信号線１３ヲ介して、制御
情報を緩衝記憶部８へ送フ、緩衝記憶部８は、この制御
情報およびセットアドレス線１４ヲ介して送られるアド
レス情報とからブロックデータ音読み出し、リードデー
タ線１９ｉ介して読出し比ブロックデータ全データ処理
装置１に送る。
て一致情報會受けとると制御信号線１３ヲ介して、制御
情報を緩衝記憶部８へ送フ、緩衝記憶部８は、この制御
情報およびセットアドレス線１４ヲ介して送られるアド
レス情報とからブロックデータ音読み出し、リードデー
タ線１９ｉ介して読出し比ブロックデータ全データ処理
装置１に送る。
また、比較部７において、一致が検出されなかつた場合
は、リクエスト制御回路４は、制御情報線２０ｔ−介し
て、主記憶装置３からブロックデータの読み出しを行な
う。このとき、主記憶装置３からのブロックデータの緩
衝記憶部８への置換えも行なわれる。
は、リクエスト制御回路４は、制御情報線２０ｔ−介し
て、主記憶装置３からブロックデータの読み出しを行な
う。このとき、主記憶装置３からのブロックデータの緩
衝記憶部８への置換えも行なわれる。
これは、置換制御情報記憶部６から前記アクセスに用い
られ几アドレス情報によって、読み出されｔ情報上置換
制御情報線２２ヲ介してリクエスト制御回路４へ送）、
リクエスト制御回路４において置換えレベルを決定し置
換制御線１３ヲ介して、タグ記憶部５および緩衝記憶部
８に対して、それぞれブロックアドレスデータおよびブ
ロックデータの置換えを行なうよう制御される。
られ几アドレス情報によって、読み出されｔ情報上置換
制御情報線２２ヲ介してリクエスト制御回路４へ送）、
リクエスト制御回路４において置換えレベルを決定し置
換制御線１３ヲ介して、タグ記憶部５および緩衝記憶部
８に対して、それぞれブロックアドレスデータおよびブ
ロックデータの置換えを行なうよう制御される。
次に本発明の置換え制御手法について第２図を用いて詳
細に説明する。リクエスト制御回路４にある主記憶アド
レス情報の下位のＬビットで、緩衝記憶部８およびタグ
記憶部５をアクセスし、タグ記憶部５から読み出された
２つのブロックアドレスデータと前記主記憶アドレス情
報の上位ビットとを比較部７でそれぞれ比較し、一致が
検出されなかつ几場合、主記憶装置３がら、ブロックデ
ータｔ−読み出す。次にこの読み出したブロックデータ
を緩衝記憶装置２に書込む動作を行なう際に緩衝記憶装
置２のヒツト率（アクセス回数に対して緩衝記憶装置２
内に必要データが存在した回数）ｔ−向上させるｔめに
最近ヒツトしているレベル側のデータを残すべき制御を
行なう。すなわち置換制御情報記憶部６に記憶させてい
る情報ビットの０７１によって、どちらのレベルを残す
かを判断する。この実施例ではその情報ビットが、″０
”ならば、０レベルを残し、“ｌ”ならば、ルベルを残
すものとして行なう。
細に説明する。リクエスト制御回路４にある主記憶アド
レス情報の下位のＬビットで、緩衝記憶部８およびタグ
記憶部５をアクセスし、タグ記憶部５から読み出された
２つのブロックアドレスデータと前記主記憶アドレス情
報の上位ビットとを比較部７でそれぞれ比較し、一致が
検出されなかつ几場合、主記憶装置３がら、ブロックデ
ータｔ−読み出す。次にこの読み出したブロックデータ
を緩衝記憶装置２に書込む動作を行なう際に緩衝記憶装
置２のヒツト率（アクセス回数に対して緩衝記憶装置２
内に必要データが存在した回数）ｔ−向上させるｔめに
最近ヒツトしているレベル側のデータを残すべき制御を
行なう。すなわち置換制御情報記憶部６に記憶させてい
る情報ビットの０７１によって、どちらのレベルを残す
かを判断する。この実施例ではその情報ビットが、″０
”ならば、０レベルを残し、“ｌ”ならば、ルベルを残
すものとして行なう。
置換制御を行なうための情報は、九とえば第２図で示す
ようにタグ記憶部５の４組のセットアドレス単位に１ビ
ツトとなるように複数のセットアドレス対応に置換制御
情報全記憶する構成をとっている（第２図■■参照）。
ようにタグ記憶部５の４組のセットアドレス単位に１ビ
ツトとなるように複数のセットアドレス対応に置換制御
情報全記憶する構成をとっている（第２図■■参照）。
この場合、タグ記憶部５ｔ−アクセスする几めに用いた
Ｌビットのアドレス情報の下位の下位２ピツ）ｔ−除い
−ｚＪ！−２ピットで、置換制御情報記憶部６ｔ−アク
セスすることで、連続する４セットアドレス単位の置換
制御情報を読み出し、その制御が可能となる。
Ｌビットのアドレス情報の下位の下位２ピツ）ｔ−除い
−ｚＪ！−２ピットで、置換制御情報記憶部６ｔ−アク
セスすることで、連続する４セットアドレス単位の置換
制御情報を読み出し、その制御が可能となる。
例えばアドレス情報のＬビットの下位３ビツトが（Ｏ，
Ｘ、Ｘ）のときには、置換制御情報ＳＯを読み出し、（
１，ｘ、ｘ）のときには、５ｌｔ−読み出すことになる
。アドレスパターン（Ｏ，Ｘ、Ｘ）によって読み出され
交置換制御情報ＳＯは、置換制御情報線２２を介して、
リクエスト制御回路４へ送られ、そこから置換制御情報
線１３−１ 、１３−２ｔ−介してゲート２３〜２６へ
送られる。
Ｘ、Ｘ）のときには、置換制御情報ＳＯを読み出し、（
１，ｘ、ｘ）のときには、５ｌｔ−読み出すことになる
。アドレスパターン（Ｏ，Ｘ、Ｘ）によって読み出され
交置換制御情報ＳＯは、置換制御情報線２２を介して、
リクエスト制御回路４へ送られ、そこから置換制御情報
線１３−１ 、１３−２ｔ−介してゲート２３〜２６へ
送られる。
ここでＳＯが“０″の場合を想定すると、制御情報Ｑお
よびＱはそれぞれｏ”および１１″となり、ブロックデ
ータ線２１ｔ−介して送られるブロックデータおよび主
記憶アドレス線９を介して送られてくる主記憶アドレス
情報の上位部つまりは、ブロックアドレス情報のレベル
１側ヘの置換が可能となる。このときの書込みアドレス
は、当然２ビツトのアドレス情報で決定される。当然置
換え動作が終了すれば、置換えが行なわれたレベルが最
近使用され九レベルとなる訳でこの情報も置換制御情報
に反映させるよう制御を行なう。
よびＱはそれぞれｏ”および１１″となり、ブロックデ
ータ線２１ｔ−介して送られるブロックデータおよび主
記憶アドレス線９を介して送られてくる主記憶アドレス
情報の上位部つまりは、ブロックアドレス情報のレベル
１側ヘの置換が可能となる。このときの書込みアドレス
は、当然２ビツトのアドレス情報で決定される。当然置
換え動作が終了すれば、置換えが行なわれたレベルが最
近使用され九レベルとなる訳でこの情報も置換制御情報
に反映させるよう制御を行なう。
なお、リクエスト制御回路４への要求が、書込み要求の
場合には、緩衝記憶装置２への書込みもなされるが％
２つのレベルに同じブロックアドレス情報が、書込まれ
ると、不具合が生じるので必ず、ヒツトし几レベル側に
対して置換制御を行ない、そのときのヒツト情報も置換
制御情報記憶部６の情報ビットに反映させるものとする
。
場合には、緩衝記憶装置２への書込みもなされるが％
２つのレベルに同じブロックアドレス情報が、書込まれ
ると、不具合が生じるので必ず、ヒツトし几レベル側に
対して置換制御を行ない、そのときのヒツト情報も置換
制御情報記憶部６の情報ビットに反映させるものとする
。
以上、詳しく説明したように本発明は、緩衝記憶装置に
おけるデータの置換制御において、複数のセットアドレ
ス単位に、置換制御情報を記憶することによって、各セ
ットアドレス毎に置換制御情報を記憶する場合に比べて
、極端に性能を低下させることなく、ノ・−ド量の削減
全可能とする。ま九、２レベルに１ビツトの置換制御情
報を記憶する場合に比べて、ノ１−ド的には、大きくな
るが性能的に大幅な向上が図れるという効果がある。
おけるデータの置換制御において、複数のセットアドレ
ス単位に、置換制御情報を記憶することによって、各セ
ットアドレス毎に置換制御情報を記憶する場合に比べて
、極端に性能を低下させることなく、ノ・−ド量の削減
全可能とする。ま九、２レベルに１ビツトの置換制御情
報を記憶する場合に比べて、ノ１−ド的には、大きくな
るが性能的に大幅な向上が図れるという効果がある。
第１図は本発明による情報処理装置の一実施例を示すブ
ロック図、第２図は第、１図における緩衝記憶装置の制
御方式全説明するｔめの詳細図である。 １・・・データ処理装置 ２・・・緩衝記憶装置３・
・・主記憶装置 ４・・・リクエスト制御回路５・・
・タグ記憶部 ６・・・置換制御情報記憶部７・・・
比較部 ９・・・主記憶アドレス情報ス線・緩衝
記憶部 １０・・・主記憶アドレス情報線 １１・・・アドレス情報線 １２…ブロツクアドレス線 １３・・・置換制御情報線（置換順序指定情報）１４・
・・セットアドレス線 １５・・・有効表示情報線 １６・・・比較結果信号線 １７・・・比較結果情報線 １８・・・制御信号線１
９・・・リードデータ線 ２０・・・制御情報線２１
・ｅ・ブロックデータ線 ２２・・・書込み制御情報線 ２３〜２６・・・ゲート
特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才１図
ロック図、第２図は第、１図における緩衝記憶装置の制
御方式全説明するｔめの詳細図である。 １・・・データ処理装置 ２・・・緩衝記憶装置３・
・・主記憶装置 ４・・・リクエスト制御回路５・・
・タグ記憶部 ６・・・置換制御情報記憶部７・・・
比較部 ９・・・主記憶アドレス情報ス線・緩衝
記憶部 １０・・・主記憶アドレス情報線 １１・・・アドレス情報線 １２…ブロツクアドレス線 １３・・・置換制御情報線（置換順序指定情報）１４・
・・セットアドレス線 １５・・・有効表示情報線 １６・・・比較結果信号線 １７・・・比較結果情報線 １８・・・制御信号線１
９・・・リードデータ線 ２０・・・制御情報線２１
・ｅ・ブロックデータ線 ２２・・・書込み制御情報線 ２３〜２６・・・ゲート
特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才１図
Claims (1)
- データ処理装置と緩衝記憶装置と主記憶装置とを主構成
要素とする情報処理装置において、前記緩衝記憶装置は
、前記主記憶装置に格納されているブロックデータの複
数の写しを記憶するための緩衝記憶部と、前記データ処
理装置からの読出し／書込み要求コマンドおよび主記憶
アドレスデータを受取り、前記緩衝記憶部を制御するリ
クエスト制御回路と、前記緩衝記憶部に記憶されている
前記ブロックデータの各ブロックデータに対応して存在
するブロックアドレス情報ならびに前記ブロックアドレ
ス情報が有効か無効かを表示する有効表示情報を記憶す
るためのタグ記憶部と、前記リクエスト制御回路からの
主記憶アドレスデータと前記タグ記憶部から読出された
ブロックアドレス情報とを比較して一致を検出するため
の比較部と、前記緩衝記憶部のブロックデータの置換制
御のため、前記タグ記憶部に記憶された複数のブロック
アドレス情報をｍ組に分け、各組に対応させて前記複数
のブロックアドレス情報に共通の置換順序指定情報を記
憶する置換制御情報記憶部とから構成したことを特徴と
する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141750A JPS623360A (ja) | 1985-06-28 | 1985-06-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141750A JPS623360A (ja) | 1985-06-28 | 1985-06-28 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623360A true JPS623360A (ja) | 1987-01-09 |
Family
ID=15299323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60141750A Pending JPS623360A (ja) | 1985-06-28 | 1985-06-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623360A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622280A (en) * | 1979-07-30 | 1981-03-02 | Fujitsu Ltd | Replacement processing system |
| JPS593773A (ja) * | 1982-06-29 | 1984-01-10 | Fujitsu Ltd | バツフア記憶装置のｌｒｕ制御方式 |
-
1985
- 1985-06-28 JP JP60141750A patent/JPS623360A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622280A (en) * | 1979-07-30 | 1981-03-02 | Fujitsu Ltd | Replacement processing system |
| JPS593773A (ja) * | 1982-06-29 | 1984-01-10 | Fujitsu Ltd | バツフア記憶装置のｌｒｕ制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4525777A (en) | Split-cycle cache system with SCU controlled cache clearing during cache store access period | |
| US4495575A (en) | Information processing apparatus for virtual storage control system | |
| US6223260B1 (en) | Multi-bus data processing system in which all data words in high level cache memories have any one of four states and all data words in low level cache memories have any one of three states | |
| KR100322366B1 (ko) | Sram캐시용워드폭선택 | |
| US4513369A (en) | Information processing system | |
| JPH0248747A (ja) | マイクロプロセツサ | |
| US4349875A (en) | Buffer storage control apparatus | |
| US4764896A (en) | Microprocessor assisted memory to memory move apparatus | |
| JPS60124754A (ja) | バッファ記憶制御装置 | |
| JPS623360A (ja) | 情報処理装置 | |
| JPS5941215B2 (ja) | 主記憶装置書込み制御方式 | |
| JPS6129024B2 (ja) | ||
| JPH08241242A (ja) | メモリ制御方法およびメモリ制御回路 | |
| JPH0373040A (ja) | キャッシュメモリ | |
| JP2906449B2 (ja) | ビットマップディスプレイ制御装置 | |
| JP2733253B2 (ja) | 論理演算回路 | |
| JPH0133848B2 (ja) | ||
| JPH03257643A (ja) | 情報処理装置 | |
| JPS635432A (ja) | マイクロプロセツサ | |
| JPS63143647A (ja) | 多重階層記憶方式 | |
| EP0369935A2 (en) | Multiple posting cache memory | |
| JPS6324433A (ja) | 装置アドレス検出方式 | |
| JPS58166581A (ja) | メモリのアドレツシング方式 | |
| JPH01307990A (ja) | バブルメモリ装置 | |
| JPS60196858A (ja) | ラベル付デ−タの入力処理装置 |