JPS6324433A - 装置アドレス検出方式 - Google Patents
装置アドレス検出方式Info
- Publication number
- JPS6324433A JPS6324433A JP16850786A JP16850786A JPS6324433A JP S6324433 A JPS6324433 A JP S6324433A JP 16850786 A JP16850786 A JP 16850786A JP 16850786 A JP16850786 A JP 16850786A JP S6324433 A JPS6324433 A JP S6324433A
- Authority
- JP
- Japan
- Prior art keywords
- device address
- bit
- address
- addresses
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 241000209094 Oryza Species 0.000 description 3
- 235000007164 Oryza sativa Nutrition 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 235000009566 rice Nutrition 0.000 description 3
- 101100004280 Caenorhabditis elegans best-2 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
計算機システムを構成している各装置に複数個の装置ア
ドレスを与え、入力された装置アドレスと、該複数個の
装置アドレスとを比較して、自装置に対するアクセスア
ドレスを認識する装置アドレス検出方式において、上記
複数個の装置アドレスをビット単位で表現する手段と、
入力された装置アドレスをデコードしてビット情報に展
開し、両者をビット対応で比較する手段を設けることに
より、入力された装置アドレスを検出するようにしたも
のである。
ドレスを与え、入力された装置アドレスと、該複数個の
装置アドレスとを比較して、自装置に対するアクセスア
ドレスを認識する装置アドレス検出方式において、上記
複数個の装置アドレスをビット単位で表現する手段と、
入力された装置アドレスをデコードしてビット情報に展
開し、両者をビット対応で比較する手段を設けることに
より、入力された装置アドレスを検出するようにしたも
のである。
′本発明は、計算機システムを構成している各装置に複
数個の装置アドレスを与え、入力された装置アドレスと
、該複数個の装置アドレスとを比較して、自装置に対す
るアクセスアドレスを認識する装置アドレス検出方式に
関する。
数個の装置アドレスを与え、入力された装置アドレスと
、該複数個の装置アドレスとを比較して、自装置に対す
るアクセスアドレスを認識する装置アドレス検出方式に
関する。
最近の計算機システムにおいては、該計算機システム内
の入出力制御装置等に、装置アドレスを付与するのに、
同一装置に複数個のアドレスを割り付けることが行われ
ている。
の入出力制御装置等に、装置アドレスを付与するのに、
同一装置に複数個のアドレスを割り付けることが行われ
ている。
このように、同一装置に複数個の装置アドレスを付与す
ることを許すことにより、例えば、既存の計算機システ
ムに、新たに、入出力制御装置を接続する場合、他の入
出力制御装置に与えられている装置アドレスを変更する
ことなり、該新しい人出力制御装置に対して、当該計算
機システムで未使用の装置アドレスを割り当てることが
でき、該入出力制御装置のアドレス割り付けに対して、
融通性を与えることができる。
ることを許すことにより、例えば、既存の計算機システ
ムに、新たに、入出力制御装置を接続する場合、他の入
出力制御装置に与えられている装置アドレスを変更する
ことなり、該新しい人出力制御装置に対して、当該計算
機システムで未使用の装置アドレスを割り当てることが
でき、該入出力制御装置のアドレス割り付けに対して、
融通性を与えることができる。
又、例えば、磁気ディスク装置等に対するファイルアク
セスにおいて、該磁気ディスク装置に対するアクセス速
度と、計算機側の処理速度の差を埋める方策として、該
磁気ディスク装置に対するアクセスアドレスの分布にも
局所性があることから、主記憶装置に対するキャッシュ
メモリと同じ考え方の元に、小容量ではあるが、高速の
半導体ディスク等によるディスクキャッシュが実用化さ
れ、該磁気ディスク装置に対する見掛は上のアクセスタ
イムの短縮化が行われている。
セスにおいて、該磁気ディスク装置に対するアクセス速
度と、計算機側の処理速度の差を埋める方策として、該
磁気ディスク装置に対するアクセスアドレスの分布にも
局所性があることから、主記憶装置に対するキャッシュ
メモリと同じ考え方の元に、小容量ではあるが、高速の
半導体ディスク等によるディスクキャッシュが実用化さ
れ、該磁気ディスク装置に対する見掛は上のアクセスタ
イムの短縮化が行われている。
この場合、該磁気ディスク制′４Ｂ装置に複数個の装置
アドレスを割り当てることにより、１つのアクセス元か
らの特定の装置アドレスによる磁気ディスク装置アクセ
スで、該ディスクキャッシュに目的のデータが存在しな
くて（即ち、ノンヒツト）、直接核磁気ディスク装置に
アクセスしている間に、他のアクセス元から別の装置ア
ドレスによって該磁気ディスク装置をアクセスし、その
とき、上記ディスクキャッシュに目的のデータが存在（
即ち、ヒツト）する場合があり、該磁気ディスク装置に
対するアクセスの可用度を向上させることができる。
アドレスを割り当てることにより、１つのアクセス元か
らの特定の装置アドレスによる磁気ディスク装置アクセ
スで、該ディスクキャッシュに目的のデータが存在しな
くて（即ち、ノンヒツト）、直接核磁気ディスク装置に
アクセスしている間に、他のアクセス元から別の装置ア
ドレスによって該磁気ディスク装置をアクセスし、その
とき、上記ディスクキャッシュに目的のデータが存在（
即ち、ヒツト）する場合があり、該磁気ディスク装置に
対するアクセスの可用度を向上させることができる。
一方、計算機システムの本体の処理速度は、年々高速化
が図られており、上記磁気ディスク制御装置に、複数個
の装置アドレスが割り当てられている場合、本体装置か
ら構成される装置アドレスが、自装置に対するアクセス
であることを認識する手段も益々高速化することが要求
される。
が図られており、上記磁気ディスク制御装置に、複数個
の装置アドレスが割り当てられている場合、本体装置か
ら構成される装置アドレスが、自装置に対するアクセス
であることを認識する手段も益々高速化することが要求
される。
〔従来の技術と発明が解決しようとする問題点〕第２図
は、従来の複数個のアドレスを持つ入出力制御装置での
装置アドレス検出方式を説明する図である。
は、従来の複数個のアドレスを持つ入出力制御装置での
装置アドレス検出方式を説明する図である。
先ず、外部装置、例えば、計算機システムのチャネル装
置から、装置アドレス入力手段２０に、複数個の装置ア
ドレス（例えば、５ピントからなる）の１つが入力され
る。
置から、装置アドレス入力手段２０に、複数個の装置ア
ドレス（例えば、５ピントからなる）の１つが入力され
る。
一方、当該入出力制御装置には、複数個の装置アドレス
が割り当てられている場合には、装置アドレス設定手段
２１〜２２が設けられている。
が割り当てられている場合には、装置アドレス設定手段
２１〜２２が設けられている。
従って、各装置アドレス設定手段２１〜２２に対応して
設けられている比較手段（ＣＯＭＰ） ３１〜３２にお
いて、上記チャネル装置から構成される装置アドレスが
、ビット対応で比較され、全てのピント（本実施例では
、５ビツト）が合致した場合のみ、合致信号４１〜４２
の何れか１つが付勢され、論理和（ＯＲ）回路５０を介
して、合致信号（ＥＱＵＡＬ） ６１が図示していない
制御回路に送出され、当該入出力制御装置が起動される
。
設けられている比較手段（ＣＯＭＰ） ３１〜３２にお
いて、上記チャネル装置から構成される装置アドレスが
、ビット対応で比較され、全てのピント（本実施例では
、５ビツト）が合致した場合のみ、合致信号４１〜４２
の何れか１つが付勢され、論理和（ＯＲ）回路５０を介
して、合致信号（ＥＱＵＡＬ） ６１が図示していない
制御回路に送出され、当該入出力制御装置が起動される
。
このような、従来の装置アドレス検出方式においては、
本図に示すように、複数個の装置アドレスを多数持てば
持つ程、装置アドレス設定手段２１〜２２．及び比較手
段３１〜３２が必要となり、ハードウェア量が増加する
と共に、当該入出力制御装置に入力された装置アドレス
が自装置に対するアクセスであることを認識するのに時
間がかかると云う問題があった。
本図に示すように、複数個の装置アドレスを多数持てば
持つ程、装置アドレス設定手段２１〜２２．及び比較手
段３１〜３２が必要となり、ハードウェア量が増加する
と共に、当該入出力制御装置に入力された装置アドレス
が自装置に対するアクセスであることを認識するのに時
間がかかると云う問題があった。
本発明は上記従来の欠点に鑑み、複数個の装置アドレス
を割り当てられている入出力制御装置等において、少な
いハードウェア量で、高速に自装置に対するアクセスで
あることを認識できる装置アドレス検出方式を提供する
ことを目的とするものである。
を割り当てられている入出力制御装置等において、少な
いハードウェア量で、高速に自装置に対するアクセスで
あることを認識できる装置アドレス検出方式を提供する
ことを目的とするものである。
〔問題点を解決するための手段〕
第１図は本発明の装置アドレス検出方式の構成例を示し
た図である。
た図である。
本発明においては、計算機システムを構成している各装
置に、複数個の装置アドレスを付与し、それぞれの装置
に装置アドレス人力手段２０と。
置に、複数個の装置アドレスを付与し、それぞれの装置
に装置アドレス人力手段２０と。
該複数個の装置アドレス設定手段とを備え、両者を比較
することによって、当該装置に入力された装置アドレス
を検出する方式であって、上記複数個の装置アドレスを
ビット単位で表現する装置アドレス設定手段２３ と、 該装置に入力された装置アドレスをデコードするデコー
ダ３３とを設け、 上記装置アドレス設定手段２３の出力と、デコーダ３３
の出力とをビット対応で比較して、装置アドレスを検出
するように構成する。
することによって、当該装置に入力された装置アドレス
を検出する方式であって、上記複数個の装置アドレスを
ビット単位で表現する装置アドレス設定手段２３ と、 該装置に入力された装置アドレスをデコードするデコー
ダ３３とを設け、 上記装置アドレス設定手段２３の出力と、デコーダ３３
の出力とをビット対応で比較して、装置アドレスを検出
するように構成する。
即ち、本発明によれば、計算機システムを構成している
各装置に複数個の装置アドレスを与え、入力された装置
アドレスと、該複数個の装置アドレスとを比較して、自
装置に対するアクセスアドレスを認識する装置アドレス
検出方式において、上記複数個の装置アドレスをビット
単位で表現する手段と、入力された装置アドレスをデコ
ードしてビット情報に展開し、両者をビット対応で比較
する手段を設けることにより、入力された装置アドレス
を検出するようにしたものであるので、少ないハードウ
ェア量で、高速に、自装置に対するアクセスアドレスを
検出することができる効果がある。
各装置に複数個の装置アドレスを与え、入力された装置
アドレスと、該複数個の装置アドレスとを比較して、自
装置に対するアクセスアドレスを認識する装置アドレス
検出方式において、上記複数個の装置アドレスをビット
単位で表現する手段と、入力された装置アドレスをデコ
ードしてビット情報に展開し、両者をビット対応で比較
する手段を設けることにより、入力された装置アドレス
を検出するようにしたものであるので、少ないハードウ
ェア量で、高速に、自装置に対するアクセスアドレスを
検出することができる効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図が本発明の装置アドレス検出方式の構成例
を示した図であって、装置アドレス設定手段２３．及び
デコーダ３３が本発明を実施するのに必要な手段である
。尚、企図を通して同じ符号は同じ対象物を示している
。
を示した図であって、装置アドレス設定手段２３．及び
デコーダ３３が本発明を実施するのに必要な手段である
。尚、企図を通して同じ符号は同じ対象物を示している
。
以下、第１図によって、本発明の装置アドレス検出方式
を説明する。
を説明する。
先ず、従来方式と同じようにして、外部装置、例えば、
チャネル装置から装置アドレス人力手段２０に、当該入
出力制御装置が持っている複数個の装置アドレス（例え
ば、５ビツトからなる）の一つが入力される。
チャネル装置から装置アドレス人力手段２０に、当該入
出力制御装置が持っている複数個の装置アドレス（例え
ば、５ビツトからなる）の一つが入力される。
本発明の装置アドレス設定手段２３は、当該入力制御装
置が持っている複数個の装置アドレスに対応して、それ
ぞれが１ビツトにて表現されている。
置が持っている複数個の装置アドレスに対応して、それ
ぞれが１ビツトにて表現されている。
つまり、装置アドレスが５ビツトで表現されることを前
提とすると、装置アドレスとして、１０進数表現で、０
〜３１の３２通りの装置アドレスの定義が可能となり、
装置アドレスが“０゛であるならば、上記装置アドレス
設定手段２３のビット０を°１゛にセットしておき、又
装置アドレスを定義しないアドレスに対応するビットを
°０”にセットしておくようにする。
提とすると、装置アドレスとして、１０進数表現で、０
〜３１の３２通りの装置アドレスの定義が可能となり、
装置アドレスが“０゛であるならば、上記装置アドレス
設定手段２３のビット０を°１゛にセットしておき、又
装置アドレスを定義しないアドレスに対応するビットを
°０”にセットしておくようにする。
このような装置アドレス検出機構に、前述のようにして
、チャネル装置から装置アドレスが入力されると、デコ
ーダ（ＤＥＣ） ３３において、該入力された装置アド
レスがデコードされ、０〜３１の出力の内の１つのアド
レス（ビット）が１°に付勢されて出力される。
、チャネル装置から装置アドレスが入力されると、デコ
ーダ（ＤＥＣ） ３３において、該入力された装置アド
レスがデコードされ、０〜３１の出力の内の１つのアド
レス（ビット）が１°に付勢されて出力される。
このデコード出力が比較手段（２人力の論理積（ＡＮＤ
）回路で構成されている）３１”〜３２°で、装置アド
レス設定手段２３の出力と、ビット対応で比較され、合
致したビットがあると、合致出力４１〜４２の何れか一
つが付勢され、論理和（ＯＲ）回路５０を介して、合致
信号（ＥＱＵＡＬ） ６１が図示していない制御部に送
出され、当該入出力制御装置が起動される。
）回路で構成されている）３１”〜３２°で、装置アド
レス設定手段２３の出力と、ビット対応で比較され、合
致したビットがあると、合致出力４１〜４２の何れか一
つが付勢され、論理和（ＯＲ）回路５０を介して、合致
信号（ＥＱＵＡＬ） ６１が図示していない制御部に送
出され、当該入出力制御装置が起動される。
このように、本発明は、１つの装置に割り当てられてい
る装置アドレスをビット単位で表現した装置アドレス設
定手段と、当該装置に入力された装置アドレスをデコー
ドするデコーダとを設けて、該装置アドレス設定手段の
ビット出力と、デコーダ出力とをビット対応で比較し、
上記入力された装置アドレスが当該装置をアクセスする
装置アドレスであることを高速に検出するようにした所
に特徴がある。
る装置アドレスをビット単位で表現した装置アドレス設
定手段と、当該装置に入力された装置アドレスをデコー
ドするデコーダとを設けて、該装置アドレス設定手段の
ビット出力と、デコーダ出力とをビット対応で比較し、
上記入力された装置アドレスが当該装置をアクセスする
装置アドレスであることを高速に検出するようにした所
に特徴がある。
以上、詳細に説明したように、本発明の装置アドレス検
出方式は、計算機システムを構成している各装置に複数
個の装置アドレスを与え、入力された装置アドレスと、
該複数個の装置アドレスとを比較して、自装置に対する
アクセスアドレスを認識する装置アドレス検出方式にお
いて、上記複数個の装置アドレスをビット単位で表現す
る手段と、入力された装置アドレスをデコードしてビッ
ト情報に展開し、両者をビット対応で比較する手段を設
けることにより、入力された装置アドレスを検出するよ
うにしたものであるので、少ないハードウェア量で、高
速に、自装置に対するアクセスアドレスを検出すること
ができる効果がある。
出方式は、計算機システムを構成している各装置に複数
個の装置アドレスを与え、入力された装置アドレスと、
該複数個の装置アドレスとを比較して、自装置に対する
アクセスアドレスを認識する装置アドレス検出方式にお
いて、上記複数個の装置アドレスをビット単位で表現す
る手段と、入力された装置アドレスをデコードしてビッ
ト情報に展開し、両者をビット対応で比較する手段を設
けることにより、入力された装置アドレスを検出するよ
うにしたものであるので、少ないハードウェア量で、高
速に、自装置に対するアクセスアドレスを検出すること
ができる効果がある。
第１図は本発明の装置アドレス検出方式の構成例を示し
た図。 第２図は従来の複数個のアドレスを持つ入出力制御装置
での装置アドレス検出方式を説明する図。 である。 図面において、 ２０は装置アドレス入力手段。 ２１．２２．２３は装置アドレス設定手段。 ３１〜３２．及び３１゛ 〜３２′は比較手段。 ３３はデコーダ（ＤＥＣ）、 ４１〜４２は合致信
号。 ５０は論理和（ＯＲ）回路。 をそれぞれ示す。 小〜発賎の授Ｉ７しス浚ム方式の填双閃とホ（ｈｇ乎
Ｉ Ｚ ６：′）０ 促糸の籾］交、ｉ固のアトし又と持つ入ヱ勺ル］１岬殻
Ｉヌの政實アトしス籾Ｕ妖方氏と審えソＨＪる口 蔓 ２ に
た図。 第２図は従来の複数個のアドレスを持つ入出力制御装置
での装置アドレス検出方式を説明する図。 である。 図面において、 ２０は装置アドレス入力手段。 ２１．２２．２３は装置アドレス設定手段。 ３１〜３２．及び３１゛ 〜３２′は比較手段。 ３３はデコーダ（ＤＥＣ）、 ４１〜４２は合致信
号。 ５０は論理和（ＯＲ）回路。 をそれぞれ示す。 小〜発賎の授Ｉ７しス浚ム方式の填双閃とホ（ｈｇ乎
Ｉ Ｚ ６：′）０ 促糸の籾］交、ｉ固のアトし又と持つ入ヱ勺ル］１岬殻
Ｉヌの政實アトしス籾Ｕ妖方氏と審えソＨＪる口 蔓 ２ に
Claims (1)
- 【特許請求の範囲】 計算機システムを構成している各装置に、複数個の装置
アドレスを付与し、それぞれの装置に装置アドレス入力
手段（２０）と、該複数個の装置アドレス設定手段とを
備え、両者を比較することによって、当該装置に入力さ
れた装置アドレスを検出する方式であって、 上記複数個の装置アドレスをビット単位で表現する装置
アドレス設定手段（２３）と、 該装置に入力された装置アドレスをデコードするデコー
ダ（３３）とを設け、 上記装置アドレス設定手段（２３）の出力と、デコーダ
（３３）の出力とをビット対応で比較して、装置アドレ
スを検出するようにしたことを特徴とする装置アドレス
検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16850786A JPS6324433A (ja) | 1986-07-17 | 1986-07-17 | 装置アドレス検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16850786A JPS6324433A (ja) | 1986-07-17 | 1986-07-17 | 装置アドレス検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324433A true JPS6324433A (ja) | 1988-02-01 |
| JPH054707B2 JPH054707B2 (ja) | 1993-01-20 |
Family
ID=15869336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16850786A Granted JPS6324433A (ja) | 1986-07-17 | 1986-07-17 | 装置アドレス検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722753B2 (ja) * | 1989-06-19 | 1995-03-15 | ヴェデコ・ウンヴェルトテクノロジー・ヴァッサー―ボーデン―ルフト・ゲーエムベーハー | 有害物質で汚染された液体の処理方法及び装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59215150A (ja) * | 1983-05-23 | 1984-12-05 | Toshiba Corp | デ−タ伝送装置 |
| JPS6162961A (ja) * | 1984-09-04 | 1986-03-31 | Toshiba Corp | 入出力機器 |
-
1986
- 1986-07-17 JP JP16850786A patent/JPS6324433A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59215150A (ja) * | 1983-05-23 | 1984-12-05 | Toshiba Corp | デ−タ伝送装置 |
| JPS6162961A (ja) * | 1984-09-04 | 1986-03-31 | Toshiba Corp | 入出力機器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722753B2 (ja) * | 1989-06-19 | 1995-03-15 | ヴェデコ・ウンヴェルトテクノロジー・ヴァッサー―ボーデン―ルフト・ゲーエムベーハー | 有害物質で汚染された液体の処理方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH054707B2 (ja) | 1993-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6078977A (en) | Hierarchical bus structure access system | |
| TWI600295B (zh) | 用於在狀態機中路由之方法及系統 | |
| AU611468B2 (en) | Virtual input/output commands | |
| TW201333838A (zh) | 用於狀態機中資料分析之系統與方法 | |
| JPH0248747A (ja) | マイクロプロセツサ | |
| JP2703418B2 (ja) | 中央演算処理装置 | |
| JPS6324433A (ja) | 装置アドレス検出方式 | |
| US5408612A (en) | Microprocessor system for selectively accessing a processor internal register when the processor has control of the bus and partial address identifying the register | |
| US6378058B1 (en) | Method of and apparatus for processing information, and providing medium | |
| US5960456A (en) | Method and apparatus for providing a readable and writable cache tag memory | |
| JPH0154735B2 (ja) | ||
| JPS6022777B2 (ja) | デ−タ転送方式 | |
| JPS5933551A (ja) | オペランド重複検出回路 | |
| JPS623360A (ja) | 情報処理装置 | |
| JPH02212952A (ja) | メモリアクセス制御方式 | |
| JP2733253B2 (ja) | 論理演算回路 | |
| JPS5960791A (ja) | バブルメモリのバンクスイツチ方式 | |
| JPH05108486A (ja) | キヤツシユ・メモリの制御方式 | |
| JPH03269743A (ja) | 高信頼性キャッシュ制御方式 | |
| JPH0449446A (ja) | 複数キャッシュ制御方式 | |
| JPS6048789B2 (ja) | プレフイクス変換制御方式 | |
| JPS635432A (ja) | マイクロプロセツサ | |
| JPS622337A (ja) | メモリ拡張方式 | |
| JPS58182180A (ja) | バツフア記憶装置 | |
| JPS6375960A (ja) | ロジックｌｓｉ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |