JPS5933551A - オペランド重複検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はデータ処理装置において可変長データを扱う命
令（以下＝Ｊ’変データ命令と称す）の処理を行なうと
きに使用されるオペランド重複検１」１回路に関する。

従来技術 可変長デーで命令のＭＯＶＥ命令等では、オペランドが
破壊的重複（バイト単位で処理した結果をメモリへ格納
後、再びオペランドとして読出して使用するようなこと
をいう）をしている場合、複数バイトをまとめて処理す
る。所謂ワード単位の処理ができない場合があり、バイ
ト単位に処理する規定が一般的である。一方。

オペランドが破壊的重複をしていない場合は。

高速に命令を処理できるワード単位へ処理した方が望ま
しい。このため、従来のデータ処理装置では、演算に先
立ちオペランドに破壊的重複があるかどうかを、常にオ
ペランドアドレスとオペランド長を用いてチェックし、
その後の処理をワード単位の処理にするかバイト単位の
処理にするかを決めるオペランド重複検知回路を具備し
ている。

しかしながら、」二記のような従来のオペランド重複検
知回路では、オペランドが破壊的重複をしていてもワー
ド単位の処理がＩＩＴ能なケース。

即ち演算時に先読みされるオペランドのバイト数よりも
２つのオペランド先頭アドレスの距離が大きいケースに
おいても、バイト単位の処理として判断していたので、
命令の処理時間が長くなるという欠点があった。

発明の目的 本発明の目的は、可変長データ命令の処理におけるオペ
ランドの破壊的重複を、オペランド長、オペランドの先
読みバイト数よりも大きくなるように予め設定された定
数及びオペランドアドレスを用いてチェックすることに
より、」１記従来の欠点を解決し、オペランドの重複チ
ェックを必要最小限に抑えたオペランド重複検出回路を
提供することにある。

発明の構成 本発明によれば、オペランド長、予め設定された定数及
び２つのオペランドアドレスを用いて、該２つのオペラ
ンドの先頭アドレスの距離が前記定数の値以下の場合に
オペランドの重複を検出する回路を有するオペランド重
複検出回路が得られる。

この発明の実施例 以下図面を参照して本発明の詳細な説明する。

第１図は本発明による一実施例の構成を示したブロック
図である。次に第１図の構成を詳細に説明する。

レジスタ１および２は、オペランドアドレスを保持する
３２ビツトのレジスタである。レジスタ１には、結果の
格納エリアである第２オペランドの先頭アドレスがセッ
トされ、レジスタ２には、第１オペランドの先頭アドレ
スがセントされる。出力のアドレス信号５０および５１
はチェック回路６へ送られる。

レジスタ３は、オペランド長を保持する８ビツトのレジ
スタである。出力のオペランド長を示す信号５２は９選
択回路５へ送られる。

レジスタ４は、可変長データ命令の処理で先読みされる
オペランドのバイト数を元に予め決められた定数を保持
するための８ビツトのレジスタである。この定数は、先
読みされるバイト数より大きい値に設定される。出力の
定数を示す信号５６は１選択回路５へ送られる。

選択回路５は、信号５２と信号５３を入力し。

この２つの信号の大小関係を調べ、小さい方の信号を信
号５４として出力する回路である。信号５４は、チェッ
ク回路６へ送られる。第２図に、定数の値が１６のとき
の信号５２と信号５４の関係を示す。

チェック回路６は、アドレス信号５０および５１と、信
号５４を入力し、オペランドの破壊的重複をチェックす
る回路である。

第６図は第１図のチェック回路６を詳細に示したブロッ
ク図である。次に第３図に示されたチェック回路乙の構
成を詳細に説明する。

減岬回路１０は、アドレス信号５０からアドレス信号５
１を減算し、２つのオペランドの先頭アドレスの距離を
求める回路である。結果は信号５６として出力され、減
算回路１１へ送られる。

減算回路１１は、信号５６から信号５４を減算し、最上
位ビットからのキャリー信号の否定信号である信号５８
を出力する回路である。信号５８はアンド回路１６へ送
られる。

比較回路１２は、アドレス信号５０と５１が一致してい
るかどうかをチェックする回路であり、一致のとき０．
不一致のとき１として信号５７を出力する。

アンド回路１３は、信号５７と信号５８の論理積をとる
回路であり、結果を信号５５として出力する。信号５５
は破壊的重複があるため。

オペランドの先読みを伴うワード単位の処理ができない
ときに１となり、そうでないとき０となる。信号５５が
ワード単位の処理を行なうか。

バイト単位の処理を行なうかの判断に使用される。

第４図は本発明による他の一実施例の構成を示したブロ
ック図である。図において第１図と同一の記号のものは
同一の構成のものを示す。

本実施例のチェック回路６′は、アドレス信号５０およ
び５１と信号５２および５６を入力し。

メ゛ペランドの破壊的重複をチェックする回路である。

第５図は第４図のチェック回路６°を詳細に示したブロ
ック図である。図において第３図と同一の記号のものは
同一の構成のものを示す。本実施例において、減算回路
１１−１は信号５６から信号５２を減算し、最」１位ビ
ットからのキャリー信号の否定信号である信号５８−１
を出力する回路であり、減算回路１１−２は信号５６か
ら信号５６を減算し、最」１位ビットからのキャリー信
号の否定信号である信号５８−２を出力する回路である
。また、アンド回路１６は信号５７゜信号５８−１及び
信号５８−２の論理積をとる回路であり、結果を信号５
５として出力する。

第６図にレジスタ４に設定された定数が１６の場合にお
けるレジスター、レジスタ２及びレジスタ３の値と信号
５５の関係を示す。

以」二の説明で明らかなように、実際にはオペランドの
破壊的重複がある場合でも、２つのオ□ ペランドの先頭アドレスの距離がレジスタ４に設定され
ている定数以」−の場合には、破壊的重複がないとみな
され、ワード単位の処理が可能となるため、このような
場合の可変長データ命令の処理の高速化が計れる。

なお、第１の実施例では、レジスタ４に定数をセットす
るようにしているが、必ずしもレジスタを必要とせず９
選択回路５の中に定数として持っていてもよい。また、
」−述の２つの実施例において、２つのオペランドの先
頭アドレスが等しい場合は破壊的重複でないが、特殊な
ケースであるので破壊的重複とみなすように制御するこ
とも考えられる。この場合第１の実施例では、第６図の
比較回路１２とアンド回路１３は不要であり、信号５８
を信号５５の代りに用いればよく、第２の実施例では、
第５図の比較回路１２が不要となり、アンド回路１３は
信号５８−１と５８−２の論理積をとった信号５５を出
力すればよい。さらに、２つのオペランドの先頭アドレ
スが等しいことを比較回路１２によりチェックしている
が、？Ｊｔ４算回路１０の出力が０であることによりチ
ェックすることも可能である。

発明の効果 以」二説明したように１本発明によれば、実際にはオペ
ランドの破壊的重複がある場合でも。

オペランドの先読みが行なわれない範囲であれば破壊的
重複がないものとみなすことにより。

命令を高速に処理できるという効果がある。

【図面の簡単な説明】

第１図は本発明；二よる一実施例の構成を示したブロッ
ク図、第２図は第１図の選択回路の動作を説明した図、
第３図は第１図のチェック回路を詳細に示したブロック
図、第４図は本発明による他の一実施例の構成を示した
ブロック図。 第５図は第４図のチェック回路を詳細に示したブロック
図、第６図は本発明の詳細な説明した図である。 記号の説明：１，２，３．４はレジスタ、５は選択回路
、６．６’はチェック回路、　　１０，１１，１１１゜
１１−２は減算回路、１２は比較回路、１６はアンド回
路をそれぞれあられしている。 第１図 第３図

Claims (1)

【特許請求の範囲】
1. １、可変長データを扱う命令の処理で使用されるオペラ
   ンド重複検出回路において、オペランド長、予め設定さ
   れた定数及び２つのオペランドアドレスを用いて、該２
   つのオペランドの先頭アドレスの距離が前記定数の値以
   下の場合にオペランドの重複を検出する回路を有するオ
   ペランド重複検出回路。