JPH07239731A - バスインターフェース - Google Patents
バスインターフェースInfo
- Publication number
- JPH07239731A JPH07239731A JP6029758A JP2975894A JPH07239731A JP H07239731 A JPH07239731 A JP H07239731A JP 6029758 A JP6029758 A JP 6029758A JP 2975894 A JP2975894 A JP 2975894A JP H07239731 A JPH07239731 A JP H07239731A
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- JP
- Japan
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- reset
- bus
- signal
- bus interface
- circuit
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Abstract
(57)【要約】
【目的】 他装置のオン動作によるリセット漏れ等でリ
セット処理が行なわれることがなく、また、新たな装置
を追加してもリセット機能を有するシステムを容易に構
築することのできるバスインターフェースを提供する。 【構成】 複数の主装置間を接続するバスにより構築さ
れるシステム及び／または構築されることが想定される
システムのバスインターフェースにおいて、主装置のリ
セット受信回路１２，１３内部に設けられ、複数のリセ
ット信号Ｓ１０１の受信をカウントするカウンタ回路２
１，２２と、カウンタ回路２１，２２に対して予め設定
された時間毎にクリア信号Ｓ１１０，Ｓ１１１を出力す
るタイマー回路２３，２４とを設け、タイマー回路２
３，２４の設定時間内にカウンタ回路２１，２２におい
て所定回数のリセット信号Ｓ１０１をカウントした場合
にリセットを出力する。
セット処理が行なわれることがなく、また、新たな装置
を追加してもリセット機能を有するシステムを容易に構
築することのできるバスインターフェースを提供する。 【構成】 複数の主装置間を接続するバスにより構築さ
れるシステム及び／または構築されることが想定される
システムのバスインターフェースにおいて、主装置のリ
セット受信回路１２，１３内部に設けられ、複数のリセ
ット信号Ｓ１０１の受信をカウントするカウンタ回路２
１，２２と、カウンタ回路２１，２２に対して予め設定
された時間毎にクリア信号Ｓ１１０，Ｓ１１１を出力す
るタイマー回路２３，２４とを設け、タイマー回路２
３，２４の設定時間内にカウンタ回路２１，２２におい
て所定回数のリセット信号Ｓ１０１をカウントした場合
にリセットを出力する。
Description
【０００１】
【産業上の利用分野】本発明はワークステーション（以
下、ＷＳと称す）やパーソナルコンピュータ（以下、Ｐ
Ｃと称す）に使用されるバスインターフェースに関し、
特にバスインターフェースのリセット制御機構に関する
ものである。
下、ＷＳと称す）やパーソナルコンピュータ（以下、Ｐ
Ｃと称す）に使用されるバスインターフェースに関し、
特にバスインターフェースのリセット制御機構に関する
ものである。
【０００２】
【従来の技術】従来、バスはＷＳやＰＣの内部でＣＰＵ
と周辺装置の入出力制御部（以下、ＩＯＣと称す）間を
接続し、ＣＰＵとＩＯＣ間、またはＩＯＣとＩＯＣ間で
データを転送するインターフェースである。通常、バス
はデータ転送の主導権をもつマスターと、マスターにデ
ータ転送を制御されるスレーブに分類される。例えば、
ＣＰＵはマスターで入出力装置（以下、ＩＯと称す）は
スレーブである。しかし、ＩＯのなかにもデータ転送の
主導権を握るＩＯがあり、これをバスマスターＩＯ（以
下、マスターＩＯ）という。なお、マスターとバスマス
ターＩＯはバスのデータ転送制御に関しては全く同じ機
能を持っている。また、同時にマスターはスレーブとし
ての機能も備えている。
と周辺装置の入出力制御部（以下、ＩＯＣと称す）間を
接続し、ＣＰＵとＩＯＣ間、またはＩＯＣとＩＯＣ間で
データを転送するインターフェースである。通常、バス
はデータ転送の主導権をもつマスターと、マスターにデ
ータ転送を制御されるスレーブに分類される。例えば、
ＣＰＵはマスターで入出力装置（以下、ＩＯと称す）は
スレーブである。しかし、ＩＯのなかにもデータ転送の
主導権を握るＩＯがあり、これをバスマスターＩＯ（以
下、マスターＩＯ）という。なお、マスターとバスマス
ターＩＯはバスのデータ転送制御に関しては全く同じ機
能を持っている。また、同時にマスターはスレーブとし
ての機能も備えている。
【０００３】上記従来技術は、バスをＷＳやＰＣの内部
で使用した場合であるが、バスをＷＳやＰＣの外部に拡
張して、マスターであるＷＳやＰＣがスレーブであるＩ
Ｏ（例えば、ＤＩＳＫ装置）を制御することもできる。
このように外部に拡張したバスにおいてもマスターＩＯ
を存在させることができる。
で使用した場合であるが、バスをＷＳやＰＣの外部に拡
張して、マスターであるＷＳやＰＣがスレーブであるＩ
Ｏ（例えば、ＤＩＳＫ装置）を制御することもできる。
このように外部に拡張したバスにおいてもマスターＩＯ
を存在させることができる。
【０００４】この拡張バスについて、例えばマスターで
あるＰＣが２台で、スレーブであるＤＩＳＫ装置が１台
の場合について説明する。この場合、２台のＰＣが１台
のＤＩＳＫ装置を共有している。つまり、ＤＩＳＫ装置
は２台のＰＣからのアクセスに対してデータをバスイン
ターフェースを経由して受けたり出力したりする。ま
た、２台のＰＣはマスターとして機能するだけでなく、
各々がスレーブとしての機能も有しているので、一方が
マスターとして動作し、他方がスレーブとして動作して
２台のＰＣ間のデータ転送が行える。
あるＰＣが２台で、スレーブであるＤＩＳＫ装置が１台
の場合について説明する。この場合、２台のＰＣが１台
のＤＩＳＫ装置を共有している。つまり、ＤＩＳＫ装置
は２台のＰＣからのアクセスに対してデータをバスイン
ターフェースを経由して受けたり出力したりする。ま
た、２台のＰＣはマスターとして機能するだけでなく、
各々がスレーブとしての機能も有しているので、一方が
マスターとして動作し、他方がスレーブとして動作して
２台のＰＣ間のデータ転送が行える。
【０００５】ここで、２台のＰＣと１台のＤＩＳＫ装置
には各々リセット受信回路が設けられており、外部から
のリセット信号を受信することができる。さらに、２台
のＰＣにはリセット発生回路も設けられており、外部に
リセットを出力することもできる。従って、一方のＰＣ
が他方のＰＣとＤＩＳＫ装置にリセットを出力し、バス
の規定に沿ったリセット処理を要求することが可能であ
る。また、他方のＰＣについても同様の動作が行える。
このリセット発生回路は電源オン時にハードウェアで自
動的に出力することもできるし、ソフトウェアで任意に
出力することもできる。
には各々リセット受信回路が設けられており、外部から
のリセット信号を受信することができる。さらに、２台
のＰＣにはリセット発生回路も設けられており、外部に
リセットを出力することもできる。従って、一方のＰＣ
が他方のＰＣとＤＩＳＫ装置にリセットを出力し、バス
の規定に沿ったリセット処理を要求することが可能であ
る。また、他方のＰＣについても同様の動作が行える。
このリセット発生回路は電源オン時にハードウェアで自
動的に出力することもできるし、ソフトウェアで任意に
出力することもできる。
【０００６】上記リセット処理は、インターフェースバ
ス上でデータ転送が実行されている、いないにかかわら
ずリセット信号が出力され、出力先でリセット信号が受
信されると、バスの規定に従った初期化を行い、必要に
応じ割込み信号等で上位に報告される。上位でこの報告
を受けると、リセットされる前のデータ転送等を再度実
施したり、他のバスマスターにバス制御権を渡すことが
可能である。
ス上でデータ転送が実行されている、いないにかかわら
ずリセット信号が出力され、出力先でリセット信号が受
信されると、バスの規定に従った初期化を行い、必要に
応じ割込み信号等で上位に報告される。上位でこの報告
を受けると、リセットされる前のデータ転送等を再度実
施したり、他のバスマスターにバス制御権を渡すことが
可能である。
【０００７】
【発明が解決しようとする課題】ここで、単一のマスタ
ーと複数のスレーブ装置を有するシステムにおいては、
スレーブがリセットを出力しないため、マスターは外部
からのリセット処理を考慮する必要がなかった。しかし
ながら、外部からのリセットを想定していないマスター
に後日リセットを出力できるマスターを接続したとき、
追加したマスターからのリセットを受信できず、システ
ムの構築ができなかった。従って、後日マスターが追加
されたときのことを考えて、最初から１台目のマスター
にリセット受信処理を考慮しておく必要があった。
ーと複数のスレーブ装置を有するシステムにおいては、
スレーブがリセットを出力しないため、マスターは外部
からのリセット処理を考慮する必要がなかった。しかし
ながら、外部からのリセットを想定していないマスター
に後日リセットを出力できるマスターを接続したとき、
追加したマスターからのリセットを受信できず、システ
ムの構築ができなかった。従って、後日マスターが追加
されたときのことを考えて、最初から１台目のマスター
にリセット受信処理を考慮しておく必要があった。
【０００８】また、３台以上を接続したシステムにおい
ては、通常のデータ転送に不要なＰＣやＩＯの電源をオ
フしておいて、必要なときに電源をオンする場合に、オ
ンしたマスターからリセットが漏れ等でインターフェー
スバス上に出力されることがあった。従って、この漏れ
によるリセットを受信したマスターはこのような不要な
リセットに対する考慮をしなければならず、プログラム
作成が複雑であった。
ては、通常のデータ転送に不要なＰＣやＩＯの電源をオ
フしておいて、必要なときに電源をオンする場合に、オ
ンしたマスターからリセットが漏れ等でインターフェー
スバス上に出力されることがあった。従って、この漏れ
によるリセットを受信したマスターはこのような不要な
リセットに対する考慮をしなければならず、プログラム
作成が複雑であった。
【０００９】
【課題を解決するための手段】本発明は、複数の主装置
間を接続するバスにより構築されるシステム及び／また
は構築されることが想定されるシステムのバスインター
フェースにおいて、主装置のリセット受信回路内部に設
けられ、複数のリセット信号の受信をカウントするカウ
ンタ回路と、カウンタ回路に対して予め設定された時間
毎にクリア信号を出力するタイマー回路とを設けるもの
である。ここで、タイマー回路の設定時間内にカウンタ
回路において所定回数のリセット信号をカウントした場
合にリセット処理が行なわれる。
間を接続するバスにより構築されるシステム及び／また
は構築されることが想定されるシステムのバスインター
フェースにおいて、主装置のリセット受信回路内部に設
けられ、複数のリセット信号の受信をカウントするカウ
ンタ回路と、カウンタ回路に対して予め設定された時間
毎にクリア信号を出力するタイマー回路とを設けるもの
である。ここで、タイマー回路の設定時間内にカウンタ
回路において所定回数のリセット信号をカウントした場
合にリセット処理が行なわれる。
【００１０】
【作用】上記構成により、リセット処理を行ないたい場
合には、カウンタ回路が（Ｎ＋１）進カウンタであると
すると、タイマー回路の設定時間内にＮ＋１回のリセッ
ト信号を出力することにより、リセット処理を行なうこ
とができる。また、他の主装置のオン動作時にリセット
漏れ等によるリセット信号が出力されてしまったとして
も、そのリセット信号がＮ回カウントされない限りリセ
ット処理は行なわれない。
合には、カウンタ回路が（Ｎ＋１）進カウンタであると
すると、タイマー回路の設定時間内にＮ＋１回のリセッ
ト信号を出力することにより、リセット処理を行なうこ
とができる。また、他の主装置のオン動作時にリセット
漏れ等によるリセット信号が出力されてしまったとして
も、そのリセット信号がＮ回カウントされない限りリセ
ット処理は行なわれない。
【００１１】
【実施例】図１は本発明の一実施例を示すブロック図で
あり、図２は本実施例の説明で用いるシステム例を示す
ブロック図である。また、説明を簡単にするため、本実
施例はリセット信号を３回受信した場合にリセットを認
識するアルゴリズムを採用している。
あり、図２は本実施例の説明で用いるシステム例を示す
ブロック図である。また、説明を簡単にするため、本実
施例はリセット信号を３回受信した場合にリセットを認
識するアルゴリズムを採用している。
【００１２】図２において、本実施例で用いるシステム
ＳＣＳＩ（Small Computer SystemInterface)は、ＰＣ
１，２とＤＩＳＫ装置３からなり、インターフェースバ
ス１００で接続されている。また、ＰＣ１，２及びＤＩ
ＳＫ装置３の内部には、各々バスインターフェース制御
部４，５，６が設けられている。
ＳＣＳＩ（Small Computer SystemInterface)は、ＰＣ
１，２とＤＩＳＫ装置３からなり、インターフェースバ
ス１００で接続されている。また、ＰＣ１，２及びＤＩ
ＳＫ装置３の内部には、各々バスインターフェース制御
部４，５，６が設けられている。
【００１３】次に、図１は本実施例に係り、図２に示し
たバスインターフェース制御部４，５，６の内部の詳細
ブロック図である。ここで、１０２は図２に示すインタ
ーフェースバス１００のデータラインでありバスインタ
ーフェース制御部４，５，６間を接続している。また、
２１，２２は（Ｎ＋１）進カウンタ回路で各々リセット
受信回路１２，１３の内部にあり、インターフェースバ
ス１００（図２参照）のリセット信号Ｓ１０１（便宜
上、アクティブＬＯＷ信号とする）をＮ回受信すると、
その出力信号として割り込み信号Ｓ１０３，Ｓ１０４を
上位に通知する。本実施例においては、リセット信号Ｓ
１０１を３回受信した際に割り込み信号Ｓ１０３，Ｓ１
０４を出力するので、カウンタ回路２１，２２は４進カ
ウンタである。
たバスインターフェース制御部４，５，６の内部の詳細
ブロック図である。ここで、１０２は図２に示すインタ
ーフェースバス１００のデータラインでありバスインタ
ーフェース制御部４，５，６間を接続している。また、
２１，２２は（Ｎ＋１）進カウンタ回路で各々リセット
受信回路１２，１３の内部にあり、インターフェースバ
ス１００（図２参照）のリセット信号Ｓ１０１（便宜
上、アクティブＬＯＷ信号とする）をＮ回受信すると、
その出力信号として割り込み信号Ｓ１０３，Ｓ１０４を
上位に通知する。本実施例においては、リセット信号Ｓ
１０１を３回受信した際に割り込み信号Ｓ１０３，Ｓ１
０４を出力するので、カウンタ回路２１，２２は４進カ
ウンタである。
【００１４】また、２３，２４はタイマー回路であり、
一定間隔毎にカウンタ回路２１，２２をクリアするクリ
ア信号Ｓ１１０，Ｓ１１１を出力する。信号Ｓ１１２，
Ｓ１１３はクリア信号Ｓ１１０，Ｓ１１１と同様にカウ
ンタ回路２１，２２をクリアするクリア信号で、上位
（図示されていないがＰＣのＣＰＵ）から出力される。
一定間隔毎にカウンタ回路２１，２２をクリアするクリ
ア信号Ｓ１１０，Ｓ１１１を出力する。信号Ｓ１１２，
Ｓ１１３はクリア信号Ｓ１１０，Ｓ１１１と同様にカウ
ンタ回路２１，２２をクリアするクリア信号で、上位
（図示されていないがＰＣのＣＰＵ）から出力される。
【００１５】ここで、スレーブとしてのみ機能するＤＩ
ＳＫ装置３（図２参照）のインターフェース制御部６に
は、リセット発生回路はなく、リセット受信回路１４の
みが設けられている。
ＳＫ装置３（図２参照）のインターフェース制御部６に
は、リセット発生回路はなく、リセット受信回路１４の
みが設けられている。
【００１６】図３は本実施例のリセット信号出力時の動
作を示すタイムチャートであり、図３（ａ）はリセット
されない場合を示し、図３（ｂ）はリセットされる場合
を示している。また、便宜上、外部からインターフェー
スバス１００を介して入力されるリセット信号Ｓ１０１
は全てアクティブＬＯＷ信号とする。
作を示すタイムチャートであり、図３（ａ）はリセット
されない場合を示し、図３（ｂ）はリセットされる場合
を示している。また、便宜上、外部からインターフェー
スバス１００を介して入力されるリセット信号Ｓ１０１
は全てアクティブＬＯＷ信号とする。
【００１７】図３においては、ＰＣ２の電源がオフから
オンになったことにより、ＰＣ２のリセット信号発生回
路１１からリセット信号Ｓ１０１がＰＣ１のリセット受
信回路１２に出力された場合を示している。ここでＰＣ
１のタイマー回路２３から出力されるクリア信号Ｓ１１
０は間隔Ｔｃ毎にカウンタ回路２１に入力される。ＰＣ
１のカウンタ回路２１の内部状態はリセット信号Ｓ１０
１の立ち上がり毎にカウントアップされる様子を示して
いる。
オンになったことにより、ＰＣ２のリセット信号発生回
路１１からリセット信号Ｓ１０１がＰＣ１のリセット受
信回路１２に出力された場合を示している。ここでＰＣ
１のタイマー回路２３から出力されるクリア信号Ｓ１１
０は間隔Ｔｃ毎にカウンタ回路２１に入力される。ＰＣ
１のカウンタ回路２１の内部状態はリセット信号Ｓ１０
１の立ち上がり毎にカウントアップされる様子を示して
いる。
【００１８】図３（ａ）はリセット処理されない場合を
示し、任意のタイミングでＰＣ２の電源がオンされた時
にＰＣ２のリセット発生回路１１からリセット信号Ｓ１
０１が出力され、その後、ＰＣ２がオンした後の初期処
理でプログラムによりリセット信号Ｓ１０１が出力され
ている。このように、リセット信号Ｓ１０１がカウンタ
クリア時間Ｔｃの間に２度発生しても、ＰＣ１のカウン
タ回路２１の内部状態に示す様に、状態は２までしかカ
ウントアップされず、ＰＣ１のカウンタ回路２１からは
リセットによる割込み信号Ｓ１０３は上位に対して出力
されない。従って、ＰＣ１のバスインターフェース制御
部４はリセットを認識せず、リセット処理は行なわれな
い。
示し、任意のタイミングでＰＣ２の電源がオンされた時
にＰＣ２のリセット発生回路１１からリセット信号Ｓ１
０１が出力され、その後、ＰＣ２がオンした後の初期処
理でプログラムによりリセット信号Ｓ１０１が出力され
ている。このように、リセット信号Ｓ１０１がカウンタ
クリア時間Ｔｃの間に２度発生しても、ＰＣ１のカウン
タ回路２１の内部状態に示す様に、状態は２までしかカ
ウントアップされず、ＰＣ１のカウンタ回路２１からは
リセットによる割込み信号Ｓ１０３は上位に対して出力
されない。従って、ＰＣ１のバスインターフェース制御
部４はリセットを認識せず、リセット処理は行なわれな
い。
【００１９】次に、図３（ｂ）はＰＣ１のバスインター
フェース制御部４にリセットを認識させる場合を示して
おり、ＰＣ２からバスインターフェース制御部５を介し
てリセット信号１０１が間隔Ｔｔで３回出力されてい
る。ここで、ＰＣ１のカウンタ回路２１に出力されるク
リア信号Ｓ１１０が有効の間隔Ｔｃの間に、リセット信
号Ｓ１０１がちょうど３回有効となり、ＰＣ１のカウン
タ回路２１の内部状態に示す様に、３までカウントアッ
プされ、割込み信号Ｓ１０３がＰＣ１のカウンタ回路２
１から上位に通知される。
フェース制御部４にリセットを認識させる場合を示して
おり、ＰＣ２からバスインターフェース制御部５を介し
てリセット信号１０１が間隔Ｔｔで３回出力されてい
る。ここで、ＰＣ１のカウンタ回路２１に出力されるク
リア信号Ｓ１１０が有効の間隔Ｔｃの間に、リセット信
号Ｓ１０１がちょうど３回有効となり、ＰＣ１のカウン
タ回路２１の内部状態に示す様に、３までカウントアッ
プされ、割込み信号Ｓ１０３がＰＣ１のカウンタ回路２
１から上位に通知される。
【００２０】なお、一般に、 Ｎ・Ｔｔ ＜ Ｔｃ 本実施例では Ｎ＝３ であれば、（Ｎ＋１）回のリセット出力で間隔Ｔｃ期間
中に最低Ｎ回のリセット信号１０１が有効となるため、
ＰＣ１のカウンタ回路２１の内部状態はＮまでカウント
アップされて、割り込み信号１０３が有効となり、ＰＣ
１のカウンタ回路２１から上位へ通知される。本実施例
では、Ｎ＋１＝４回のリセット出力で割り込みが認識さ
れる。
中に最低Ｎ回のリセット信号１０１が有効となるため、
ＰＣ１のカウンタ回路２１の内部状態はＮまでカウント
アップされて、割り込み信号１０３が有効となり、ＰＣ
１のカウンタ回路２１から上位へ通知される。本実施例
では、Ｎ＋１＝４回のリセット出力で割り込みが認識さ
れる。
【００２１】つまり、本実施例のバスインターフェース
においては、マスター装置のリセット受信回路に（Ｎ＋
１）進カウンタ２１，２２とタイマー回路２３，２４を
設けること、かつバスをリセットしたいときにＴｔ間隔
でＮ＋１回リセット信号を出力するというアルゴリズム
を取り決めることにより、必要なリセット信号以外を無
効とするバスインターフェースを構築することができ
る。
においては、マスター装置のリセット受信回路に（Ｎ＋
１）進カウンタ２１，２２とタイマー回路２３，２４を
設けること、かつバスをリセットしたいときにＴｔ間隔
でＮ＋１回リセット信号を出力するというアルゴリズム
を取り決めることにより、必要なリセット信号以外を無
効とするバスインターフェースを構築することができ
る。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、主装置内部に複数のリセット信号受信をカウン
トするカウンタ回路と、カウンタ回路に対して所定の時
間毎にクリア信号を出力するタイマー回路とを設け、タ
イマー回路に設定された時間内にカウンタ回路において
所定回数のリセット信号をカウントした場合にリセット
処理を行うようにしたため、バスインターフェースに接
続された他の主装置からの漏れ等でリセット信号が出力
されたとしても、そのリセット信号がカウンタ回路にて
所定回数カウントされない限りリセット信号は認識され
ない。また、リセット処理を行いたい場合には、所定回
数のリセット信号を出力することでリセットを認識する
ことができる。さらに、この漏れ等によるリセット信号
を考慮した複雑なプログラムの作成が不要となり、容易
にプログラムを作成することができる。
よれば、主装置内部に複数のリセット信号受信をカウン
トするカウンタ回路と、カウンタ回路に対して所定の時
間毎にクリア信号を出力するタイマー回路とを設け、タ
イマー回路に設定された時間内にカウンタ回路において
所定回数のリセット信号をカウントした場合にリセット
処理を行うようにしたため、バスインターフェースに接
続された他の主装置からの漏れ等でリセット信号が出力
されたとしても、そのリセット信号がカウンタ回路にて
所定回数カウントされない限りリセット信号は認識され
ない。また、リセット処理を行いたい場合には、所定回
数のリセット信号を出力することでリセットを認識する
ことができる。さらに、この漏れ等によるリセット信号
を考慮した複雑なプログラムの作成が不要となり、容易
にプログラムを作成することができる。
【００２３】また、最初はリセット識別を不要としてい
たシステムにおいても、後日リセット識別を追加する必
要になった時、つまり、リセット識別を有する他の主装
置を追加する時、容易にバスインターフェースに接続し
てシステムを構築することができる。
たシステムにおいても、後日リセット識別を追加する必
要になった時、つまり、リセット識別を有する他の主装
置を追加する時、容易にバスインターフェースに接続し
てシステムを構築することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例で用いるシステム例を示すブロック図
である。
である。
【図３】本実施例においてリセット信号が出力された時
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
１０，１１ リセット発生回路 １２，１３，１４ リセット受信回路 ２１，２２ カウンタ回路 ２３，２４ タイマー回路 Ｓ１０１ リセット信号 １０２ データライン Ｓ１０３，Ｓ１０４ 割込み信号 Ｓ１１０，Ｓ１１１，Ｓ１１２，Ｓ１１３ クリア信号
Claims (1)
- 【請求項１】 複数の主装置間を接続するバスにより構
築されるシステム及び／または構築されることが想定さ
れるシステムのバスインターフェースにおいて、 前記主装置のリセット受信回路内部に設けられ、複数の
リセット信号の受信をカウントするカウンタ回路と、 前記カウンタ回路に対して予め設定された時間毎にクリ
ア信号を出力するタイマー回路とを設け、 前記タイマー回路の設定時間内に前記カウンタ回路にお
いて所定回数のリセット信号をカウントした場合にリセ
ットを出力することを特徴とするバスインターフェー
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029758A JPH07239731A (ja) | 1994-02-28 | 1994-02-28 | バスインターフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029758A JPH07239731A (ja) | 1994-02-28 | 1994-02-28 | バスインターフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07239731A true JPH07239731A (ja) | 1995-09-12 |
Family
ID=12284985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6029758A Pending JPH07239731A (ja) | 1994-02-28 | 1994-02-28 | バスインターフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07239731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100553867B1 (ko) * | 1998-07-04 | 2006-05-25 | 삼성전자주식회사 | Ieee 1394 버스로 연결된 네트워크에서의 버스 리셋 처리방법 |
-
1994
- 1994-02-28 JP JP6029758A patent/JPH07239731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100553867B1 (ko) * | 1998-07-04 | 2006-05-25 | 삼성전자주식회사 | Ieee 1394 버스로 연결된 네트워크에서의 버스 리셋 처리방법 |
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