JPH02245826A - 命令制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 命令制御装置に係り、特に、命令データに従って命令を
実行する命令実行手段を有する命令制御装置に関し、 命令記憶手段が読み出されるべき命令データのアドレス
を指示されてから、命令実行部で命令が実行されるまで
の間の命令処理全体の速度を高速化することができる命
令制御装置を提供することを目的とし、 上述のような命令制御装置において、複数種類の各命令
に対応する命令データを記憶する複数の命令記憶手段と
、命令記憶手段を順次切換える命令記憶切換手段と、前
記命令実行手段へは命令実行の指令をし、前記命令記憶
切換手段へは切換えの指令をし、一つの命令記憶手段へ
命令データの読み出しの指令をしてから当該実行手段へ
の命令実行の指令をするまでの間に所定時間間隔で前記
命令記憶手段へは順次読み出しの指令をする実行制御部
とを設けて構成する。

〔産業上の利用分野〕

本発明は、命令制御装置に係り、特に、命令データに従
って命令を実行する命令制御装置に関する。

（従来の技術） 従来の命令制御装置として、例えば、第５図に示すもの
が知られている。

従来の命令制御装置は、例えば同図に示すように、中央
処理装置として機能するＬＳＩＩＩと、ＬＳＩＩＩとは
別のチップに設けられて複数種類の各命令に対応する命
令データを記憶する命令記憶メモリ１２とからなり、Ｌ
ＳＩＩＩ内には、命令記憶メモリ１２から読み出された
命令データを一時的に保持する命令保持レジスタ１３と
、命令保持レジスタ１３から命令データを取り出して命
令を実行する命令実行部１４と、命令を実行した結果を
保持する結果保持レジスタ１５と、命令記憶メモリ１２
に対し読み出すべき命令データのアドレスを指示する命
令アドレスレジスタ１６と、命令実行部１４への命令実
行の指令、及び命令アドレスレジスタ１６への命令記憶
メモリ１２から読み出すべき命令データのアドレス指示
の指令をする実行制御部１７とを有している。

この命令制御装置においては、第６図のタイムチャート
における「クロックＪに示すように、命令実行部１７が
指令として「ｈｉｇｈＪｌ　、　［ｉ”　ｌｏｗ　Ｊｌ
の２値からなるタイミングパルスを所定周期で発生して
いる。そしてタイミングパルスの１周期毎に命令アドレ
スレジスタ１６は、同図の「命令アドレスＪに示す通り
に、命令記憶メモリ１２に対し読み出すべき命令データ
のアドレスを指示し、また命令記憶メモリ１２は命令デ
ータを読み出されて命令保持レジスタ１３へ命令データ
を転送していた。そして命令実行部１４は、命令保持レ
ジスタ１３から命令データを取り出して、同図の「命令
実行」に示す通り、命令アドレスレジスタ１６がアドレ
スを指示したサイクルから１周期遅れて、次のサイクル
で命令を実行していた。このため、命令アドレスレジス
タ１６による命令記憶メモリ１２に対してのアドレスの
指示と、命令実行部１４での命令の実行との対応は、同
図に示す符号■、■、・・・、の通りとなる。

〔発明が解決しようとする課題〕

ところで、近年の半導体技術の進歩により、大規模、超
高速ＬＳＩが情報処置装置に多用されるようになり、よ
り高速な命令の実行処理が望まれている。

しかし、−船釣に命令アドレスレジスタが命令記憶メモ
リに対して読み出すべき命令データのアドレスを指示し
てから、命令データが命令保持レジスタに転送されるま
でのアクセス時間は、ＬＳＩ内部の命令実行部での命令
の実行時間と比較するとそれより非常に遅かった。特に
、この従来例のように命令記憶メモリ１２がＬＳＩＩＩ
と別のチップに設けられている場合は、ＬＳＩＩＩと同
一のチップに設けられている場合に比べて余分な命令デ
ータ転送時間がかかり、ＬＳＩＩＩ内部の命令実行部１
４での命令の実行時間より命令データのアクセス時間の
ほうが非常に時間がかかった。

また、命令実行部１４は命令記憶メモリ１２から命令デ
ータを命令保持レジスタ１３に読み出した後に、その命
令データを取り出して命令を実行するものであるため、
命令実行部１４での命令実行のサイクルは命令記憶メモ
リ１２のアクセス時間により決定されていた。

従って、ＬＳＩＩＩ内部の命令実行部１４では、命令を
実行していない無駄な空き時間が生じてしまい、命令実
行部１４での命令実行速度は高速にもかかわらず、命令
アドレスレジスタ１６が命令データのアドレスを指示し
てから、命令実行部で命令が実行されるまでの間の命令
処理全体の速度を高速化できないという問題があった。

ここで、命令記憶メモリ１２のアクセス時間を短縮化す
ることは、メモリのコストを上昇させ、また信頼性を低
下させるという新たな問題が生じ。

てしまう。

そこで本発明は、命令記憶メモリのアクセス時間を短縮
化することなく、命令記憶メモリが読み出すべき命令デ
ータのアドレスを指示されてから、命令実行部で命令が
実行されるまでの間の命令処理全体の速度を高速化する
ことができる命令制御装置を提供することを目的とする
。

〔課題を解決するための手段〕

本発明にあって、上記の課題を解決するための手段は、
第１図に示すように、命令データに従って命令を実行す
る命令実行手段１を有する命令制御装置において、複数
種類の各命令に対応する命令データを記憶する複数の命
令記憶手段２と、命令記憶手段２を順次切換える命令記
憶切換手段３と、前記命令実行手段１へは命令実行の指
令をし、前記命令記憶切換手段３へは切換えの指令をし
、一つの命令記憶手段２へ命令データの読み出しの指令
をしてから当該実行手段１への命令実行の指令をするま
での間に所定時間間隔で前記命令記憶手段２へは順次読
み出しの指令をする実行制御部４とを設けたことである
。

ここで、「所定時間Ｊとは命令実行手段１が命令を実行
するために必要な命令実行時間以上のものである。

（作用） 複数の命令記憶手段２は、予め命令実行手段１で実行さ
れる複数種類の各命令に対応した命令データを記憶して
いる。実行制御部４は、一つの命令記憶手段２に対しそ
の命令記憶手段２から命令データを読み出すように指令
をしてから、その命令データが命令実行手段１で実行さ
れるまでの間に所定時間間隔で前記命令記憶手段２に対
して命令データを読み出すように順次指令する。このた
め、一つの命令記憶手段２において、命令データを読み
出し始めてから次の命令データを読み出すまでの間に、
他の命令記憶手段２において命令データが読み出されて
いて、複数の命令記憶手段２から命令データが所定時間
づつ間隔をおいて並列して読み出される。

それと同時に実行制御部４は、命令記憶切換手段３に対
して命令実行手段１へ命令データを転送した命令記憶手
段２から次に命令データを転送する命令記憶手段２に切
換えるように指令すると共に、命令実行手段１に対して
、転送された命令データに従って命令の実行するように
指令する。

すると、命令記憶切換手段３は、実行制御部４からの指
令に基づいて作動し順次命令記憶メモリを切換えて、順
次命令記憶メモリ２から命令実行手段１に命令データが
転送される。そして命令実行手段１は、実行制御部４か
らの指令に基づいて命令データに従って命令を実行する
。

従って、複数の命令記憶手段２に処理すべき順に命令デ
ータを記憶させておけば、順次命令データが命令実行手
段１に転送されて、実行制御部４の制御により命令実行
手段１が順次命令を実行することができ、命令処理全体
の速度を高速化することができる。

（実施例） 以下本発明に係る命令制御装置の実施例を図面、第２図
乃至第４図に基づいて説明する。

第２図は本発明に係る命令制御装置の実施例の構成を示
すものであり、第３図は本実施例の作動を示すフローチ
ャート、第４図は本実施例の作動を示すタイムチャート
である。

本実施例の命令制御装置は、第２図に示すように、中央
処理装置として機能するＬＳＩ２１と、ＬＳＩ２１とは
別のチップに設けられた複数種類の各命令に対応する命
令データを記憶する３つの命令記憶メモリ２２ａ、２２
ｂ、２２ｃと、命令記憶メモリ２２ａ、２２ｂ、２２ｃ
の夫々に対しＬＳＩ２１に読み出すべき命令データのア
ドレスを指示する命令アドレスレジスタ２３ａ。

２３ｂ、２３ｃと、命令データをＬＳＩ２１へ転送した
命令記憶メモリから次に命令データを転送する命令記憶
メモリに順次切換える命令記憶切換装置２４とを有して
構成されている。

ＬＳＩ２１は、命令記憶メモリ２２ａ。

２２ｂ、２２ｃから読み出された命令データを一時的に
保持する命令保持レジスタ２６と、命令保持レジスタ２
６から命令データを取り出すと共に、データレジスタ（
図示せず）等から必要なデータを取り出して命令データ
に従って命令を実行する命令実行部２７と、命令を実行
した結果を保持する結果保持レジスタ２８と、後述する
実行制御部２５とを有している。

実行制御部２５は、命令アドレスレジスタ２３ａ、２３
ｂ、２３ｃの内から一つの命令アドレスレジスタに対し
てその命令レジスタに対応する命令記憶メモリへアドレ
ス指示するように指令を出力してから、命令データが命
令実行部２７で実行されるまでの間に所定時間間隔、つ
まり本実施例の場合命令記憶メモリ２２ａ、２２ｂ。

２２ｃのアクセス時間を命令記憶メモリの数である３で
除した時間間隔で他の命令アドレスレジスタに対して命
令記憶メモリへアドレス指示するように順次指令を出力
するタイミング信号発生回路２９と、タイミング信号発
生回路２９から出力される各命令アドレスレジスタ２３
ａ、２３ｂ。

２３ｃへの指令の一部を入力させて各命令アドレスレジ
スタ２３ａ、２３ｂ、２３ｃへの指令の出力毎に命令記
憶切換装置２４に対してはアドレス指示のサイクルと同
時サイクルで指令をし、命令実行部２７及び結果保持レ
ジスタ２８に対しては命令記憶切替装置２４への指令か
ら１サイクル遅らせて作動するように指令をするＯＲ回
路３０とから構成されている。

次に、本実施例の作用を第３図に示すフローチャートに
基づいて説明する。

まず最初に、同図に示すように、命令記憶メモリ２２ａ
から命令データを読み出するものとする（ＳＴＩ’）。

すると命令アドレスレジスタ２３ａは、実行制御部２５
の指令により、命令記憶メモリ２２ａに対し読み出すべ
き命令データのアドレスを出力しく５Ｔ２）、命令記憶
切換装置２４は実行制御部２５の実行制御部２５の指令
に基づいて命令データが読み出される命令記憶メモリ２
２ａに切換える（Ｓｒ１）。

ＬＳＩ２１内では、命令保持レジスタ２６が命令記憶メ
モリ２３ａから転送された命令データを保持する（Ｓｒ
４）。そして、命令実行部２７は実行制御部２５の指令
により作動し１つ前のサイクルの命令を実行する（Ｓｒ
１”）。命令の実行結果は結果保持レジスタ２８に保持
され（Ｓｒ１）これで命令の処理の１サイクルが終了す
る。

次に、命令実行部２７で命令が全て実行されたか否かが
判断される（Ｓｒ１）。命令が全て実行された場合、こ
れで命令の実行処理が終了する。

これに対し、命令が全て実行されてない場合は、現在命
令記憶メモリから読み出された命令データが命令記憶メ
モリ２２ｃからのものか否かが判断される（Ｓｒ８）。

命令記憶メモリ２２ｃのものであれば、再度命令記憶メ
モリ２２ａから開始する（ＳＴＩ）。これに対し、命令
記憶メモリ２２ｃからのものでなければ、命令記憶メモ
リを次の符号の命令記憶メモリにして（Ｓｒ１）、次の
符号の命令アドレスレジスタが対応する命令記憶メモリ
に対しＬＳＩ２１内の命令保持レジスタ２６に読み出す
べき命令データのアドレスを出力するところから開始し
て（Ｓｒ１）、上記一連の処理を繰り返す。このため、
命令記憶メモリ２２ａから始まって、命令記憶メモリ２
２ｂ、命令記憶メモリ２２ｃ、また命令記憶メモリ２２
ａ、・・・と命令実行部２７で実行すべき命令がなくな
るまで命令データが読み出され、命令実行部２７が命令
を全て実行するまで上記一連の処理が続行する。

従って、第４図のタイムチャートに示すように、タイミ
ング設定回路２９からそれぞれ命令アドレスレジスタ２
３ａ、２３ｂ、２３ｃへ出力される指令は、同図の「ク
ロックａ、ｂ、ｃＪＪのように、「ｈｉｇｈ、Ｑ　、　
［ｉ”　ｌｏｗ　Ｊｌの２値からなる一定周波数のタイ
ミングパルスとして出力される。そして、同図の「クロ
ックａ、ｂ、ｃ、Ｑに基づいて、命令アドレスレジスタ
２３ａ、２３ｂ、２３ｃは命令記憶メモリ２２ａ、２２
ｂ、２２ｃに対し、読み出すべき命令データのアドレス
を指示する。

すると、同図の「命令アドレスａ、ｂ、ｃ、１１に示す
番号■、■、・・・、の順に夫々命令アドレスレジスタ
２３ａ、２３ｂ、２３ｃから命令データのアドレスが出
力される。読み出された命令データは、順次命令保持レ
ジスタ２６に転送されるそして、実行制御部２５内部の
タイミング信号発生回路２９から命令保持レジスタ２６
、命令実行部２７、及び結果保持レジスタ２８に発生さ
れる指令は、各命令アドレスレジスタ２３ａ。

２３ｂ、２３ｃへの指令の一部をＯＲ回路３０に入力さ
せたものであるから、同図の「クロックｍＪｌに示すサ
イクルに基づいて命令保持レジスタ２６は「命令データ
Ｊに示す通りに命令記憶メモリ２２ａ、２２ｂ、２２ｃ
から読み出された命令データを保持する。

そして、同図のｒクロックｍＪＪに示すサイクルに基づ
いて「命令実行」に示す通りに、命令データの保持から
１サイクル遅れて、命令実行部２７では命令データに従
って命令を実行し、命令の実行結果が結果保持レジスタ
２８に保持される。

従って、命令実行部２７での命令の実行サイクルは、同
図に示すように、ｒクロックａ、ｂ。

ｃＪｌのタイミングパルスの一周期、つまり一つの命令
記憶メモリで命令アドレスレジスタにより命令データの
アドレスを指示してから、命令データが読み出されるま
での時間の１／３となり、命令処理の実行時間を従来の
時間より３倍高速化することでき、命令の処理時間は従
来の１／３に削減することができる。

よって本実施例の命令制御装置によれば、ＬＳＩ内の命
令実行部により命令処理のサイクルを決定でき、ＬＳＩ
外の命令記憶メモリのアクセス時間により影響されず、
命令処理の時間を高速化することができ、命令の処理時
間を短縮化することができる。このため、低速安価で高
信頼性のメモリを使用しても命令の実行処理の時間を高
速化することができるので、コストの低減、信頼性の向
上に寄与することができる。

尚、上記実施例では命令記憶メモリを３つ設けた場合に
ついて説明したが、命令記憶メモリは２つでもよいし、
４つ以上設けてもよいことは勿論である。

また上記実施例では、命令アドレスレジスタを用いたが
、命令自身に次のアドレスがあってもよく、また命令ア
ドレスレジスタは、それぞれカウンタであっても、前段
の命令アドレスレジスタに加算器を通し、順次インクリ
メントするものでへよい。

更に、命令記憶メモリ２２ａに対応する命令アドレスレ
ジスタとして新しく命令アドレスレジスタ２３ａを設け
たが、従来からＬＳＩ２１内にある命令アドレスレジス
タを用いてもよい。

（発明の効果） 以上説明したように、本発明に係る命令制御装置によれ
ば、ＬＳＩ内の命令実行部により命令処理のサイクルを
決定でき、ＬＳＩ外の命令記憶メモリ素子のアクセス時
間により影響されず、命令処理の時間を高速化すること
ができ、命令の処理時間を短縮化することができる。こ
のため、低速安価で高信頼性のメモリを使用しても命令
の実行処理の時間を高速化することができるので、コス
トの低減、信頼性の向上に寄与することができる。

また、上記実施例では命令記憶メモリを３つ設けたが、
命令記憶メモリのアクセス時間を、ＬＳＩ内部の命令実
行部での命令の実行時間で除した数だけ命令記憶メモリ
を設ければ、命令記憶メモリのアクセス時間サイクルが
遅くても、命令実行部では命令を実行していない無駄な
空き時間が生じないようすることが可能である。

【図面の簡単な説明】

第１図は本発明の原理図、第２図本実施例に係る命令制
御装置の構成を示す図、第３図は本実施例のフローチャ
ート、第４図は本実施例による命令の処理を示すタイム
チャート、第５図は従来例を示す図、第６図は従来例に
係る命令の処理を示すタイムチャートである。 １・・・命令実行手段 ２・・・命令記憶手段 ３・・・命令記憶切換手段 ４・・・実行制御部

Claims (1)

1. 【特許請求の範囲】 命令データに従って命令を実行する命令実行手段（１）
   を有する命令制御装置において、 複数種類の各命令に対応する命令データを記憶する複数
   の命令記憶手段（２）と、 命令記憶手段（２）を順次切換える命令記憶切換手段（
   ３）と、 前記命令実行手段（１）へは命令実行の指令をし、前記
   命令記憶切換手段（３）へは切換えの指令をし、一つの
   命令記憶手段（２）へ命令データの読み出しの指令をし
   てから当該実行手段（１）への命令実行の指令をするま
   での間に所定時間間隔で前記命令記憶手段（２）へは順
   次読み出しの指令をする実行制御部（４）とを設けたこ
   とを特徴とする命令制御装置。