JP2563557Y2 - ビット演算処理装置 - Google Patents
ビット演算処理装置Info
- Publication number
- JP2563557Y2 JP2563557Y2 JP1080692U JP1080692U JP2563557Y2 JP 2563557 Y2 JP2563557 Y2 JP 2563557Y2 JP 1080692 U JP1080692 U JP 1080692U JP 1080692 U JP1080692 U JP 1080692U JP 2563557 Y2 JP2563557 Y2 JP 2563557Y2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- data
- program
- read
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Executing Machine-Instructions (AREA)
- Devices For Executing Special Programs (AREA)
- Programmable Controllers (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、ラダー・プログラムを
実行するプログラマブル・コントローラに設けられるビ
ット演算処理装置に関し、詳しくは、ビット演算処理を
高速化してスキャン・タイムを向上するように改善する
ものである。
実行するプログラマブル・コントローラに設けられるビ
ット演算処理装置に関し、詳しくは、ビット演算処理を
高速化してスキャン・タイムを向上するように改善する
ものである。
【０００２】
【従来の技術】ファクトリー・オートメーション関連の
制御分野等においては、きめ細かい制御、タクト・タイ
ムの短縮等が要求され、プログラマブル・コントローラ
の動作速度の高速化が進んでいる。特に、プログラマブ
ル・コントローラに設けられ、コンパイルされたラダー
・プログラムについて、ビット演算処理を実行するビッ
ト演算処理装置の処理速度は、処理ビット幅の拡張、ク
ロック周波数の増加、高速メモリの採用、ＡＳＩＣ技術
の利用等により、着実に進歩してきている。
制御分野等においては、きめ細かい制御、タクト・タイ
ムの短縮等が要求され、プログラマブル・コントローラ
の動作速度の高速化が進んでいる。特に、プログラマブ
ル・コントローラに設けられ、コンパイルされたラダー
・プログラムについて、ビット演算処理を実行するビッ
ト演算処理装置の処理速度は、処理ビット幅の拡張、ク
ロック周波数の増加、高速メモリの採用、ＡＳＩＣ技術
の利用等により、着実に進歩してきている。
【０００３】プログラマブル・コントローラで処理され
る一般的なラダー・プログラムは、例えば図６のような
ものである。このようなラダー・プログラムは、通常、
プログラマブル・コントローラ内に設置されるビット演
算処理装置で実行される。実際には、ラダー・プログラ
ムはコンパイルされ、図７のようなニーモニック表現さ
れた後、ビット演算処理される。更に、この中の各々の
プログラム命令につき、その命令コードは図８のように
構成される。即ち、図７における１行のプログラム命令
は１ワード（１６ビット）で構成され、ＯＰコード、オ
プション・コードＩ、ビット・フィールドＡから構成さ
れる。そして、オプション・コードＩには、”ＡＮＤ”
命令、”ＯＲ”命令等がコードとして設定され、ビット
・フィールドＡには、データＲＡＭ等に格納されて処理
に必要なリレー・データ（入出力接点データ）１個を読
み出すためのアドレスが設定される。
る一般的なラダー・プログラムは、例えば図６のような
ものである。このようなラダー・プログラムは、通常、
プログラマブル・コントローラ内に設置されるビット演
算処理装置で実行される。実際には、ラダー・プログラ
ムはコンパイルされ、図７のようなニーモニック表現さ
れた後、ビット演算処理される。更に、この中の各々の
プログラム命令につき、その命令コードは図８のように
構成される。即ち、図７における１行のプログラム命令
は１ワード（１６ビット）で構成され、ＯＰコード、オ
プション・コードＩ、ビット・フィールドＡから構成さ
れる。そして、オプション・コードＩには、”ＡＮＤ”
命令、”ＯＲ”命令等がコードとして設定され、ビット
・フィールドＡには、データＲＡＭ等に格納されて処理
に必要なリレー・データ（入出力接点データ）１個を読
み出すためのアドレスが設定される。
【０００４】
【考案が解決しようとする課題】従来の装置において
は、例えば、図７のようなプログラム命令列は、ステッ
プ数は計１６ステップ、その処理速度は計１９クロック
（ＯＵＴ命令は２クロック速度、それ以外の命令は１ク
ロック速度）であり、最近、種々のデバイスは進歩して
きているが、装置全体の処理速度は、結局、プログラム
命令列処理の際のリレー・データ及びプログラム命令列
等を格納するメモリのリード／ライト・サイクルの速度
により制限されることになる。メモリには、きわめて高
速なものも存在するが、価格が高い、消費電流が多い
（プログラマブル・コントローラでは、通常、電池バッ
ク・アップが必要）等のため、プログラマブル・コント
ローラに、このような高速メモリを用いるのは現実的で
はない。
は、例えば、図７のようなプログラム命令列は、ステッ
プ数は計１６ステップ、その処理速度は計１９クロック
（ＯＵＴ命令は２クロック速度、それ以外の命令は１ク
ロック速度）であり、最近、種々のデバイスは進歩して
きているが、装置全体の処理速度は、結局、プログラム
命令列処理の際のリレー・データ及びプログラム命令列
等を格納するメモリのリード／ライト・サイクルの速度
により制限されることになる。メモリには、きわめて高
速なものも存在するが、価格が高い、消費電流が多い
（プログラマブル・コントローラでは、通常、電池バッ
ク・アップが必要）等のため、プログラマブル・コント
ローラに、このような高速メモリを用いるのは現実的で
はない。
【０００５】本考案は、このような問題を解決すること
を課題とし、ビット演算処理を短縮化し、高速なビット
演算処理装置を実現することを目的とする。
を課題とし、ビット演算処理を短縮化し、高速なビット
演算処理装置を実現することを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
る本考案は、ラダー・プログラムをコンパイルし、その
コンパイル結果についてビット演算処理をするビット演
算処理装置において、使用頻度の高い複数のリレー・デ
ータを一度に読み込むようにプログラム命令に対応する
命令コード内のビット・フィールドにそのアドレス情報
を設定するとともに既に読み込まれている前記リレー・
データを使用する複数のプログラム命令を１個のプログ
ラム命令に圧縮するコンパイル手段と、前記リレー・デ
ータを格納するデータ・レジスタ・アレイと、前記デー
タ・レジスタ・アレイに格納された前記リレー・データ
を選択出力するマルチプレクサと、前記プログラム命令
及び前記マルチプレクサで選択されたリレー・データに
従ってビット演算を行う演算部と、前記プログラム命令
を読み出し前記マルチプレクサを制御するとともに前記
プログラム命令の読み出し速度及び前記リレー・データ
の読み書き速度の整数倍の動作速度を前記演算部に指定
するコントローラとを備えるビット演算処理装置であ
る。
る本考案は、ラダー・プログラムをコンパイルし、その
コンパイル結果についてビット演算処理をするビット演
算処理装置において、使用頻度の高い複数のリレー・デ
ータを一度に読み込むようにプログラム命令に対応する
命令コード内のビット・フィールドにそのアドレス情報
を設定するとともに既に読み込まれている前記リレー・
データを使用する複数のプログラム命令を１個のプログ
ラム命令に圧縮するコンパイル手段と、前記リレー・デ
ータを格納するデータ・レジスタ・アレイと、前記デー
タ・レジスタ・アレイに格納された前記リレー・データ
を選択出力するマルチプレクサと、前記プログラム命令
及び前記マルチプレクサで選択されたリレー・データに
従ってビット演算を行う演算部と、前記プログラム命令
を読み出し前記マルチプレクサを制御するとともに前記
プログラム命令の読み出し速度及び前記リレー・データ
の読み書き速度の整数倍の動作速度を前記演算部に指定
するコントローラとを備えるビット演算処理装置であ
る。
【０００７】
【作用】本考案のビット演算処理装置は、使用頻度の高
いリレー・データを一度に読み込むように命令コード内
のビット・フィールドにそのアドレス情報を設定すると
ともに、既に読み込まれているリレー・データを使用す
る複数のプログラム命令を１個のプログラム命令に圧縮
したものを使用し、プログラム命令の読み出し速度及び
リレー・データの読み書き速度の整数倍の動作速度によ
り、演算を実行する。
いリレー・データを一度に読み込むように命令コード内
のビット・フィールドにそのアドレス情報を設定すると
ともに、既に読み込まれているリレー・データを使用す
る複数のプログラム命令を１個のプログラム命令に圧縮
したものを使用し、プログラム命令の読み出し速度及び
リレー・データの読み書き速度の整数倍の動作速度によ
り、演算を実行する。
【０００８】
【実施例】以下、図面を用いて本考案を詳細に説明す
る。ここで、本願出願人は、先に、特願平３−１１４６
６５号「ビット演算処理装置」を出願しており、本考案
は当該出願に関連するものであるので、本考案実施例の
説明に移る前に当該出願にかかる発明について簡単に説
明する。当該出願にかかる発明は、一連のリレー・デー
タを後述するデータ・レジスタ・アレイに一度に取り込
み、複数の命令を一つにまとめた圧縮命令により、この
データ・レジスタ・アレイを直接読み出してビット演算
処理する方式であり、本考案も同様の方式を採用したも
のである。当該方式を図３、図４を用いて説明する。は
じめに、図６のようなラダー・プログラムをコンパイル
する際、図３に示すようなプログラム命令列にコンパイ
ルする。即ち、複数の命令を一つの命令とする圧縮命令
を新たな命令コード”ＭＵＬ”として定義し、第５行目
のプログラム命令”ＭＵＬ （ＡＮＤ Ｉ０２）（ＬＤ
Ｙ０１）（ＡＮＤ Ｘ０３）（ＯＲＬＤ）（ＡＮＤ
Ｉ０４）”、第７行目のプログラム命令”ＭＵＬ （Ｌ
Ｄ Ｘ０１）（ＯＲ Ｉ０６）（ＯＲ Ｉ０７）（ＯＲ
Ｉ０８）（ＯＲ Ｉ０９）”を設定する。そして、通
常のプログラム命令については、図４のように、オプシ
ョン・コードＩ部にデスティネーション・アドレスＤ
（ｄ１，ｄ２；２ビット）を設定する。ビット・フィー
ルドＡ’はデータＲＡＭに格納されるリレー・データの
アドレス領域である一方、デスティネーション・アドレ
スＤはデータ・レジスタ・アレイにおける、複数の一連
のリレー・データの格納先アドレスである。第５行目の
命令コードは図５のように３ワード構成で、ＯＰコー
ド、オプション・コードの後に、第１命令”ＡＮＤ Ｉ
０２”，第２命令”ＬＤ Ｙ０１”，第３命令”ＡＮＤ
Ｘ０３”，第４命令”ＯＲＬＤ”，第５命令”ＡＮＤ
Ｉ０４”が、データ・レジスタ・アレイに対するレジ
スタ・アドレスｒａを含んで設定される。この例では、
第３ワード目は空きとする。圧縮命令が設定される第７
行目の命令コードについても同様の構成である。
る。ここで、本願出願人は、先に、特願平３−１１４６
６５号「ビット演算処理装置」を出願しており、本考案
は当該出願に関連するものであるので、本考案実施例の
説明に移る前に当該出願にかかる発明について簡単に説
明する。当該出願にかかる発明は、一連のリレー・デー
タを後述するデータ・レジスタ・アレイに一度に取り込
み、複数の命令を一つにまとめた圧縮命令により、この
データ・レジスタ・アレイを直接読み出してビット演算
処理する方式であり、本考案も同様の方式を採用したも
のである。当該方式を図３、図４を用いて説明する。は
じめに、図６のようなラダー・プログラムをコンパイル
する際、図３に示すようなプログラム命令列にコンパイ
ルする。即ち、複数の命令を一つの命令とする圧縮命令
を新たな命令コード”ＭＵＬ”として定義し、第５行目
のプログラム命令”ＭＵＬ （ＡＮＤ Ｉ０２）（ＬＤ
Ｙ０１）（ＡＮＤ Ｘ０３）（ＯＲＬＤ）（ＡＮＤ
Ｉ０４）”、第７行目のプログラム命令”ＭＵＬ （Ｌ
Ｄ Ｘ０１）（ＯＲ Ｉ０６）（ＯＲ Ｉ０７）（ＯＲ
Ｉ０８）（ＯＲ Ｉ０９）”を設定する。そして、通
常のプログラム命令については、図４のように、オプシ
ョン・コードＩ部にデスティネーション・アドレスＤ
（ｄ１，ｄ２；２ビット）を設定する。ビット・フィー
ルドＡ’はデータＲＡＭに格納されるリレー・データの
アドレス領域である一方、デスティネーション・アドレ
スＤはデータ・レジスタ・アレイにおける、複数の一連
のリレー・データの格納先アドレスである。第５行目の
命令コードは図５のように３ワード構成で、ＯＰコー
ド、オプション・コードの後に、第１命令”ＡＮＤ Ｉ
０２”，第２命令”ＬＤ Ｙ０１”，第３命令”ＡＮＤ
Ｘ０３”，第４命令”ＯＲＬＤ”，第５命令”ＡＮＤ
Ｉ０４”が、データ・レジスタ・アレイに対するレジ
スタ・アドレスｒａを含んで設定される。この例では、
第３ワード目は空きとする。圧縮命令が設定される第７
行目の命令コードについても同様の構成である。
【０００９】以上のような命令コードを受ける本考案の
ビット演算処理装置の構成ブロック図を図１に表す。こ
の図において、本考案のビット演算処理装置１００は、
リレー・データを記憶するデータＲＡＭｍから外部デー
タ・バスＤＢを介して複数のリレー・データを格納する
データ・レジスタ・アレイ１、このデータ・レジスタ・
アレイ１に格納されたリレー・データ（ビット・デー
タ）を選択出力するマルチプレクサ２、このマルチプレ
クサ２から出力されたビット・データを演算処理する演
算部ＡＬＵ３、ラダー・プログラムを上記のような圧縮
命令を含むプログラム命令列に変換するコンパイル手段
４、プログラム命令列からの命令コードを一旦格納する
命令レジスタ５、命令レジスタ５から命令コードを受け
てパイプライン・レジスタｐｒを介してマルチプレクサ
２及びＡＬＵ３を制御するコントローラ６、ＡＬＵ３の
ビット演算処理を補助するスタック７、ＡＣＣ８から構
成される。更に、コントローラ６には、演算部ＡＬＵ３
の処理速度を変更する処理速度変更部61を設ける。
ビット演算処理装置の構成ブロック図を図１に表す。こ
の図において、本考案のビット演算処理装置１００は、
リレー・データを記憶するデータＲＡＭｍから外部デー
タ・バスＤＢを介して複数のリレー・データを格納する
データ・レジスタ・アレイ１、このデータ・レジスタ・
アレイ１に格納されたリレー・データ（ビット・デー
タ）を選択出力するマルチプレクサ２、このマルチプレ
クサ２から出力されたビット・データを演算処理する演
算部ＡＬＵ３、ラダー・プログラムを上記のような圧縮
命令を含むプログラム命令列に変換するコンパイル手段
４、プログラム命令列からの命令コードを一旦格納する
命令レジスタ５、命令レジスタ５から命令コードを受け
てパイプライン・レジスタｐｒを介してマルチプレクサ
２及びＡＬＵ３を制御するコントローラ６、ＡＬＵ３の
ビット演算処理を補助するスタック７、ＡＣＣ８から構
成される。更に、コントローラ６には、演算部ＡＬＵ３
の処理速度を変更する処理速度変更部61を設ける。
【００１０】次に、このような構成の本考案装置の動作
を説明する。尚、図６のラダー・プログラムをコンパイ
ルした、図３のようなプログラム列を処理対象とする。
ステップ番号１の命令”ＬＤ Ｙ１０”を読み出すと、
命令レジスタ５に図４に示すような命令コードが設定さ
れる。この命令コード内のビット・フィールドに書かれ
るアドレスＡ’によりデータＲＡＭｍからリレー・デー
タＹ１〜Ｙ１６が読み出され、命令コード内のオプショ
ン・コードに設定されるデスティネーション・アドレス
Ｄに従って、データ・レジスタ・アレイ１の指定位置に
格納される。そして、コントローラ６によりマルチプレ
クサ２が制御され、命令コード内のビット・フィールド
Ａ’の指定により、データ・レジスタ・アレイ１からビ
ット・データＹ１０がマルチプレクサ２を介してＡＬＵ
３に選択出力される。ＡＬＵ３は、オプション・コード
Ｉ内にある命令コード”ＬＤ”に従い、この命令を実行
する。続く命令”ＡＮＤ Ｘ１０”も同様の手順で処理
される。
を説明する。尚、図６のラダー・プログラムをコンパイ
ルした、図３のようなプログラム列を処理対象とする。
ステップ番号１の命令”ＬＤ Ｙ１０”を読み出すと、
命令レジスタ５に図４に示すような命令コードが設定さ
れる。この命令コード内のビット・フィールドに書かれ
るアドレスＡ’によりデータＲＡＭｍからリレー・デー
タＹ１〜Ｙ１６が読み出され、命令コード内のオプショ
ン・コードに設定されるデスティネーション・アドレス
Ｄに従って、データ・レジスタ・アレイ１の指定位置に
格納される。そして、コントローラ６によりマルチプレ
クサ２が制御され、命令コード内のビット・フィールド
Ａ’の指定により、データ・レジスタ・アレイ１からビ
ット・データＹ１０がマルチプレクサ２を介してＡＬＵ
３に選択出力される。ＡＬＵ３は、オプション・コード
Ｉ内にある命令コード”ＬＤ”に従い、この命令を実行
する。続く命令”ＡＮＤ Ｘ１０”も同様の手順で処理
される。
【００１１】さて、同様にしてステップ番号４からは図
２のタイムチャートに基づいて動作を説明する。尚、コ
ントローラ６にはパイプライン・レジスタｐｒが設置さ
れており、命令読み出し、データ読み書き、演算処理を
並列に行うように構成してある。さて、マシン・サイク
ルＴ１にてステップ番号４の命令”ＬＤ Ｉ０１”が読
み出され、次のマシン・サイクルＴ２にあって、命令レ
ジスタ５にはステップ番号５の第１ワード目に格納され
る命令（第１命令”ＡＮＤ Ｉ０２”，第２命令”ＬＤ
Ｙ０１”）が設定される。一方、データＲＡＭｍから
はステップ番号４の命令で指定されるデータが読み出さ
れている。続いてのサイクルＴ３では、ステップ番号５
の２ワード目に格納される命令（第３命令”ＡＮＤ Ｘ
０３”，第４命令”ＯＲＬＤ”，第５命令”ＡＮＤ Ｉ
０４”）が読み出され、ＡＬＵ３では２サイクル前に読
み出したＬＤ命令を処理する。サイクルＴ４では、ステ
ップ番号６の”ＯＵＴ Ｙ０２”を命令レジスタ５に格
納する一方、コントローラ６内の処理速度変更部61はＡ
ＬＵ３の処理速度を通常の３倍に指定する。これによ
り、サイクルＴ４にあっては、ＡＬＵ３はサイクルＴ２
で読み出した命令”ＡＮＤ Ｉ０２”，”ＬＤ Ｙ０
１”をこのサイクル内で続けて実行する。次に、サイク
ルＴ５では命令レジスタ５には命令”ＯＵＴ Ｙ０２”
が格納され、ＡＬＵ３は、サイクルＴ３で読み出した３
個の命令”ＡＮＤ Ｘ０３”，”ＯＲＬＤ”，”ＡＮＤ
Ｉ０４”をサイクルＴ５内にてシーケンシャルに実行
する。尚、この図に示す１マシン・サイクルは、データ
ＲＡＭｍからのデータ読み出し速度を基準にしたもので
あり、ＡＬＵ３はこのデータ読み出し速度の数倍の速度
でビット演算処理が可能である。このようにして、コン
トローラ６における処理速度変更部61は命令の種類を判
別し、圧縮命令を処理する場合には、通常の命令におけ
る処理速度の数倍にＡＬＵ３の処理速度を上げるように
指定するので、その分高速処理が可能となる。
２のタイムチャートに基づいて動作を説明する。尚、コ
ントローラ６にはパイプライン・レジスタｐｒが設置さ
れており、命令読み出し、データ読み書き、演算処理を
並列に行うように構成してある。さて、マシン・サイク
ルＴ１にてステップ番号４の命令”ＬＤ Ｉ０１”が読
み出され、次のマシン・サイクルＴ２にあって、命令レ
ジスタ５にはステップ番号５の第１ワード目に格納され
る命令（第１命令”ＡＮＤ Ｉ０２”，第２命令”ＬＤ
Ｙ０１”）が設定される。一方、データＲＡＭｍから
はステップ番号４の命令で指定されるデータが読み出さ
れている。続いてのサイクルＴ３では、ステップ番号５
の２ワード目に格納される命令（第３命令”ＡＮＤ Ｘ
０３”，第４命令”ＯＲＬＤ”，第５命令”ＡＮＤ Ｉ
０４”）が読み出され、ＡＬＵ３では２サイクル前に読
み出したＬＤ命令を処理する。サイクルＴ４では、ステ
ップ番号６の”ＯＵＴ Ｙ０２”を命令レジスタ５に格
納する一方、コントローラ６内の処理速度変更部61はＡ
ＬＵ３の処理速度を通常の３倍に指定する。これによ
り、サイクルＴ４にあっては、ＡＬＵ３はサイクルＴ２
で読み出した命令”ＡＮＤ Ｉ０２”，”ＬＤ Ｙ０
１”をこのサイクル内で続けて実行する。次に、サイク
ルＴ５では命令レジスタ５には命令”ＯＵＴ Ｙ０２”
が格納され、ＡＬＵ３は、サイクルＴ３で読み出した３
個の命令”ＡＮＤ Ｘ０３”，”ＯＲＬＤ”，”ＡＮＤ
Ｉ０４”をサイクルＴ５内にてシーケンシャルに実行
する。尚、この図に示す１マシン・サイクルは、データ
ＲＡＭｍからのデータ読み出し速度を基準にしたもので
あり、ＡＬＵ３はこのデータ読み出し速度の数倍の速度
でビット演算処理が可能である。このようにして、コン
トローラ６における処理速度変更部61は命令の種類を判
別し、圧縮命令を処理する場合には、通常の命令におけ
る処理速度の数倍にＡＬＵ３の処理速度を上げるように
指定するので、その分高速処理が可能となる。
【００１２】
【考案の効果】以上説明したように、本考案によれば、
メモリ・アクセス速度に依存するマシン・サイクルにて
複数の命令を処理するので、処理速度が格段に向上す
る。また、処理速度変更部はコントローラ内に組み込む
ことができるので、ハードウェア規模をそれほど大型に
しなくても良い。更に、速度がそれほど早くない安価な
メモリを用いても、高速処理を実現できる。
メモリ・アクセス速度に依存するマシン・サイクルにて
複数の命令を処理するので、処理速度が格段に向上す
る。また、処理速度変更部はコントローラ内に組み込む
ことができるので、ハードウェア規模をそれほど大型に
しなくても良い。更に、速度がそれほど早くない安価な
メモリを用いても、高速処理を実現できる。
【図１】本考案を実施したビット演算処理装置の一例で
ある。
ある。
【図２】本考案装置の動作を表すタイムチャートであ
る。
る。
【図３】本考案装置が処理対象とするプログラム命令列
である。
である。
【図４】プログラム命令列における１命令の構成図であ
る。
る。
【図５】プログラム命令列における圧縮命令の構成図で
ある。
ある。
【図６】一般的なラダー・プログラムの構成図である。
【図７】図６に示したラダー・プログラムをニーモニッ
ク表現した際の図である。
ク表現した際の図である。
【図８】従来のプログラム命令一ワードの構成を表す図
である。
である。
１００ ビット演算処理装置 １ データ・レジスタ・アレイ ２ マルチプレクサ ３ 演算部ＡＬＵ ４ コンパイル手段 ５ 命令レジスタ ６ コントローラ ７ スタック ８ ＡＣＣ 61 処理速度変更部 ｐｒ パイプライン・レジスタ ｍ データＲＡＭ ＤＢ 外部データ・バス
Claims (1)
- 【請求項１】 ラダー・プログラムをコンパイルし、そ
のコンパイル結果についてビット演算処理をするビット
演算処理装置において、使用頻度の高い複数のリレー・
データを一度に読み込むようにプログラム命令に対応す
る命令コード内のビット・フィールドにそのアドレス情
報を設定するとともに既に読み込まれている前記リレー
・データを使用する複数のプログラム命令を１個のプロ
グラム命令に圧縮するコンパイル手段と、前記リレー・
データを格納するデータ・レジスタ・アレイと、前記デ
ータ・レジスタ・アレイに格納された前記リレー・デー
タを選択出力するマルチプレクサと、前記プログラム命
令及び前記マルチプレクサで選択されたリレー・データ
に従ってビット演算を行う演算部と、前記プログラム命
令を読み出し前記マルチプレクサを制御するとともに前
記プログラム命令の読み出し速度及び前記リレー・デー
タの読み書き速度の整数倍の動作速度を前記演算部に指
定するコントローラとを備えるビット演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080692U JP2563557Y2 (ja) | 1992-03-04 | 1992-03-04 | ビット演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080692U JP2563557Y2 (ja) | 1992-03-04 | 1992-03-04 | ビット演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0571902U JPH0571902U (ja) | 1993-09-28 |
| JP2563557Y2 true JP2563557Y2 (ja) | 1998-02-25 |
Family
ID=11760590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1080692U Expired - Lifetime JP2563557Y2 (ja) | 1992-03-04 | 1992-03-04 | ビット演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563557Y2 (ja) |
-
1992
- 1992-03-04 JP JP1080692U patent/JP2563557Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0571902U (ja) | 1993-09-28 |
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