JPH0571902U - ビット演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速なビット演算処理装置を実現すること。 【構成】 使用頻度の高い複数のリレー・データを一度
に読み込むようにプログラム命令に対応する命令コード
内のビット・フィールドにそのアドレス情報を設定する
とともに既に読み込まれているリレー・データを使用す
る複数のプログラム命令を１個のプログラム命令に圧縮
するコンパイル手段４、リレー・データを格納するデー
タ・レジスタ・アレイ１、データ・レジスタ・アレイ１
に格納されたリレー・データを選択出力するマルチプレ
クサ２、プログラム命令及びマルチプレクサで選択され
たリレー・データに従ってビット演算を行う演算部３、
プログラム命令を読み出しマルチプレクサを制御すると
ともにプログラム命令の読み出し速度及びリレー・デー
タの読み書き速度の整数倍の動作速度を演算部３に指定
するコントローラ６とを備えるビット演算処理装置。 【効果】 ハードウェア規模をそれほど大型にしなくて
も良い。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ラダー・プログラムを実行するプログラマブル・コントローラに設 けられるビット演算処理装置に関し、詳しくは、ビット演算処理を高速化してス キャン・タイムを向上するように改善するものである。

【０００２】

【従来の技術】

ファクトリー・オートメーション関連の制御分野等においては、きめ細かい制 御、タクト・タイムの短縮等が要求され、プログラマブル・コントローラの動作 速度の高速化が進んでいる。 特に、プログラマブル・コントローラに設けられ、コンパイルされたラダー・ プログラムについて、ビット演算処理を実行するビット演算処理装置の処理速度 は、処理ビット幅の拡張、クロック周波数の増加、高速メモリの採用、ＡＳＩＣ 技術の利用等により、着実に進歩してきている。

【０００３】 プログラマブル・コントローラで処理される一般的なラダー・プログラムは、 例えば図６のようなものである。 このようなラダー・プログラムは、通常、プログラマブル・コントローラ内に 設置されるビット演算処理装置で実行される。実際には、ラダー・プログラムは コンパイルされ、図７のようなニーモニック表現された後、ビット演算処理され る。更に、この中の各々のプログラム命令につき、その命令コードは図８のよう に構成される。即ち、図７における１行のプログラム命令は１ワード（１６ビッ ト）で構成され、ＯＰコード、オプション・コードＩ、ビット・フィールドＡか ら構成される。そして、オプション・コードＩには、”ＡＮＤ”命令、”ＯＲ” 命令等がコードとして設定され、ビット・フィールドＡには、データＲＡＭ等に 格納されて処理に必要なリレー・データ（入出力接点データ）１個を読み出すた めのアドレスが設定される。

【０００４】

【考案が解決しようとする課題】

従来の装置においては、例えば、図７のようなプログラム命令列は、ステップ 数は計１６ステップ、その処理速度は計１９クロック（ＯＵＴ命令は２クロック 速度、それ以外の命令は１クロック速度）であり、最近、種々のデバイスは進歩 してきているが、装置全体の処理速度は、結局、プログラム命令列処理の際のリ レー・データ及びプログラム命令列等を格納するメモリのリード／ライト・サイ クルの速度により制限されることになる。 メモリには、きわめて高速なものも存在するが、価格が高い、消費電流が多い （プログラマブル・コントローラでは、通常、電池バック・アップが必要）等の ため、プログラマブル・コントローラに、このような高速メモリを用いるのは現 実的ではない。

【０００５】 本考案は、このような問題を解決することを課題とし、ビット演算処理を短縮 化し、高速なビット演算処理装置を実現することを目的とする。

【０００６】

【課題を解決するための手段】

このような目的を達成する本考案は、ラダー・プログラムをコンパイルし、そ のコンパイル結果についてビット演算処理をするビット演算処理装置において、 使用頻度の高い複数のリレー・データを一度に読み込むようにプログラム命令に 対応する命令コード内のビット・フィールドにそのアドレス情報を設定するとと もに既に読み込まれている前記リレー・データを使用する複数のプログラム命令 を１個のプログラム命令に圧縮するコンパイル手段と、前記リレー・データを格 納するデータ・レジスタ・アレイと、前記データ・レジスタ・アレイに格納され た前記リレー・データを選択出力するマルチプレクサと、前記プログラム命令及 び前記マルチプレクサで選択されたリレー・データに従ってビット演算を行う演 算部と、前記プログラム命令を読み出し前記マルチプレクサを制御するとともに 前記プログラム命令の読み出し速度及び前記リレー・データの読み書き速度の整 数倍の動作速度を前記演算部に指定するコントローラとを備えるビット演算処理 装置である。

【０００７】

【作用】

本考案のビット演算処理装置は、使用頻度の高いリレー・データを一度に読み 込むように命令コード内のビット・フィールドにそのアドレス情報を設定すると ともに、既に読み込まれているリレー・データを使用する複数のプログラム命令 を１個のプログラム命令に圧縮したものを使用し、プログラム命令の読み出し速 度及びリレー・データの読み書き速度の整数倍の動作速度により、演算を実行す る。

【０００８】

【実施例】

以下、図面を用いて本考案を詳細に説明する。 ここで、本願出願人は、先に、特願平３−１１４６６５号「ビット演算処理装 置」を出願しており、本考案は当該出願に関連するものであるので、本考案実施 例の説明に移る前に当該出願にかかる発明について簡単に説明する。 当該出願にかかる発明は、一連のリレー・データを後述するデータ・レジスタ ・アレイに一度に取り込み、複数の命令を一つにまとめた圧縮命令により、この データ・レジスタ・アレイを直接読み出してビット演算処理する方式であり、本 考案も同様の方式を採用したものである。当該方式を図３、図４を用いて説明す る。 はじめに、図６のようなラダー・プログラムをコンパイルする際、図３に示す ようなプログラム命令列にコンパイルする。即ち、複数の命令を一つの命令とす る圧縮命令を新たな命令コード”ＭＵＬ”として定義し、第５行目のプログラム 命令”ＭＵＬ （ＡＮＤ Ｉ０２）（ＬＤ Ｙ０１）（ＡＮＤ Ｘ０３）（ＯＲ ＬＤ）（ＡＮＤ Ｉ０４）”、第７行目のプログラム命令”ＭＵＬ （ＬＤ Ｘ ０１）（ＯＲ Ｉ０６）（ＯＲ Ｉ０７）（ＯＲ Ｉ０８）（ＯＲ Ｉ０９）” を設定する。そして、通常のプログラム命令については、図４のように、オプシ ョン・コードＩ部にデスティネーション・アドレスＤ（ｄ１，ｄ２；２ビット） を設定する。ビット・フィールドＡ’はデータＲＡＭに格納されるリレー・デー タのアドレス領域である一方、デスティネーション・アドレスＤはデータ・レジ スタ・アレイにおける、複数の一連のリレー・データの格納先アドレスである。 第５行目の命令コードは図５のように３ワード構成で、ＯＰコード、オプショ ン・コードの後に、第１命令”ＡＮＤ Ｉ０２”，第２命令”ＬＤ Ｙ０１”， 第３命令”ＡＮＤ Ｘ０３”，第４命令”ＯＲＬＤ”，第５命令”ＡＮＤ Ｉ０ ４”が、データ・レジスタ・アレイに対するレジスタ・アドレスｒａを含んで設 定される。この例では、第３ワード目は空きとする。圧縮命令が設定される第７ 行目の命令コードについても同様の構成である。

【０００９】 以上のような命令コードを受ける本考案のビット演算処理装置の構成ブロック 図を図１に表す。 この図において、本考案のビット演算処理装置１００は、リレー・データを記 憶するデータＲＡＭｍから外部データ・バスＤＢを介して複数のリレー・データ を格納するデータ・レジスタ・アレイ１、このデータ・レジスタ・アレイ１に格 納されたリレー・データ（ビット・データ）を選択出力するマルチプレクサ２、 このマルチプレクサ２から出力されたビット・データを演算処理する演算部ＡＬ Ｕ３、ラダー・プログラムを上記のような圧縮命令を含むプログラム命令列に変 換するコンパイル手段４、プログラム命令列からの命令コードを一旦格納する命 令レジスタ５、命令レジスタ５から命令コードを受けてパイプライン・レジスタ ｐｒを介してマルチプレクサ２及びＡＬＵ３を制御するコントローラ６、ＡＬＵ ３のビット演算処理を補助するスタック７、ＡＣＣ８から構成される。更に、コ ントローラ６には、演算部ＡＬＵ３の処理速度を変更する処理速度変更部61を設 ける。

【００１０】 次に、このような構成の本考案装置の動作を説明する。尚、図６のラダー・プ ログラムをコンパイルした、図３のようなプログラム列を処理対象とする。 ステップ番号１の命令”ＬＤ Ｙ１０”を読み出すと、命令レジスタ５に図４ に示すような命令コードが設定される。この命令コード内のビット・フィールド に書かれるアドレスＡ’によりデータＲＡＭｍからリレー・データＹ１〜Ｙ１６ が読み出され、命令コード内のオプション・コードに設定されるデスティネーシ ョン・アドレスＤに従って、データ・レジスタ・アレイ１の指定位置に格納され る。そして、コントローラ６によりマルチプレクサ２が制御され、命令コード内 のビット・フィールドＡ’の指定により、データ・レジスタ・アレイ１からビッ ト・データＹ１０がマルチプレクサ２を介してＡＬＵ３に選択出力される。ＡＬ Ｕ３は、オプション・コードＩ内にある命令コード”ＬＤ”に従い、この命令を 実行する。 続く命令”ＡＮＤ Ｘ１０”も同様の手順で処理される。

【００１１】 さて、同様にしてステップ番号４からは図２のタイムチャートに基づいて動作 を説明する。尚、コントローラ６にはパイプライン・レジスタｐｒが設置されて おり、命令読み出し、データ読み書き、演算処理を並列に行うように構成してあ る。 さて、マシン・サイクルＴ１にてステップ番号４の命令”ＬＤ Ｉ０１”が読 み出され、次のマシン・サイクルＴ２にあって、命令レジスタ５にはステップ番 号５の第１ワード目に格納される命令（第１命令”ＡＮＤ Ｉ０２”，第２命令 ”ＬＤ Ｙ０１”）が設定される。一方、データＲＡＭｍからはステップ番号４ の命令で指定されるデータが読み出されている。 続いてのサイクルＴ３では、ステップ番号５の２ワード目に格納される命令（ 第３命令”ＡＮＤ Ｘ０３”，第４命令”ＯＲＬＤ”，第５命令”ＡＮＤ Ｉ０ ４”）が読み出され、ＡＬＵ３では２サイクル前に読み出したＬＤ命令を処理す る。 サイクルＴ４では、ステップ番号６の”ＯＵＴ Ｙ０２”を命令レジスタ５に 格納する一方、コントローラ６内の処理速度変更部61はＡＬＵ３の処理速度を通 常の３倍に指定する。これにより、サイクルＴ４にあっては、ＡＬＵ３はサイク ルＴ２で読み出した命令”ＡＮＤ Ｉ０２”，”ＬＤ Ｙ０１”をこのサイクル 内で続けて実行する。 次に、サイクルＴ５では命令レジスタ５には命令”ＯＵＴ Ｙ０２”が格納さ れ、ＡＬＵ３は、サイクルＴ３で読み出した３個の命令”ＡＮＤ Ｘ０３”，” ＯＲＬＤ”，”ＡＮＤ Ｉ０４”をサイクルＴ５内にてシーケンシャルに実行す る。尚、この図に示す１マシン・サイクルは、データＲＡＭｍからのデータ読み 出し速度を基準にしたものであり、ＡＬＵ３はこのデータ読み出し速度の数倍の 速度でビット演算処理が可能である。 このようにして、コントローラ６における処理速度変更部61は命令の種類を判 別し、圧縮命令を処理する場合には、通常の命令における処理速度の数倍にＡＬ Ｕ３の処理速度を上げるように指定するので、その分高速処理が可能となる。

【００１２】

【考案の効果】

以上説明したように、本考案によれば、メモリ・アクセス速度に依存するマシ ン・サイクルにて複数の命令を処理するので、処理速度が格段に向上する。 また、処理速度変更部はコントローラ内に組み込むことができるので、ハード ウェア規模をそれほど大型にしなくても良い。 更に、速度がそれほど早くない安価なメモリを用いても、高速処理を実現でき る。

【図面の簡単な説明】

【図１】本考案を実施したビット演算処理装置の一例で
ある。

【図２】本考案装置の動作を表すタイムチャートであ
る。

【図３】本考案装置が処理対象とするプログラム命令列
である。

【図４】プログラム命令列における１命令の構成図であ
る。

【図５】プログラム命令列における圧縮命令の構成図で
ある。

【図６】一般的なラダー・プログラムの構成図である。

【図７】図６に示したラダー・プログラムをニーモニッ
ク表現した際の図である。

【図８】従来のプログラム命令一ワードの構成を表す図
である。

【符号の説明】

１００ ビット演算処理装置 １ データ・レジスタ・アレイ ２ マルチプレクサ ３ 演算部ＡＬＵ ４ コンパイル手段 ５ 命令レジスタ ６ コントローラ ７ スタック ８ ＡＣＣ 61 処理速度変更部 ｐｒ パイプライン・レジスタ ｍ データＲＡＭ ＤＢ 外部データ・バス

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 ラダー・プログラムをコンパイルし、そ
   のコンパイル結果についてビット演算処理をするビット
   演算処理装置において、使用頻度の高い複数のリレー・
   データを一度に読み込むようにプログラム命令に対応す
   る命令コード内のビット・フィールドにそのアドレス情
   報を設定するとともに既に読み込まれている前記リレー
   ・データを使用する複数のプログラム命令を１個のプロ
   グラム命令に圧縮するコンパイル手段と、前記リレー・
   データを格納するデータ・レジスタ・アレイと、前記デ
   ータ・レジスタ・アレイに格納された前記リレー・デー
   タを選択出力するマルチプレクサと、前記プログラム命
   令及び前記マルチプレクサで選択されたリレー・データ
   に従ってビット演算を行う演算部と、前記プログラム命
   令を読み出し前記マルチプレクサを制御するとともに前
   記プログラム命令の読み出し速度及び前記リレー・デー
   タの読み書き速度の整数倍の動作速度を前記演算部に指
   定するコントローラとを備えるビット演算処理装置。