KR960002544B1

KR960002544B1 - 논리해석 회로장치(hls)

Info

Publication number: KR960002544B1
Application number: KR1019920006591A
Authority: KR
Inventors: 김진곤; 이기범
Original assignee: 주식회사포스콘; 장문현
Priority date: 1992-04-20
Filing date: 1992-04-20
Publication date: 1996-02-22
Also published as: KR930022218A

Abstract

내용 없음.

Description

논리해석 회로장치(HLS)

제1도는 본 발명에 따른 논리해석 회로장치의 구성블럭도.

제2도는 8-16비트 변환 역변환회로의 블럭도.

제3도는 제1도의 논리해석 회로장치중 명령어 프로세서를 세부적으로 나타낸 논리해석 회로장치의 세부구성도.

제4도는 파이프라인 구조에 의한 명령어의 수행과정을 나타내는 구성도.

제5도는 상태레지스터(SR)와 제어레지스터(CR)의 내용 구성도.

* 도면의 주요부분에 대한 부호의 설명

100 : 명령어 프로세서 102 : 명령어 레지스터(IR)

104 : 명령어 해석부 106 : 펑션레지스터(FR)

108 : 명령어 실행부 142 : 데이터 인 레지스터(DIR)

144 : 비트어드레싱 변환부(DMUX) 200 : 명령어 메모리(IM)

202 : 인스트럭션 포인터(IP) 300 : 데이터메모리(DM)

400 : 인터페이스장치 500 : 데이터 어드레스 레지스터(DAR)

본 발명은 래더언어를 사용하는 프로그래머블 로직 콘트롤러의 명령을 해석하기 위한 논리해석 회로장치(HLS : Hardware Logic Controller)에 관한 것이다.

프로그래머블 로직 콘트롤로(이하 "PLC"라 함)에 사용되는 기본언어인 래더언어는, 과거 공장제어장치인 릴레이반을 설계할 수 있도록 고안된 언어로서, 점차 릴레이 제어반이 PLC로 대체되면서 PLC의 중심언어로 변형 발전되어 왔으며, 현재까지도 대부분의 PLC의 중심언어로 채택되고 있다.

일반적으로 200~300점의 입출력을 갖는 소규모의 PLC에서는 주 CPU가 래더 명령어을 해석하고 수행하는 기능을 포함하고 있으며, 이에 따른 수행시간이 소형 PLC의 성능에는 거의 영향을 미치지 않는다.

그러나, 접점수가 500점 이상인 중 ·대형 규모의 PLC에 있어서는, 수행하여야 할 명령어의 스텝수가 수만점까지 증가하게 되므로 래더명령어를 해석하고 수행하는 시간이 매우 길어지게 된다고 하는 문제점이 발생하였다.

따라서, 중 ㆍ대형급 이상의 PLC에서는 래더 명령어를 해석하고 수행하는 전용의 프로세서가 필요하며, 일반적으로 PLC에서의 명령어들은 기본적으로 3개의 수행주기, 즉 페치동작, 해석동작, 실행동작이 필요하다.

본 발명은 500점 이상의 접점수를 갖는 중 ㆍ대형의 PLC에서 시이퀸스 기본명령을 짧은 시간에 해석할 수 있도록 한 PLC용 논리해석 회로장치(이하, 'HLS'라 함)를 제공하는 데에 목적이 있다.

이러한 목적을 달성하기 위하여, 본 발명은 PLC의 주 CPU가 사용하는 주 CPU 버스에 연결되어 있는 인터페이스 장치(400)와, 상기 인터페이스 장치에 내부 버스를 통해 연결된 명령어 메모리(200)와, 상기 인터페이스 장치 및 상기 명령어 메모리에 각각 내부버스를 통하여 연결되어 있는 명령어 프로세서(100)와, 상기 인터페이스장치 및 상기 명령어 프로세서에 각각 내부버스를 통하여 연결되어 있는 데이터 메모리(300)과, 상기 데이터 메모리와 상기 명령어 메모리에 연결되어 있어 상기 데이타 메모리를 어드레싱하여 상기 데이터 메모리로부터 필요한 데이터를 입력하거나, 상기 데이터 메모리로 데이터를 출력하여 기록하는 데이터 어드레스 레지스터(500)를 포함하고 : 상기 인터페이스 장치(400)는, 8-16 비트변환/역변환를 하기 위한 래치 및 버퍼가 데이타 버스에 연결되어 있는 회로를 가지고 있으며, 각종 제어 신호를 제어신호 발생부에서 발생하여 상기 명령어 프로세서와 인터페이스되게 하는 것을 특징으로 하고 있다.

여기에서, 명령어 프로세서(100)는, 상기 명령어 메모리로부터 오퍼레이션코드를 받아들이는 명령어 레지시터(102)와, 상기 명령어 레지스터에 연결된 명령어 해석부(104)와, 상기 명령어 해석부에서 발생한 제어신호를 저장하기 위해 연결되어 있는 펑션레지스터(106)와, 상기 펑션레지스터에 저장된 제어신호를 실행하도록 연결되어 있는 명령어 실행부(108)를 포함하고 있다.

또한, 명령어 해석부(104)는 , MR_CTL부(182), DEC_CTL부(184), DEC_STK부(186) 및 DEC_LOG부(188)를 포함하며, 상기 펑션레지스터와 3개의 파이프라인 구조로 연결되어 있다. 상기 명령어 실행부(108)는, 논리연산부(122), 스택부(STACK A, STACK B, MR STACK), SCB(134), STO_CTL(138), HOLD_GEN(136), 레지스터부(MR(128), NR(132))를 포함하고 있다.

이상과 같은 구성으로, 본 발명에 따르면 PLC에서의 시퀀스 기본명령을 기본적으로 3개의 수행주기를 3개의 파이프라인 구조로 구성하여 동시에 3개의 동작(시퀀스 기본명령인 페치, 해석, 실행)을 수행할 수 있도록 구성하였기 때문에, 이러한 파이프라인구조에 의하여 본원 발명의 논리해석 회로장치는 매 클럭 주기마다 한개의 시퀀스 기본명령을 고속으로 해석 수행할 수 있게 된다.

본 발명에 따른 논리해석장치를 이하 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 논리해석 회로장치의 기본구성블럭도를 나타내고 있다. 본 발명의 논리해석 회로장치는 제1도에서 도시되고 있는 바와 같이, PLC의 주 CPU가 사용하는 주 CPU 버스에 연결된 인터페이스장치(400), 인터페이스 장치(프로그래머블 게이트 어레이 설계)에 내부 버스로 연결된 명령어 메모리(200), 명령어 프로세서(100), 데이타 메모리(300)를 포함하고 있다. 이 명령어 프로세서(100)는, 5비트 내부 버스를 통하여 명령어 메모리(200)와 8비트 내부 버스를 통하여 데이타 메모리(300)에 연결되어 있으며, 데이타메모리(300)의 어드레싱을 위하여 내부 버스를 통하여 데이타 어드레스 레지스터(500)에도 연결되어 있다. 또한, 데이터 어드레스 레지스터(500)는 14비트의 내부 버스를 통하여 명령어 프로세서(이레이저블 프로그래머블 로직 디바이스 설계)와 연결되어 있다.

제2도는 제1도에서의 인터페이스 장치(400)를 더욱 상세히 도시하고 있다. 제2도에서 도시되고 있는 바와 같이, 인터페이스장치(400)는 8-16비트변환/역변환을 하기위한 래치 및 버퍼가 데이타 버스에 연결되어 있는 회로를 가지고 있으며, 각종 제어 신호를 제어신호 발생부에서 발생하여 명령어 프로세서(100)와의 인터페이스를 위하여 연결되어 있다.

제3도는 명령어 프로세서(100)를 더욱 상세히 도시하고 있다. 명령어 프로세서(100)는 제3도에서 도시하고 있는 바와 같이, 상기 명령어 메모리(200)로부터 오퍼레이션코드를 받아 저장하는 명령어 레지스터(102), 이 명령어 레지스터(102)에 접속되는 명령어 해석부(104)를 포함하고 있다. 이 명령어 해석부(104)는 MR_CTL부(182), DEC_CTL(184)부, DEC_STK부(186), DEC_LOG부(188)로 구성되어진다. 상기 명령어 해석부(104)에 연결되어 있는 펑션 레지스터(106)는 명령어 해석부(104)에서 발생한 제어신호를 저장한다. 펑션 레지스터(106)에 연결되어 있는 명령어 실행부(108)는 펑션 레지스터(108)에 저장되어 있는 제어신호를 사용하여 실행하게 된다.

명령어 실행부(108)는 논리연산부(122), 스택부(스택 A(124), 스택 B(126), MR스택(130)), SCB(134 ; Stop Control Block), STO_CTL(138 ; Store Control), HOLD-GEN(136), 레지스터부(MR(128), NR(132))로 구성된다.

또한 명령어 실행부(108)는 데이타 메모리(300)와 접속하기 위하여 판독_변형_기록 동작을 구현하였으며, 이 판독_변형_기록 동작을 구현하기 위하여 비트어드레싱 변환부(144), 데이터-인-레지스터(142), 버퍼(140)를 접속 연결하였다. 그리고 PLC의 주 CPU와의 접속을 위한 외부 인터페이스 장치(400)와의 접속시 제어 및 상태를 위한 제어 레지스터(CR) 및 상태레지스터(SR)를 설치하여, 판독, 기록 가능하게 연결하였다.

이하에서는, 제1도 내지 3도를 참조하여 본 발명의 동작에 대해서 설명한다.

제1도에서 볼 수 있는 바와 같이, PLC의 주 CPU는 16비트의 주 CPU버스를 통해 인터페이스 장치(400)에 연결되어 있다. 이로 인해, PLC를 리세트시키게 되면 인터페이스 장치(400)는 초기화되게 된다.

이때 명령어 프로세서(100)는 제5도에 도시된 CR 레지스터의 STOP, CIRQ비트를 1로 세팅하여 시퀀스 기본명령을 해석할 동작준비를 완료하게 된다.

그러면 주 CPU는 인터페이스 장치(400)를 통하여 HLS의 정상여부를 확인하고 HLS에서 해석하여야 할 시퀀스 기본명령의 오퍼레이션코드 및 오퍼랜드코드 그리고 PLC의 입출력 처리에 의한 입출력 접점(출력접점은 HLS의 해석수행에 따라 생성되는 접점)과 내부 제어용 접점의 데이터를 명령어 메모리(200)와 데이타 메모리(300)에 저장한다. 그리고 PLC의 주 CPU는 인터페이스 장치(400)를 통하여 HLS의 명령어 프로세서(100)내에 있는 명령 포인터(202)의 값을 0으로 클리어하며, 제어레지스터(CR)의 CIRQ 비트를 0으로 클리어하고, START 비트를 1로 세팅하여 HLS를 동작시킨다.

HLS는 시퀀스 기본명령(비트처리 : 접점처리)만을 해석수행하는 것으로서, 그외의 블록 타입 명령어는 도면 제5도의 상태레지스터(SR)의 BTI 비트를 HLS가 세팅하여 주 CPU가 이를 인식하여 해석수행하게 된다.

이와 관련한 HLS의 스톱(HLS 및 주 CPU가 결정)과 스타트(주 CPU가 결정)의 동작이 반복되며, 최종 엔드 명령어를 만나면, 주 CPU의 입출력 처리에 의한 하나의 실행주기가 완료하게 된다.

상기의 동작이 이루어지면 제3도의 명령어 프로세서(100)는 논리해석(시퀀스 기본명령해석)를 위한 3개의 동작단위(시퀀스 기본명령인 페치, 해석, 실행)로 구성된 3개의 파이프라인이 제4도에 도시된 도면과 같이 클럭 주기에 맞추어 채워지면서, 3클럭의 주기후에는 1클럭 주기에 한 개의 시퀀스 기본명령를 해석 수행하게 된다.

이하에서는, HLS에서의 논리해석(시퀀스 기본명령해석)수행을 3단계로 구분하여 각각 설명한다.

1. 제1단계 명령어 페치 단계

명령어 페치단계는 도면 제4도와 같이 명령어 프로세서(100)에 의하여 모든 시퀀스 기본명령어 해석 주기의 첫번째 주기 동작으로서 수행하여야 할 명령어를 명령어 메모리(200)에서 판독하는 동작이다. 즉, HLS의 초기화시 명령 포인터(202)의 값을 0으로 클리어하고 매 클럭 주기마다 명령 포인터(202)를 1씩 증가시킨다. 또한, 논리해석(시퀀스 기본명령해석)을 수행하여야 할 시퀀스 기본명령을 명령어 메모리(200)에서 19비트의 워드로 구성된 시퀀스 기본명령의 오퍼레이션코드(5BIT)를 명령 레지스터(102)에 저장하고, 시퀀스 기본명령의 오퍼랜드코드(14BIT)를 프로그래머블 어레이 로직 디바이스를 사용하여 설계한 데이터 어드레스 레지스터(500)에 래치한다. 또한 PLC의 래더 명령어(블럭 타입 명령)에 따라 주 CPU에 의하여 명령어 포인터(202)의 값을 새로운 값으로 변경할 수가 있다.

2. 제2단계 명령어 해석단계

제2단계의 파이프라인 주기는 1단계에서는 페치한 PLC의 래더 명령어(시퀀스 기본명령)을 해석하여 제3단계 명령어 실행에서 필요한 내부 제어 코드 및 마이크로 코드를 생성한다. 이와 동시에, 시퀀스 기본명령의 실행에 사용될 데이터를 억세스 하기 위하여 데이터 어드레스 레지스터(500)에 래치된 오퍼랜드코드를 출력하여 데이타 메모리(300)의 어드레스싱으로 사용하므로써, 비트어드레스싱 변환부(144)에 의하여 출력된 데이터를 판독_변형_기록 동작(8비트 데이터를 판독하여 해당 비트만을 변경하여 기록 동작을 수행)하여 데이타-인-레지스터(142)에 필요한 데이타 비트를 저장한다.

시퀀스 기본명령어 해석 단계에서 발생되는 제어신호는 4종류가 있다. 첫째로, DEC_CTL(184:CONTROL DECODER)에서 발생되는 신호로서, 명령어 프로세서(100)의 내부동작을 제어하기 위한 것이다. 즉, 프로세서의 흐름을 제어하기 위한 PHOLD 신호류, 프로세서를 정지시키는 스톱 신호류, 데이타 메모리(300)에의 기록 신호류 등이다. 둘째는 DEC_STK(186 : STACK DECODER)에서 발생되는 신호로 논리연산에 관련된 스택(스택 A, 스택 B)를 제어하기 위한 신호들이다. 세째는 MR_CTL(182 : CONTROL MASTER REGISTER)에서 발생되는 신호로서, 마스터 제어레지스터(특수명령 : MCS, MCR)의 동작제어와 마스터 제어레지스터에 관련되는 스택 제어 신호이다. 네째는 DEC_LOG(188 : LOGIC DECODER)에서 발생하는 신호로서, 논리연산부(122 : ALU)의 동작을 제어한다. 상기에서 발생하는 제어신호는 펑션레지스터(106)에 저장된다.

3. 제3단계 명령어 실행 단계

명령어 실행부(108) 명령어 해석부(104)에서 발생되어 펑션레지스터(106)에 저장한 제어신호를 수행하는 부분으로서, 논리연산부(122 : ALU), 스택부(124 : STACK A, 126 : STACK B, 130 : MR STACK), SCB(134 : STOP CONTROL BLOCK), STO_CTL(138 : STORE CONTROL), 및 마스터 레지스터(128 : MR), 노드 레지스터(132 : NR)로 구성되어 있다.

논리연산부(122)는 도시하고 있지는 않지만, 기본적으로 입력선택부, 논리연산 실행부 및 출력 선택부로 구성되어 있다. 논리연산부(122)는 래더 명령어(시퀀스 기본명령)의 AND, OR 등의 논리적 연산기능을 수행하는 부분으로서, 래더 명령어(시퀀스 기본명령)를 실제로 실행하는 기능을 갖는다. 논리연산부에서 사용되는 데이타 입력은, 데이터-인-어드레스(142), 스택부(124 : STACK A, 126 : STACK B, 130 : MR STACK), 마스타 레지스터(128), 노드레지스터(132)에서 이루어지며, 입력 선택부에서 선택하여 논리연산 실행부로 공급된다.

논리연산부(122)에서 수행하는 논리연산은 단순한 AND, OR연산 및 이들을 조합한 복합연산등이 있다. 즉 각 래더 명령어(시퀀스 기본명령)에 따라 상기의 데이타 입력의 선택은 테이블에 의하여 결정되며, 이 데이터 값에 의하여 연산 출력은 기본적으로 노드레지스터(132)에 공급되며, 이를 재차 논리연산부(122)의 입력단자에 인가하도록 하거나, 버퍼(140)를 통하여 비트어드레스변환부(144)에서 데이타를 변환시켜 데이타 메모리(300)에 출력한다. 또한 출력 선택부에 의하여 명령어 실행부의 다른 부분에서 필요로 하는 데이터를 공급하게 된다.

따라서, 해당하는 래더 명령어(시퀀스 기본명령) 수행시의 노드 상태를 일시저장하는 스택(LIFO ; 후입력 선출력 구조)을 보면, 스택 A(8비트)은 시퀀스 기본명령 BRT, BRM, BRB과 관련있으며, 스택 B(8비트)는 시퀀스 기본명령 LD, LDI, ORB, ANDB과 관련있고, 상기 제2단계 DEC_STK(186 : STACK DECORDER)에 의하여 발생된 신호중 STK_SEL=1이면 스택 A(124), 0이면 스택 B(126)가 결정되고, FEN이 1이면 스택 인에이블 되고, P_POP=1이면 PUSH, 0이면 POP 동작을 하면서 데이터의 일시저장 동작을 하게 된다. 또한 MR 스택(130)은 시퀀스 기본명령 MCS, MCR과 관련한 데이타를 일시저장 동작을 하며, 이것은 상기 제2단계 MR_CTL(182 : CONTROL MASTER REGISTER)에서 발생되는 신호중 POP_MR에 의하여 1일 경우는 PUSH, 0일 경우는 POP동작을 수행한다. 부가적으로 MR_CTL(182 : CONTROL MASTER REGISTER)에서 발생되는 신호중 FEN_MR의 값은 상기 마스터레지스터와 관련한 명령어 수행시의 마스터레지스터 인에이블 동작을 하며, MR_IN은 논리연산부가 필요로 하는 MR값을 발생시킨다. 그리고 SCB(134 : STOP CONTROL BLOCK)는 HLS의 일시동작과 일시정지 동작을 명령어실행과 관련하여 신호를 발생한다. 즉, STO_CTL(138)의 신호에 의하여 해당 명령어의 데이타 메모리(300) 기록 동작시, 일시동작(1클럭 지연)을 하며, 블록 타입 명령어 수행시 또는 엔드 명령어 수행시 일시 정지 동작을 한다. 이 일시정지 동작은 HOLD_GEN(136)에 의하여 PHOLD0, PHOLD1, PHOLD2에 의한 순차적인 정지 동작을 하며 이와 관련하여 파이프라인 정지동작이 이루어진다.

이상과 같이 본 발명에 따른 래더 언어를 사용하는 HLS는, 중-대형(접점용량 : 500 접점이상)급 이상의 PLC 래더 명령어(시퀀스 기본명령)을 고속으로 해석함으로써, 중-대형 PLC의 제어를 보다 빠른 시간에 수행할 수가 있게 된다.

Claims

PLC의 주 CPU가 사용하는 주 CPU버스에 연결되어 있는 인터페이스 장치(400)와, 상기 인터페이스 장치에 내부 버스를 통해 연결된 명령어 메모리(200)와, 상기 인터페이스장치 및 상기 명령어 메모리에 각각 내부버스를 통하여 연결되어 있는 명령어 프로세서(100)와, 상기 인터페이스장치 및 상기 명령어 프로세서에 각각 내부버스를 통하여 연결되어 있는 데이터 메모리(300)과, 상기 데이터 메모리와 상기 명령어 메모리에 연결되어 있어 상기 데이타 메모리를 어드레싱하여 상기 데이터 메모리로부터 필요한 데이터를 입력하거나, 상기 데이터 메모리로 데이터를 출력하여 기록하는 데이타 어드레스 레지스터(500)를 포함하고 : 상기 인터페이스 장치(400)는, 8-16 비트변환/역변환를 하기 위한 래치 및 버퍼가 데이타 버스에 연결되어 있는 회로를 가지고 있으며, 각종 제어 신호를 제어신호 발생부에서 발생하여 상기 명령어 프로세서와 인터페이스 되게 하는 것을 특징으로 하는 논리해석 회로장치.
제1항에 있어서, 상기 명령어 프로세서(100)는 ; 상기 명령어 메모리로부터 오퍼레이션코드를 받아들이는 명령어 레지스터(102)와, 상기 명령어 레지스터에 연결된 명령어 해석부(104)와, 상기 명령어 해석부에서 발생한 제어신호를 저장하기 위해 연결되어 있는 펑션레지스터(106)와, 상기 펑션레지스터에 저장된 제어신호를 실행하도록 연결되어 있는 명령어 실행부(108)를 포함하는 것을 특징으로 하는 논리해석 회로장치.
제1항 또는 2항에 있어서, 상기 명령어 해석부(104)는, MR_CTL부(182), DEC_CTL부(184), DEC_STK부(186) 및 DEC_LOG부(188)를 포함하며, 상기 펑션레지스터와 3개의 파이프라인 구조로 연결되어 있고, 상기 명령어 실행부(108)는, 논리연산부(122), 스택부(STACK A, STACK B, MR STACK), SCB(134), STO_CTL(138), HOLD_GEN(136), 레지스터부(MR(128), NR(132))를 포함하는 것을 특징으로 하는 논리해석 회로장치.