JPH09128248A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 複数の処理プログラムを時分割で並列に実行
するとき、処理管理プログラムが複雑にならず、処理プ
ログラムの実行切換時間を短縮する。 【解決手段】 処理管理プログラム専用の第１のレジス
タ群20と、通常処理全てに共用の第２のレジスタ群30と
の２つのレジスタ群を設ける。実行中の処理０から処理
１へ切り換えを行なう場合、実行プログラム切換回路41
からの処理管理起動信号でレジスタ切換回路40が第１の
レジスタ群20を有効にする。処理管理プログラムにより
次処理１を決定しその実行準備を行なう。実行プログラ
ム切換回路41は、通常処理起動信号をレジスタ切換回路
40へ出力し第２のレジスタ群30を有効にする。実行処理
の切り換え時に、第１のレジスタ群20のレジスタデータ
の復帰および退避を行なわず処理管理プログラムを実行
できるため、処理プログラムの実行切換時間を短縮でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通常の処理プログ
ラムを管理する処理管理プログラムの実行時と、複数の
処理プログラムの実行時とに使用するレジスタ群を複数
備え、処理プログラムの切換時間を短縮し、通常の処理
プログラムの管理を容易に行なえるマイクロプロセッサ
に関するものである。

【０００２】

【従来の技術】近年の民生機器では、マイクロプロセッ
サは映像音響機器のみならず、洗濯機，アイロン，炊飯
器等のあらゆる製品の内部制御を行なうデバイスとして
多用されており、１つの製品内に複数のマイクロプロセ
ッサが使用されることも珍しくなくなってきている。こ
のように１つの製品内に複数のマイクロプロセッサが使
用されるに伴い、各マイクロプロセッサ間の通信データ
の増大が問題となる。また部品点数の削減も要望されて
いることから、複数の処理，制御内容を１チップのマイ
クロプロセッサで行なうようになってきた。

【０００３】以下に従来のマイクロプロセッサについて
説明する。図７は従来のマイクロプロセッサの構成を示
したブロック図である。図７において、１は外部クロッ
ク信号を基にタイミング信号を発生させるタイミングジ
ェネレータ、１aは外部クロック信号の入力端子、２は
実行アドレスを供給するプログラムカウンタ、３は処理
プログラムが格納されている命令ＲＯＭ、４はプログラ
ムカウンタ２からの実行アドレスにより命令ＲＯＭ３に
格納された命令を選択する命令選択回路、５は命令選択
回路４から供給される命令を解読し、その命令に対応し
た制御信号データをマイクロプロセッサ各部に供給する
命令解読回路、６は命令により設定された時間が経過す
るとイベント信号を発生するタイマー、７は割込み処理
を起動する割込処理制御回路、７aは割込信号の入力端
子、８はデータを格納するＲＡＭ、９はＲＡＭ８の何れ
かの格納領域を選択するアドレスデコーダ、10はレジス
タa11，レジスタb12，アキュムレータ13，フラグレジス
タ14，スタックポインタ15で構成されるレジスタ群、16
は演算を行なうＡＬＵ、17は入出力回路であるＩ／Ｏポ
ート、17i０〜17i15は入力端子、17o０〜17o15は出力端
子、18はデータバス、19はアドレスバスである。

【０００４】また、図８はマイクロプロセッサで実行す
る処理を切り換える場合の動作の流れを示した図であ
る。マイクロプロセッサの本来の処理プログラムによる
処理を通常処理といい、複数の通常処理の実行を管理
し、マイクロプロセッサ内部や外部からの要因および処
理の優先順位に応じて、時分割でこれらの通常処理を切
り換えて実行させていく処理管理プログラムをタスクマ
ネージャ処理という。図８ではプログラムの実行によっ
て行なわれるソフトウエア処理である通常処理および割
り込みの管理処理として行なわれるタスクマネージャ処
理と、プログラムの実行を伴わないで行なわれるハード
ウエア処理である割込切換処理のそれぞれの動作順序を
示している。

【０００５】以上のように構成された、従来のマイクロ
プロセッサを構成する各部について説明する。タイミン
グジェネレータ１は、外部クロック入力端子１aから供
給されるクロック信号を基に、命令実行サイクルの基準
となるタイミング信号を発生し、その出力信号はプログ
ラムカウンタ２およびマイクロプロセッサ各部に供給さ
れている。

【０００６】プログラムカウンタ２は、プログラムの実
行アドレスデータが格納されており、タイミングジェネ
レータ１からのタイミング信号にしたがって、実行アド
レスデータを命令選択回路４に供給すると共に格納して
いる実行アドレスデータの更新を行なう。また、割込処
理制御回路５から割込処理起動信号が供給されると、内
部に格納している実行アドレスデータをデータバス18を
介してＲＡＭ８に供給する。それと共に、命令ＲＯＭ３
内の割込処理プログラムが格納されている実行アドレス
データを新たな実行アドレスデータとして内部に設定
し、割込処理の実行が終了すると、データバス18を介し
てＲＡＭ８から供給される実行アドレスデータを内部に
格納する。

【０００７】命令ＲＯＭ３は命令コードデータ群で構成
された複数のプログラムが格納されている。

【０００８】命令選択回路４は、命令ＲＯＭ３に格納さ
れた命令コードデータ群の中から、プログラムカウンタ
２から供給される実行アドレスデータに対応した命令コ
ードデータを選択し、選択した命令コードデータが命令
の場合には命令解読回路５に供給し、選択した命令コー
ドデータがアドレスデータの場合にはプログラムカウン
タ２、あるいはアドレスバス19に供給し、選択した命令
コードデータが数値データの場合にはデータバス18に供
給する。

【０００９】命令解読回路５は、命令選択回路４から供
給された命令コードデータを解読し、各命令に対応した
制御信号をマイクロプロセッサ各部に供給する。

【００１０】タイマー６は、内部にカウンタを有し、あ
らかじめ設定されたカウントデータをカウントすると割
込制御処理回路７にイベント信号を供給する。

【００１１】割込処理制御回路７は、タイマー６からイ
ベント信号が供給されるか、入力端子７aから信号が入
力された場合に、割込処理起動信号をプログラムカウン
タ２およびＲＡＭ８に供給する。

【００１２】ＲＡＭ８は、データバス18を介してディジ
タルデータの読み書きを行なうランダムアクセスメモリ
であり、アドレスデコーダ９が選択した格納領域に対
し、ディジタルデータの書き込みあるいは読み出しが行
なわれる。また、ＲＡＭ８には並列に実行している各プ
ログラムに対応したレジスタ群10の各データが格納さ
れ、プログラムの切り換え時にはプログラムの命令によ
って、レジスタ群10の各レジスタ内部に格納されている
データを対応する格納領域に格納し、次に実行を行なう
プログラムに対応したレジスタ群10の各レジスタのデー
タをそれぞれのレジスタに供給する。

【００１３】アドレスデコーダ９は、アドレスバス19か
ら供給されるアドレスデータに応じてＲＡＭ８の格納領
域を選択する。

【００１４】レジスタ群10は、レジスタa11，レジスタb
12，アキュムレータ13，フラグレジスタ14，スタックポ
インタ15からなり、その中のレジスタa11，レジスタb1
2，アキュムレータ13は、ディジタルデータの演算を行
なうために使用するレジスタである。また、フラグレジ
スタ14は、ＡＬＵ16での演算結果に応じてデータが変化
する複数のフラグで構成され、スタックポインタ15は、
ＲＡＭ８の格納領域を示すためのアドレスデータが格納
されるポインタレジスタである。

【００１５】ＡＬＵ16は、ディジタルデータの算術およ
び論理演算を実行する演算器であり、その演算結果をレ
ジスタa11，レジスタb12，アキュムレータ13に格納した
り、データバス18を介してＲＡＭ８やＩ／Ｏポート17に
供給する。

【００１６】Ｉ／Ｏポート17は、マイクロプロセッサの
外部とデータの入出力を行なう入出力ポートであり、命
令解読回路５から供給される制御信号に従って、データ
バス18から供給されるディジタルデータを出力端子17o
０〜17o15より出力、あるいは入力端子17i０〜17i15か
ら入力されるディジタルデータをデータバス18に供給す
る。

【００１７】図７，図８に示した従来のマイクロプロセ
ッサにおいて、割込処理によって処理管理プログラムの
処理が行なわれ、処理０から処理１に実行が切り換わる
場合の動作について説明する。図８において、時刻t１
以前では通常処理として処理０の処理プログラムが実行
されている。

【００１８】タイマー６は設定された時間が経過する
と、時刻t１で割込処理制御回路７にイベント信号を供
給し、割込処理制御回路７は割込処理起動信号をプログ
ラムカウンタ２とＲＡＭ８に供給することで、割込処理
を起動するための割込前処理の実行が開始する。

【００１９】時刻t１〜t２では割込前処理として、まず
スタックポインタ15に格納されているアドレスデータが
ＡＬＵ16によってデクリメントされ、アドレスバス19を
介してアドレスデコーダ９に供給される。プログラムカ
ウンタ２は割込処理起動信号が供給されると内部に格納
している処理０の実行アドレスデータをデータバス18に
供給する。アドレスデコーダ９は供給されるアドレスデ
ータに基づいてＲＡＭ８のスタック領域を選択する。デ
ータバス18を介して供給されるプログラムカウンタ２に
格納されている処理０の実行アドレスデータはＲＡＭ８
のスタック領域に格納される。このようにして、実行を
中断する直前の処理０に対応した実行アドレスデータが
ＲＡＭ８に格納される。

【００２０】次にプログラムカウンタ２は、命令ＲＯＭ
３の割込処理プログラムの実行アドレスデータを設定す
ることによって、時刻t２でプログラムカウンタ２の実
行アドレスデータの変更が終了する。

【００２１】時刻t２〜t３では割込処理プログラムであ
るタスクマネージャ処理が実行され、処理０のレジスタ
データの退避が行われる。タスクマネージャ処理は、Ｒ
ＡＭ８のスタック領域すなわち、スタックポインタ15に
格納されたアドレスデータで示されるＲＡＭ８内部の格
納領域に退避されている処理０の実行アドレスデータ
と、レジスタa11，レジスタb12，アキュムレータ13，フ
ラグレジスタ14の各データとを処理０の実行に必要なデ
ータ群として、ＲＡＭ８内のタスクマネージャ処理の管
理する領域に格納する。

【００２２】時刻t３〜t４では、タスクマネージャ処理
を実行するために必要なレジスタデータの復帰処理を行
なう。すなわちＲＡＭ８に格納されているタスクマネー
ジャ処理に対応した格納領域に格納されているレジスタ
データをレジスタa11，レジスタb12，アキュムレータ1
3，フラグレジスタ14のそれぞれ復帰する。

【００２３】時刻t４〜t５では、複数の通常処理の優先
順位に基づいて、次に実行すべき通常処理を決定し、ま
た、タイマー６に処理の切り換えのタイミングデータを
設定する。

【００２４】時刻t５〜t６ではタスクマネージャ処理の
レジスタデータの退避が行われる。すなわちレジスタa1
1，レジスタb12，アキュムレータ13，フラグレジスタ14
のデータをタスクマネージャ処理の実行に必要なデータ
群として、ＲＡＭ８内のタスクマネージャ処理の管理す
る領域に格納する。

【００２５】時刻t６〜t７では次に実行する通常処理で
ある処理１のレジスタデータの復帰を行なう。すなわ
ち、タスクマネージャ処理はスタックポインタ15に格納
されたデータで示されるＲＡＭ８内部のスタック領域
に、次に実行する通常処理である処理１の実行アドレス
データを設定し、ＲＡＭ８内のタスクマネージャ処理の
管理する領域に格納されている、処理１に対応したレジ
スタデータをレジスタa11,レシ゛スタb12，アキュムレータ1
3，フラグレジスタ14に復帰して、割込処理終了命令を
実行する。

【００２６】割込処理終了命令が実行されると、時刻t
７〜t８では割込処理を終了して処理１を起動するため
の割込後処理が実行される。割込処理制御回路７は割込
処理終了信号をプログラムカウンタ２とＲＡＭ８に供給
し、スタックポインタ15に格納されているアドレスデー
タがアドレスバス19を介してアドレスデコーダ９に供給
される。

【００２７】アドレスデコーダ９に供給されたアドレス
データはＲＡＭ８内での処理１の実行アドレスデータが
格納されたスタック領域を示している。供給されたこの
アドレスデータに基づいて、ＲＡＭ８のスタック領域に
格納されている処理１の実行アドレスデータはデータバ
ス18を介して、プログラムカウンタ２に供給される。割
込処理終了信号が供給されているプログラムカウンタ２
は、この処理の実行アドレスデータを内部に格納する。
そして、スタックポインタ15に格納されているアドレス
データがＡＬＵ16によってインクリメントされ割込処理
が終了し、時刻t８からは処理１が実行される。

【００２８】以上のようにして、タイマー６による周期
信号により割込処理を起動し、割込処理内でプログラム
の実行切換処理を行なうことによって、従来のマイクロ
プロセッサでのプログラム実行の切り換えを行なうこと
ができる。

【００２９】

【発明が解決しようとする課題】しかしながら、従来の
このような構成では、複数の処理プログラムの実行を切
り換える場合には、これら複数のプログラムの実行切換
を管理する処理管理プログラムによって、複数のプログ
ラムの実行順序の決定だけでなく、実行を中断する処理
プログラムに対応したレジスタデータの退避、次に実行
を行なう処理プログラムに対応したレジスタデータの復
帰および処理管理プログラムのレジスタデータの復帰，
退避を行なう必要があるため、処理管理プログラムが複
雑になる。また、マイクロプロセッサが行なうソフトウ
エア処理全体の中で、本来の処理である通常処理の実行
に要する時間に対し、実行処理の切り換えに要する割合
が多くなるという問題点を有していた。これらの２つの
問題点は、切り換えを行なう処理プログラム数の増加に
伴い比例してより悪化していくものである。

【００３０】本発明は、前記従来技術の問題点を解決す
るものであり、処理管理プログラムの専用のレジスタ群
と通常処理の全てに共用のレジスタ群との２つのレジス
タ群を設けることによって、レジスタデータの退避，復
帰の処理回数を減少させ、さらに切り換えに伴うタスク
マネージャ処理と並列に行なうため、複数の処理プログ
ラムを時分割で実行しても処理管理プログラムが複雑に
ならない。また、プログラムの実行切換時間も短縮さ
れ、本来の処理に対する稼働率が非常に高いマイクロプ
ロセッサを提供することを目的とする。

【００３１】

【課題を解決するための手段】この目的を達成するため
に、本発明は、通常の処理プログラムを管理する処理管
理プログラムの実行に用いられる第１のレジスタ群と、
通常の処理プログラムの実行に用いられる第２のレジス
タ群と、処理管理プログラムと処理プログラムとの実行
切換信号を発生する実行プログラム切換手段と、実行切
換信号に基づいて、第１および第２のレジスタ群のいず
れか１つを有効とするレジスタ切換手段と、複数の処理
プログラムのそれぞれに対応したレジスタデータを格納
するレジスタデータ格納手段とを備え、処理管理プログ
ラムを実行する場合には、レジスタ切換手段により第１
のレジスタ群が動作状態となり、処理プログラムのの実
行切換を行なう度に処理管理プログラムのレジスタデー
タの復帰および退避を行なう必要がない。

【００３２】さらに、実行中の処理プログラムのレジス
タデータを格納するレジスタデータ格納手段の格納領域
を示す格納領域指定データを設定する格納領域指定手段
と、実行切換信号と格納領域指定データに基づいて、第
２のレジスタ群のレジスタデータをレジスタデータ格納
手段に退避させるレジスタデータ退避手段とを備え、処
理プログラムの実行切換時には、レジスタデータ退避手
段が格納領域指定データに基づいて、処理管理プログラ
ムの実行中に自動的に通常処理のレジスタデータをレジ
スタデータ格納手段に格納し、処理管理プログラムのソ
フトウエア処理によって通常処理のレジスタデータの退
避を行なう必要がなく、また、処理管理プログラムの実
行と並列にこのレジスタデータの退避が行なわれる。

【００３３】さらにまた、実行中の処理プログラムのレ
ジスタデータを格納するレジスタデータ格納手段の格納
領域を示す格納領域指定データを設定する格納領域指定
手段と、次に実行する処理プログラムのレジスタデータ
を格納するレジスタデータ格納手段の格納領域を示す読
出領域指定データを設定する読出領域指定手段と、実行
切換信号と格納領域指定データおよび読出領域指定デー
タに基づいて、第２のレジスタ群のレジスタデータをレ
ジスタデータ格納手段に退避し、次に実行する処理プロ
グラムのレジスタデータを第２のレジスタ群に復帰する
レジスタデータ交換手段とを備え、処理プログラムの実
行切換時には、レジスタデータ交換手段が格納領域指定
手段および読出領域指定手段に格納されているデータに
基づいて、処理管理プログラムの実行中に自動的に通常
処理のレジスタデータの退避および復帰を行ない、処理
管理プログラムのソフトウエア処理によって通常処理の
レジスタデータの退避および復帰を行なう必要がなく、
また、処理管理プログラムの実行と並列にこのレジスタ
データの退避と復帰が行なわれるように構成したもので
ある。

【００３４】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を詳細に説明する。図１は本発明の実施の
形態１におけるマイクロプロセッサの構成を示すブロッ
ク図である。また以下の各図において、従来例の図７で
説明した同一作用効果のものについては同一の符号を付
す。図１において、１はタイミングジェネレータ、１a
は入力端子、２はプログラムカウンタ、３は命令ＲＯ
Ｍ、４は命令選択回路、５は命令解読回路、８はレジス
タデータ格納手段となるＲＡＭ、９はアドレスデコー
ダ、16はＡＬＵ、17はＩ／Ｏポート、17i０〜17i15は入
力端子、17o０〜17o15は出力端子、18はデータバス、19
はアドレスバス、20はレジスタa21，レジスタb22，アキ
ュムレータ23，フラグレジスタ24，スタックポインタ25
で構成される第１のレジスタ群、30はレジスタa31，レ
ジスタb32，アキュムレータ33，フラグレジスタ34，ス
タックポインタ35で構成される第２のレジスタ群、40は
レジスタ切換手段となるレジスタ切換回路、41は実行プ
ログラム切換手段となる実行プログラム切換回路、41a
は入力端子である。

【００３５】また、図２は本発明の実施の形態１におけ
るマイクロプロセッサで実行する処理を切り換える場合
の動作の流れを示した図である。図２においても前記従
来例の図８と同様に、プログラムの実行によって行なわ
れるソフトウエア処理である通常処理、および割込処理
として行なわれるタスクマネージャ処理と、プログラム
の実行を伴わないで行なわれるハードウエア処理である
割込切換処理のそれぞれの動作順序を示している。

【００３６】次に、実施の形態１のマイクロプロセッサ
を構成する各部について説明する。ここで、従来例の図
７で説明した各部と同一の作用については、その説明は
省略する。

【００３７】プログラムカウンタ２は、実行プログラム
切換回路41から管理処理起動信号が供給されると、内部
に格納している実行アドレスデータをデータバス18を介
してＲＡＭ８に供給すると共に、命令ＲＯＭ３内の処理
管理プログラムが格納されている実行アドレスデータを
新たな実行アドレスデータとして内部に設定する。ま
た、実行プログラム切換回路41から通常処理起動信号が
供給されると、データバス18を介してＲＡＭ８から供給
される実行アドレスデータを内部に格納する。

【００３８】ＲＡＭ８は、実行プログラム切換回路41か
ら管理処理起動信号が供給されると、データバス18を介
して供給される通常処理の実行アドレスを実行アドレス
退避領域に格納する。さらに、実行中の処理プログラム
に対応した第２のレジスタ群30の各データが格納され
る。即ち、処理プログラムの切り換え時には、第２のレ
ジスタ群30の内部に格納されているデータを対応する格
納領域に格納し、次に実行を行なう処理プログラムに対
応した第２のレジスタ群30のデータを供給する。

【００３９】ＡＬＵ16は、ディジタルデータの算術およ
び論理演算を実行する演算器であり、レジスタ切換回路
40が有効としたレジスタ群に格納されたディジタルデー
タの演算を行ない、その演算結果データをそのレジスタ
群に格納したり、データバス18を介してＲＡＭ８やＩ／
Ｏポート17に供給する。

【００４０】第１のレジスタ群20は、レジスタa21，レ
ジスタb22，アキュムレータ23，フラグレジスタ24，ス
タックポインタ25で構成され、通常の処理プログラムを
管理する処理管理プログラムの専用レジスタ群であり、
処理管理プログラムの実行時にのみ使用される。また、
各レジスタはデータバス18あるいはレジスタ切換回路40
を介してデータが入出力される。

【００４１】第２のレジスタ群30は、レジスタa31，レ
ジスタb32，アキュムレータ33，フラグレジスタ34，ス
タックポインタ35で構成され、通常の処理プログラムの
共用レジスタ群であり、全ての通常処理の実行に使用さ
れる。第１のレジスタ群20と同様に、各レジスタはデー
タバス18あるいはレジスタ切換回路40を介してデータが
入出力される。

【００４２】レジスタ切換回路40は、実行プログラム切
換回路41から管理処理起動信号が供給されると第１のレ
ジスタ群20を有効とし、通常処理起動信号が供給される
と第２のレジスタ群30を有効とする。そして、有効とし
たレジスタ群とＡＬＵ16およびデータバス18，アドレス
バス19とのデータの入出力を行なう。

【００４３】実行プログラム切換回路41は、その内部に
プログラム切換タイミングを計測するためのカウンタと
切換時間のカウントデータを格納するレジスタとを有
し、このレジスタにはプログラムにより切換間隔に対応
したカウントデータが設定され、カウント動作が行なわ
れる。このカウントデータがレジスタに設定されている
カウントデータと等しくなった場合には、実行するプロ
グラムを切り換えるための管理処理起動信号をプログラ
ムカウンタ２、レジスタ切換回路40に供給する。また、
この管理処理起動信号は入力端子41aから信号が入力さ
れた場合にも出力される。そして管理処理起動信号を出
力した後に、命令解読回路５から通常処理起動指令が供
給されると、実行プログラム切換回路41は通常処理起動
信号をプログラムカウンタ２、レジスタ切換回路40に供
給する。

【００４４】図１，図２に示した実施の形態１のマイク
ロプロセッサについて、その動作を説明する。ここで、
実行処理は処理０の次に処理１を実行するものとし、実
行プログラム切換回路41の内部カウンタには、予め処理
の切換タイミングを計測するための切換カウントデータ
が設定されているものとする。

【００４５】図２において、時刻t１以前では通常処理
として処理０の処理プログラムが実行されており、第２
のレジスタ群30が動作状態となっている。

【００４６】実行プログラム切換回路41は内部のカウン
タがレジスタに設定されたカウントデータを計測終了す
るか、入力端子41aから信号が入力されると、時刻t１で
管理処理起動信号をプログラムカウンタ２、レジスタ切
換回路40及びＲＡＭ８に供給する。

【００４７】時刻t１〜t２では、実行プログラム切換回
路41から管理処理起動信号が出力されると、プログラム
カウンタ２が内部に格納している処理０の実行アドレス
データをデータバス18に供給し、ＲＡＭ８はデータバス
18を介して供給されるこの処理０の実行アドレスデータ
を一時的に実行アドレス退避領域に格納する。

【００４８】次にプログラムカウンタ２は内部に格納さ
れたタスクマネージャ処理の実行アドレスデータを設定
し、レジスタ切換回路40は第２のレジスタ群30を無効と
すると共に第１のレジスタ群20を有効とすることによっ
て、時刻ｔ２でプログラムカウンタ２の実行アドレスデ
ータの変更とレジスタの切り換えが終了する。

【００４９】時刻t２からはタスクマネージャ処理のプ
ログラムが実行される。タスクマネージャ処理では通常
処理の管理処理として、まず時刻t２〜t３の期間に、第
２のレジスタ群30に格納されている。処理０に対応した
各レジスタデータの退避を行う。すなわち、第２のレジ
スタ群30の各レジスタにそれぞれ格納されているレジス
タデータを、次に処理０の実行を再開する場合のため
に、データバス18を介して、ＲＡＭ８の処理０に対応し
た格納領域に格納する。また、タスクマネージャ処理で
は、実行アドレス退避領域に一時的に格納した処理０の
実行アドレスデータもＲＡＭ８の処理０に対応した格納
領域に格納する。

【００５０】時刻t３〜t４の期間では、複数の通常処理
の優先順位に基づいて、次に実行すべき通常処理を決定
する。

【００５１】時刻t４〜t５の期間では、実行する処理の
切り換えを行なうタイミングデータを実行プログラム切
換回路41に設定する。

【００５２】時刻t５〜t６の期間では、時刻t３〜t４の
期間で決定した次に実行する通常処理の実行準備を行な
う。すなわち、次に実行する通常処理である処理１に対
応したレジスタデータを第２のレジスタ群30に復帰する
ため、ＲＡＭ８の処理１に対応した格納領域に格納され
ているレジスタデータを第２のレジスタ群30の各レジス
タにそれぞれ復帰する。また、処理１の実行アドレスデ
ータを実行アドレス退避領域に格納する。

【００５３】第２のレジスタ群30の各レジスタへのデー
タ復帰が終了すると、タスクマネージャ処理は処理終了
命令を実行し、これにより命令解読回路５から実行プロ
グラム切換回路41に通常処理起動指令が供給される。

【００５４】時刻t６では実行プログラム切換回路41が
通常処理起動信号をプログラムカウンタ２、レジスタ切
換回路40及びＲＡＭ８に供給する。レジスタ切換回路40
は通常処理起動信号が供給されると第２のレジスタ群30
を有効にする。ＲＡＭ８は実行アドレス退避領域に格納
されている処理１の実行アドレスデータをデータバス18
に出力し、プログラムカウンタ２はデータバス18を介し
て供給される処理１の実行アドレスデータを内部に格納
する。

【００５５】時刻t７からはプログラムカウンタ２から
処理１の実行アドレスデータが命令選択回路４に供給さ
れ、処理１の実行が再開される。

【００５６】このようにして、処理０から処理１へと実
行する処理の切り換えが行なわれる。 以上のようにし
て、実行プログラム切換回路41の内部のカウンタによっ
て一定時間が経過するか入力端子41aから信号が入力さ
れるごとに、プログラムカウンタ２、レジスタ切換回路
40及びＲＡＭ８に管理処理起動信号が供給され、通常処
理の実行アドレスデータがＲＡＭ８に退避され、タスク
マネージャ処理の実行アドレスデータがプログラムカウ
ンタ２に設定されて、通常処理からタスクマネージャ処
理へと実行が切り換わる。これと同時にレジスタ切換回
路40によって有効なレジスタが第２のレジスタ群30から
第１のレジスタ群20へと切り換えられる。

【００５７】タスクマネージャ処理内では次に実行する
処理の決定と、通常処理の切り換えに必要な第２のレジ
スタ群30のデータの入れ換えを行なった後に、実行プロ
グラム切換回路41に通常処理起動信号を発生させるため
の命令を実行する。

【００５８】実行プログラム切換回路41からプログラム
カウンタ２，レジスタ切換回路40及びＲＡＭ８に通常処
理起動信号が供給されると、レジスタ切換回路40は有効
なレジスタを第１のレジスタ群20から第２のレジスタ群
30へと切り換え、次に実行する通常処理の実行アドレス
データがＲＡＭ８からプログラムカウンタ２に設定さ
れ、次の通常処理が起動される。

【００５９】すなわち、レジスタ切換回路40は実行プロ
グラム切換回路41から供給される信号に応じて、２つの
レジスタ群の一方が通常処理を実行するための共用のレ
ジスタ群として、他方は通常処理の実行を管理するタス
クマネージャ処理を実行するための専用のレジスタ群と
して動作するように切り換えを行なう。

【００６０】その結果、通常の実行を管理するタスクマ
ネージャ処理を実行するためのレジスタデータをＲＡＭ
８に退避したり、ＲＡＭ８からレジスタに復帰させたり
する必要がないので、タスクマネージャ処理が簡略化で
きると共に複数のプログラム処理を時分割で実行する場
合に処理の切り換えに要する時間を短縮することが可能
となる。

【００６１】図３は本発明の実施の形態２におけるマイ
クロプロセッサの構成を示すブロック図である。図３に
おいて、１はタイミングジェネレータ、１aは入力端
子、２はプログラムカウンタ、３は命令ＲＯＭ、４は命
令選択回路、５は命令解読回路、８はＲＡＭ、９はアド
レスデコーダ、16はＡＬＵ、17はＩ／Ｏポート、17i０
〜17i15は入力端子、17o０〜17o15は出力端子、18はデ
ータバス、19はアドレスバス、20は第１のレジスタ群、
30は第２のレジスタ群、40はレジスタ切換回路、41は実
行プログラム切換回路、41aは入力端子、42は格納領域
指定手段となる格納領域指定回路、43はレジスタデータ
退避手段となるレジスタデータ退避回路である。

【００６２】また、図４は本発明の実施の形態２におけ
るマイクロプロセッサで実行する処理を切り換える場合
の動作の流れを示した図である。図４において、実施の
形態１と同様に通常処理、およびタスクマネージャ処理
と、割込切換処理のそれぞれの動作順序を示している。

【００６３】本実施の形態２の図３と実施の形態１の図
１に示した構成の違いは、格納領域指定回路42とレジス
タデータ退避回路43を新たに設けた点である。以下に前
記の各部についてその動作を説明する。

【００６４】格納領域指定回路42は、実行中の通常処理
の各レジスタデータを格納する領域のアドレスデータが
タスクマネージャ処理によって設定され、実行プログラ
ム切換回路41からデータ退避信号が供給されると、この
アドレスデータをアドレスデコーダ９に供給する。

【００６５】レジスタデータ退避回路43は、実行プログ
ラム切換回路41からデータ退避信号が供給されると、第
２のレジスタ群30の各データをＲＡＭ８に供給し、ＲＡ
Ｍ８は格納領域指定回路43からアドレスデコーダ９に供
給されているアドレスデータに応じた格納領域にこれら
のデータを順次格納する。

【００６６】図３，図４に示した実施の形態２のマイク
ロプロセッサについて、その動作を説明する。また、実
行する処理は前記実施の形態１と同様に、処理０の次に
処理１を実行するものとし、図４において、時刻t１以
前では通常処理として処理０の処理プログラムが実行さ
れており、第２のレジスタ群30が動作状態となってい
る。さらに、実施の形態２の動作において、図４に示す
時刻t０〜t２までの通常処理，タスクマネージャ処理，
割込切換処理は、前記実施の形態１と同様である。 時
刻t２では実行プログラム切換回路41がデータ退避信号
を格納領域指定回路42とレジスタデータ退避回路43とに
供給する。格納領域指定回路42には、実行中の通常処理
のレジスタデータを格納する領域のアドレスデータがタ
スクマネージャ処理によってあらかじめ設定されてお
り、実行プログラム切換回路41からデータ退避信号が供
給されると、処理０に対応したアドレスデータをアドレ
スデコーダ９に供給する。レジスタデータ退避回路43は
データ退避信号が供給されると、第２のレジスタ群30の
各データをＲＡＭ８に順次供給し、ＲＡＭ８は格納領域
指定回路42からアドレスデコーダ９に供給されている処
理０に対応したアドレスデータに応じた格納領域にこれ
らのデータを順次格納する。また、ＲＡＭ８は実行アド
レス退避領域に一時的に格納した処理０の実行アドレス
データもＲＡＭ８の処理０に対応した格納領域に格納す
る。

【００６７】以上のレジスタデータ退避処理と並列に、
時刻t２からはタスクマネージャ処理のプログラムが実
行される。タスクマネージャ処理では通常処理の管理処
理として、まず時刻t２〜t３の期間に、複数の通常処理
の優先順位に基づいて、次に実行すべき通常処理を決定
する。

【００６８】時刻t３〜t４の期間では、実行する処理の
切り換えを行なうタイミングデータを実行プログラム切
換回路41に設定する。

【００６９】時刻t４〜t５の期間では、時刻t２〜t３の
期間で決定した次に実行する通常処理の実行準備を行な
う。すなわち、次に実行する通常処理である処理１に対
応したレジスタデータを第２のレジスタ群30に復帰する
ため、ＲＡＭ８の処理１に対応した格納領域に格納され
ている各レジスタデータを第２のレジスタ群30の各レジ
スタにそれぞれ復帰する。また、タスクマネージャ処理
は次の処理の切り換え時のために処理１に対応したレジ
スタデータの退避アドレスデータを格納領域指定回路42
に設定する。

【００７０】第２のレジスタ群30の各レジスタへのデー
タ設定及び格納領域指定回路42に対しアドレスデータの
設定が終了すると、タスクマネージャ処理は処理終了命
令を実行し、これにより命令解読回路５から実行プログ
ラム切換回路41に通常処理起動指令が供給される。

【００７１】時刻t５では前記実施の形態１の時刻t６の
動作と同様となり、さらに、時刻t６においても実施の
形態１の時刻t７と同様で、処理０から処理１へと実行
する処理が再開される。

【００７２】以上のことから、実施の形態１と同様に実
行プログラム切換回路41の内部のカウンタか入力端子41
aからの信号入力により、通常処理の実行アドレスデー
タがＲＡＭ８に退避され、タスクマネージャ処理の実行
アドレスデータがプログラムカウンタ２に設定され、通
常処理からタスクマネージャ処理へと切り換わる。これ
と同時にレジスタ切換回路40によって、有効なレジスタ
が第２のレジスタ群30から第１のレジスタ群20へと切り
換えられる。

【００７３】タスクマネージャ処理内では次に実行する
処理の決定と、次回の処理の切り換えのためのレジスタ
データの退避アドレスデータを格納領域指定回路42に設
定した後に、実行プログラム切換回路41に通常処理起動
信号を発生させるための処理を行なう。

【００７４】これと並列して、実行プログラム切換回路
41からデータ退避信号が出力されることによって、格納
領域指定回路42は処理０に対応したアドレスデータをア
ドレスデコーダ９に供給し、レジスタデータ退避回路43
は第２のレジスタ群30の各レジスタデータをＲＡＭ８に
供給する。さらに、ＲＡＭ８は格納領域指定回路42から
アドレスデコーダ９に供給されている処理０に対応した
アドレスデータに応じた格納領域にこれらのレジスタデ
ータを順次格納する。

【００７５】すなわち、タスクマネージャ処理実行中
に、実行プログラム切換回路41からデータ退避信号が出
力され、格納領域指定回路42はレジスタデータを格納す
るためのアドレスデータをアドレスデコーダ９に供給
し、レジスタデータ退避回路43は第２のレジスタ群30の
各レジスタデータをＲＡＭ８に供給することによって、
第２のレジスタ群30の各レジスタデータがＲＡＭ８に格
納される。

【００７６】その結果、通常処理の実行を管理するタス
クマネージャ処理の実行中に、通常処理を実行するため
のレジスタデータをＲＡＭ８に退避することが可能とな
り、複数のプログラム処理を時分割で実行する場合に処
理の切り換えに要する時間をさらに短縮することが可能
となる。

【００７７】図５は本発明の実施の形態３におけるマイ
クロプロセッサの構成を示すブロック図である。図５に
おいて、１はタイミングジェネレータ、１aは入力端
子、２はプログラムカウンタ、３は命令ＲＯＭ、４は命
令選択回路、５は命令解読回路、８はＲＡＭ、９はアド
レスデコーダ、16はＡＬＵ、17はＩ／Ｏポート、17i０
〜17i15は入力端子、17o０〜17o15は出力端子、18はデ
ータバス、19はアドレスバス、20は第１のレジスタ群、
30は第２のレジスタ群、40はレジスタ切換回路、41は実
行プログラム切換回路、41aは入力端子、42は格納領域
指定回路、44は読出領域指定手段となる読出領域指定回
路、45はレジスタデータ交換手段となるレジスタデータ
交換回路である。

【００７８】また、図６は本発明の実施の形態３におけ
るマイクロプロセッサで実行する処理を切り換える場合
の動作の流れを示した図である。図６において、実施の
形態２と同様に通常処理、およびタスクマネージャ処理
と、割込切換処理のそれぞれの動作順序を示している。

【００７９】本実施の形態３の図５と実施の形態２の図
３に示した構成の違いは、レジスタデータ退避回路43に
代えてレジスタデータ交換回路45と、読出領域指定回路
44とを設けた点である。以下に前記の各部についてその
動作を説明する。

【００８０】格納領域指定回路42は、実行中の通常処理
の各レジスタデータを格納する領域のアドレスデータが
設定され、実行プログラム切換回路41からデータ退避信
号が供給されると、このアドレスデータをアドレスデコ
ーダ９に供給する。さらに、読出領域指定回路44から供
給され、次に実行されるデータの格納領域を示すアドレ
スデータを格納する。

【００８１】読出領域指定回路44は、次に実行する通常
処理のレジスタデータが格納されている領域のアドレス
データがタスクマネージャ処理により設定されて、実行
プログラム切換回路41からデータ復帰信号が供給される
と、このアドレスデータをアドレスデコーダ９および格
納領域指定回路42に供給する。

【００８２】レジスタデータ交換回路45は、実行プログ
ラム切換回路41からデータ退避信号が供給されると、第
２のレジスタ群30の各レジスタに格納されているレジス
タデータをＲＡＭ８に供給し、ＲＡＭ８は格納領域指定
回路42からアドレスデコーダ９に供給されているアドレ
スデータに応じた格納領域にこれらのレジスタデータを
順次格納する。また、実行プログラム切換回路41からデ
ータ退避信号が供給されると、ＲＡＭ８は読出領域指定
回路44からアドレスデコーダ９に供給されているアドレ
スデータに応じた格納領域に格納されている各レジスタ
データを、第２のレジスタ群30の各レジスタに順次格納
する。

【００８３】図５，図６に示した実施の形態３のマイク
ロプロセッサについて、その動作を説明する。実行する
処理は前記実施の形態２と同様に、処理０の次に処理１
を実行するものとし、図６において、時刻t１以前では
通常処理として処理０の処理プログラムが実行されてお
り、第２のレジスタ群30が動作状態となっている。ま
た、実施の形態３の動作において、図６に示す時刻t０
〜t２までの通常処理，タスクマネージャ処理，割込切
換処理は、前記実施の形態２と同様である。

【００８４】さらに、実施の形態２において、時刻t２
の動作で格納領域指定回路42に、実行中の通常処理のレ
ジスタデータを格納する領域のアドレスデータの設定を
タスクマネージャ処理で行なうが、実施の形態３ではタ
スクマネージャ処理または読出領域指定回路44によって
行なわれる。また、タスクマネージャ処理では通常処理
の管理処理として、時刻t２〜t３の期間に複数の通常処
理の優先順位に基づいて、次に実行すべき通常処理を決
定し、次に実行する通常処理すなわち処理１に対応した
レジスタデータが格納されているＲＡＭ８の各アドレス
データを読出領域指定回路44に設定する。

【００８５】タスクマネージャ処理が読出領域指定回路
44にアドレスデータを設定すると時刻t３で実行プログ
ラム切換回路41がデータ復帰信号を読出領域指定回路44
とレジスタデータ交換回路40とに供給する。データ復帰
信号が供給されると、ＲＡＭ８は読出領域指定回路44か
らアドレスデコーダ９に供給されるアドレスデータに応
じた格納領域に格納されている各レジスタデータをレジ
スタデータ交換回路４５に供給する。レジスタデータ交
換回路４５はこれらのレジスタデータを第２のレジスタ
群30の各レジスタに順次格納しレジスタデータの復帰動
作が行なわれる。また、ＲＡＭ８は読出領域指定回路44
から供給されるアドレスデータにしたがって、処理１の
実行アドレスデータを実行アドレス退避領域に格納す
る。

【００８６】さらに、読出領域指定回路44はアドレスデ
ータを格納領域指定回路42にも供給し、格納領域指定回
路42は供給されるアドレスデータを次の処理の切り換え
時のために処理１に対応したレジスタデータの退避アド
レスデータとして内部に格納する。

【００８７】以上のレジスタデータ復帰動作と並列し
て、時刻t３〜t４ではタスクマネージャ処理によって実
行プログラム切換回路41に実行する処理の切り換えを行
なうタイミングデータの設定が実行される。

【００８８】第２のレジスタ群30の各レジスタへのレジ
スタデータ復帰及び格納領域指定回路42への対しアドレ
スデータの設定が終了すると、タスクマネージャ処理は
処理終了命令を実行し、これにより命令解読回路５から
実行プログラム切換回路41に通常処理起動指令が供給さ
れる。

【００８９】時刻t４の動作は前記実施の形態２の時刻t
５と同様となり、さらに、時刻t５においても実施の形
態２の時刻t６と同様で、処理０から処理１へと実行す
る処理が再開される。

【００９０】以上のことから、実施の形態２と同様に実
行プログラム切換回路41の内部のカウンタか入力端子41
aからの信号入力により、通常処理の実行アドレスデー
タがＲＡＭ８に退避され、タスクマネージャ処理の実行
アドレスデータがプログラムカウンタ２に設定され、通
常処理からタスクマネージャ処理へと切り換わる。これ
と同時にレジスタ切換回路40によって、有効なレジスタ
が第２のレジスタ群30から第１のレジスタ群20へと切り
換えられる。

【００９１】そして、タスクマネージャ処理内では次に
実行する処理の決定が行なわれるが、この実行に並列に
処理０のレジスタデータの退避が行なわれる。すなわ
ち、実行プログラム切換回路41からデータ退避信号が出
力されることによって、格納領域指定回路42は処理０に
対応したアドレスデータをアドレスデコーダ９に供給
し、レジスタデータ交換回路45は第２のレジスタ群30の
各レジスタデータをＲＡＭ８に供給する。さらに、ＲＡ
Ｍ８は格納領域指定回路42からアドレスデコーダ９に供
給されている処理０に対応したアドレスデータに応じた
格納領域にこれらのレジスタデータを順次格納する。

【００９２】タスクマネージャ処理で次に実行する処理
が決定され、読出領域指定回路44に処理１のレジスタデ
ータが格納されているＲＡＭ８のアドレスデータが設定
されると、実行プログラム切換回路41がデータ復帰信号
を読出領域指定回路44とレジスタデータ交換回路45とに
供給する。データ復帰信号が供給されると、ＲＡＭ８は
読出領域指定回路44からアドレスデコーダ９に供給され
ているアドレスデータに応じた格納領域に格納されてい
る各レジスタデータをレジスタデータ交換回路45に供給
し、レジスタデータ交換回路45はこれらのレジスタデー
タを第２のレジスタ群30の各レジスタに順次格納しレジ
スタデータの復帰動作が行なわれる。

【００９３】また、読出領域指定回路44はアドレスデー
タを格納領域指定回路42にも供給し、格納領域指定回路
42は供給されるアドレスデータを次の処理の切換時のた
めに処理１に対応したレジスタデータの退避アドレスデ
ータとして内部に格納する。

【００９４】すなわち、タスクマネージャ処理実行中
に、実行プログラム切換回路41からデータ退避信号が出
力されると、格納領域指定回路42はレジスタデータを格
納するためのアドレスデータをアドレスデコーダ９に供
給する。レジスタデータ交換回路45は第２のレジスタ群
30の各レジスタデータをＲＡＭ８に供給することによっ
て、第２のレジスタ群30の各レジスタデータがＲＡＭ８
に退避される。実行プログラム切換回路41からデータ復
帰信号が出力されると、読出領域指定回路44はレジスタ
データを復帰するためのアドレスデータをアドレスデコ
ーダ９に供給し、レジスタデータ交換回路45はＲＡＭ８
に格納されている第２のレジスタ群30の各レジスタデー
タを第２のレジスタ群30に設定することによって、第２
のレジスタ群30の各レジスタデータを復帰する。

【００９５】その結果、通常処理の実行を管理するタス
クマネージャ処理の実行中に、実行を中断する通常処理
のレジスタデータの退避と実行を再開する通常処理のレ
ジスタデータの復帰を行なうことが可能となり、複数の
プログラム処理を時分割で実行する場合の切り換えに要
する時間をさらに短縮することが可能となる。

【００９６】なお、実施の形態１〜３では、いずれのレ
ジスタ群も５つのレジスタで構成される場合について説
明しているが、いくつのレジスタで構成される場合でも
全く同様にして、プログラムの実行の切換時間を短縮す
ることができる。

【００９７】また、タスクマネージャ処理の起動信号
は、実行プログラム切換回路41の内部のタイマーがプロ
グラムによってあらかじめ設定されたカウントデータを
カウントするごとに発生する場合について説明している
が、入力端子41aから外部信号が入力された場合にタス
クマネージャ処理の起動信号が発生するような構成にし
ても、全く同様にプログラムの実行の切換時間を短縮す
ることができる。

【００９８】

【発明の効果】以上説明したように、本発明のマイクロ
プロセッサによれば、処理管理プログラム専用の第１の
レジスタ群と通常処理全てに共用の第２のレジスタ群の
２つのレジスタ群を有し、処理管理プログラムの実行時
にはレジスタ切換手段により第１のレジスタ群を動作状
態とする。これにより、実行処理の切り換えを行なう度
に処理管理プログラムのレジスタデータの復帰および退
避を行なわずに処理管理プログラムを実行し、複数の処
理プログラムを時分割で実行することができる。その結
果、処理管理プログラムが複雑とならず、また処理プロ
グラムの実行切換時間も短縮することができる。

【００９９】また、実行処理の切り換え時には、レジス
タデータ退避手段が格納領域指定手段に格納されている
格納領域指定データに基づいて、処理管理プログラムの
実行中に自動的に通常処理のレジスタデータをレジスタ
データ格納手段に格納する。これにより、処理管理プロ
グラムのソフトウエア処理により通常処理のレジスタデ
ータの退避を行なわずに複数の処理プログラムを時分割
で実行することができる。その結果、処理管理プログラ
ム処理の実行と並列にレジスタデータの退避が行なわれ
るため、プログラムの実行切換時間をさらに短縮するこ
とができる。

【０１００】また、実行処理の切り換え時には、レジス
タデータ交換手段が格納領域指定手段および読出領域指
定手段に格納されているデータに基づいて、処理管理プ
ログラムの実行中に自動的に通常処理のレジスタデータ
の退避および復帰を行なう。これにより、処理管理プロ
グラムのソフトウエア処理により通常処理のレジスタデ
ータの退避および復帰を行なわずに複数の処理プログラ
ムを時分割で実行することができる。その結果、処理管
理プログラム処理の実行と並列にレジスタデータの退避
と復帰が行なわれるため、処理プログラムの実行切換時
間をよりいっそう短縮することができるという効果を奏
する。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるマイクロプロセ
ッサの構成を示すブロック図である。

【図２】本発明の実施の形態１におけるマイクロプロセ
ッサで実行する処理を切り換える場合の動作の流れを示
した図である。

【図３】本発明の実施の形態２におけるマイクロプロセ
ッサの構成を示すブロック図である。

【図４】本発明の実施の形態２におけるマイクロプロセ
ッサで実行する処理を切り換える場合の動作の流れを示
した図である。

【図５】本発明の実施の形態３におけるマイクロプロセ
ッサの構成を示すブロック図である。

【図６】本発明の実施の形態３におけるマイクロプロセ
ッサで実行する処理を切り換える場合の動作の流れを示
した図である。

【図７】従来のマイクロプロセッサの構成を示したブロ
ック図である。

【図８】マイクロプロセッサで実行する処理を切り換え
る場合の動作の流れを示した図である。

【符号の説明】

１…タイミングジェネレータ、 １a…入力端子、 ２
…プログラムカウンタ、３…命令ＲＯＭ、 ４…命令選
択回路、 ５…命令解読回路、 ６…タイマー、 ７…
割込処理起動回路、 ７a，17i０〜17i15，41a…入力端
子、 ８…ＲＡＭ、 ９…アドレスデコーダ、 10…レ
ジスタ群、 11，21，31…レジスタa、12，22，32…レ
ジスタb、 13，23，33…アキュムレータ、 14，24，3
4…フラグレジスタ、 15，25，35…スタックポイン
タ、 16…ＡＬＵ、 17…Ｉ／Ｏポート、 17o０〜17o
15…出力端子、 18…データバス、 19…アドレスバ
ス、20…第１のレジスタ群、 30…第２のレジスタ群、
40…レジスタ切換回路、41…実行プログラム切換回
路、 42…格納領域指定回路、 43…レジスタデータ退
避回路、 44…読出領域指定回路、 45…レジスタデー
タ交換回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 通常処理のプログラムや該プログラムの
   処理管理をするプログラムの実行に用いられる少なくと
   も２つ以上からなるレジスタ群と、プログラムの実行切
   換信号を発生する実行プログラム切換手段と、前記実行
   切換信号に基づいて、前記レジスタ群のいずれか１つを
   有効とするレジスタ切換手段と、前記プログラムのそれ
   ぞれに対応したレジスタデータを格納するレジスタデー
   タ格納手段とを備えたことを特徴とするマイクロプロセ
   ッサ。
2. 【請求項２】 通常の処理プログラムを管理する処理管
   理プログラムの実行に用いられる第１のレジスタ群と、
   通常の処理プログラムの実行に用いられる第２のレジス
   タ群と、前記処理管理プログラムと前記処理プログラム
   との実行切換信号を発生する実行プログラム切換手段
   と、前記実行切換信号に基づいて、前記第１および第２
   のレジスタ群のいずれか１つを有効とするレジスタ切換
   手段と、複数の処理プログラムのそれぞれに対応したレ
   ジスタデータを格納するレジスタデータ格納手段とを備
   えたことを特徴とするマイクロプロセッサ。
3. 【請求項３】 通常の処理プログラムを管理する処理管
   理プログラムの実行に用いられる第１のレジスタ群と、
   通常の処理プログラムの実行に用いられる第２のレジス
   タ群と、前記処理管理プログラムと前記処理プログラム
   との実行切換信号を発生する実行プログラム切換手段
   と、前記実行切換信号に基づいて、前記第１および第２
   のレジスタ群のいずれか１つを有効とするレジスタ切換
   手段と、複数の処理プログラムのそれぞれに対応したレ
   ジスタデータを格納するレジスタデータ格納手段と、実
   行中の処理プログラムのレジスタデータを格納する前記
   レジスタデータ格納手段の格納領域を示す格納領域指定
   データを設定する格納領域指定手段と、前記実行切換信
   号と前記格納領域指定データに基づいて、前記第２のレ
   ジスタ群のレジスタデータを前記レジスタデータ格納手
   段に退避させるレジスタデータ退避手段とを備えたこと
   を特徴とするマイクロプロセッサ。
4. 【請求項４】 通常の処理プログラムを管理する処理管
   理プログラムの実行に用いられる第１のレジスタ群と、
   通常の処理プログラムの実行に用いられる第２のレジス
   タ群と、前記処理管理プログラムと前記処理プログラム
   との実行切換信号を発生する実行プログラム切換手段
   と、前記実行切換信号に基づいて、前記第１および第２
   のレジスタ群のいずれか１つを有効とするレジスタ切換
   手段と、複数の処理プログラムのそれぞれに対応したレ
   ジスタデータを格納するレジスタデータ格納手段と、実
   行中の処理プログラムのレジスタデータを格納する前記
   レジスタデータ格納手段の格納領域を示す格納領域指定
   データを設定する格納領域指定手段と、次に実行する処
   理プログラムのレジスタデータを格納する前記レジスタ
   データ格納手段の格納領域を示す読出領域指定データを
   設定する読出領域指定手段と、前記実行切換信号と前記
   格納領域指定データおよび前記読出領域指定データに基
   づいて、前記第２のレジスタ群のレジスタデータを前記
   レジスタデータ格納手段に退避し、次に実行する処理プ
   ログラムのレジスタデータを前記第２のレジスタ群に復
   帰するレジスタデータ交換手段とを備えたことを特徴と
   するマイクロプロセッサ。