KR20110015154A - 입력 버퍼 회로, 반도체 메모리 장치 및 메모리 시스템 - Google Patents

입력 버퍼 회로, 반도체 메모리 장치 및 메모리 시스템 Download PDF

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Abstract

반도체 메모리 장치의 입력 버퍼 회로는 로직부, 클럭 인에이블 버퍼 및 클럭 버퍼를 포함한다. 클럭 인에이블 버퍼는 로직부에서 제공되는 클럭 신호의 정상적 입력 여부를 나타내는 판단 신호의 활성화에 응답하여 클럭 인에이블 신호를 버퍼링하여 내부 클럭 인에이블 신호로 제공한다. 클럭 버퍼는 내부 클럭 인에이블 신호의 활성화에 응답하여 클럭 신호를 버퍼링하여 내부 클럭 신호로 제공한다.

Description

입력 버퍼 회로, 반도체 메모리 장치 및 메모리 시스템{INPUT BUFFER CIRCUIT, SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치에 사용되는 입력 버퍼 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부에서 클럭 신호를 입력받아 상기 클럭 신호를 내부 동작의 기준 타이밍으로 하여 동작한다. 특히 동기식 디램(Synchronous DRAM)은 외부에서 인가되는 외부 클럭 신호에 동기되어 데이터의 리드(read) 및 라이트(write) 동작이 수행된다. 이러한 클럭 신호 및 커맨드들은 클럭 인에이블 신호(CKE)에 의하여 반도체 메모리 장치 내부로의 진입이 결정되는데 노이즈 등의 원인에 의하여 클럭 신호가 입력되기 전에 클럭 인에에블 신호가 먼저 반도체 메모리 장치로 입력되면, 반도체 메모리 장치는 잘못된 커맨드에 의하여 동작하게 되어 오작동을 일으키게 된다.
이에 따라, 본 발명의 목적은 클럭 인에이블 신호를 안정적으로 제어할 수 있는 입력 버퍼 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 입력 버퍼 회로를 구비하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 입력 버퍼 회로를 구비하는 메모리 시스템을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 로직부, 클럭 인에이블 버퍼 및 클럭 버퍼를 포함한다. 상기 로직부는 클럭 신호와 클럭 인에이블 신호에 응답하여 상기 클럭 신호의 정상적 입력여부를 나타내는 판단 신호를 제공한다. 상기 클럭 인에이블 버퍼는 상기 판단 신호의 활성화에 응답하여 상기 클럭 인에이블 신호를 버퍼링하여 내부 클럭 인에이블 신호로 제공한다. 상기 클럭 버퍼는 상기 내부 클럭 인에이블 신호의 활성화에 응답하여 상기 클럭 신호를 버퍼링하여 내부 클럭 신호로 제공한다.
실시예에 있어서, 상기 로직부는 상기 클럭 신호가 차동 신호인 경우, 상기 클럭 신호를 입력받는 오어 게이트 및 상기 오어 게이트의 출력과 상기 클럭 인에이블 신호를 논리곱 연산하여 상기 판단 신호로 제공하는 앤드 게이트를 포함할 수 있다.
실시예에 있어서, 상기 로직부는 상기 클럭 신호가 싱글-엔디드 신호인 경우, 상기 클럭 신호를 반전시키는 인버터, 상기 클럭 신호와 상기 인버터의 출력을 논리합 연산하는 오어 게이트 및 상기 오어 게이트의 출력과 상기 클럭 인에이블 신호를 논리곱 연산하여 상기 판단 신호로 제공하는 앤드 게이트를 포함할 수 있다.
실시예에 있어서, 상기 반도체 메모리 장치에 전원전압이 최초로 인가되는 파워업 모드의 경우, 상기 전원전압의 전압 레벨에 따라 상기 클럭 인에이블 신호를 상기 클럭 인에이블 버퍼에 선택적으로 제공하는 전압 레벨 감지 회로를 더 포함할 수 있다.
상기 전압 레벨 감지 회로는 상기 전원전압의 전압 레벨과 타겟 레벨을 비교하여 비교 신호를 출력하는 비교기 및 상기 비교 신호에 따라 상기 클럭 인에이블 신호를 접지에 연결하거나 상기 클럭 인에이블 신호를 상기 클럭 인에이블 버퍼에 제공하는 스위칭부를 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이를 포함하는 메모리 코어부, 버퍼부 및 입력 버퍼 회로를 포함한다. 상기 버퍼부는 내부 클럭 신호에 동기되어 상기 메모리 코어부에 내부 어드레스와 내부 제어 신호를 제공하는 복수의 버퍼들을 구비한다. 상기 입력 버퍼 회로는 클럭 신호와 클럭 인에이블 신호에 응답하여 상기 클럭 신호가 안정적으로 입력되는 경우에 활성화되는 내부 클럭 인에이블 신호를 생성하는 클럭 인에이블 버퍼와 상기 내부 클럭 인에이블 신호의 활성화에 응답하여 상기 클럭 신호를 버퍼링하여 상기 내부 클럭 신호로 제공하는 클럭 버퍼를 구비한다.
실시예에 있어서, 어드레스와 제어 신호들을 제공받아 상기 내부 클럭 인에이블 신호의 활성화에 응답하여 상기 내부 어드레스와 상기 내부 제어신호들을 제 공할 수 있다.
실시예에 있어서, 상기 입력 버퍼 회로는 상기 클럭 신호와 상기 클럭 인에이블 신호에 응답하여 상기 클럭 신호의 입력 여부를 나타내는 판단신호를 제공하는 로직부를 더 포함하고, 상기 클럭 인에이블 버퍼는 상기 판단 신호의 활성화에 응답하여 상기 클럭 인에이블 신호를 상기 내부 클럭 인에이블 신호로 제공할 수 있다.
상기 본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 또 다른실시예에 따른 메모리 시스템은 복수의 메모리 모듈들 및 상기 복수의 메모리 모듈들 각각에 대한 클럭 인에이블 신호를 생성하고, 각 메모리 모듈로 제공하여 상기 각 메모리 모듈의 동작을 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 모듈들 각각은 로직부, 클럭 인에이블 버퍼 및 클럭 버퍼를 포함한다. 상기 로직부는 클럭 신호와 상기 클럭 인에이블 신호에 응답하여 상기 클럭 신호의 정상적 입력여부를 나타내는 판단 신호를 제공한다. 상기 클럭 인에이블 버퍼는 상기 판단 신호의 활성화에 응답하여 상기 클럭 인에이블 신호를 버퍼링하여 내부 클럭 인에이블 신호로 제공한다. 상기 클럭 버퍼는 상기 내부 클럭 인에이블 신호의 활성화에 응답하여 상기 클럭 신호를 버퍼링하여 내부 클럭 신호로 제공한다.
실시예에 있어서, 상기 메모리 컨트롤러는 클럭 신호 생성부, 명령어 생성부, 인에이블 신호 생성부를 포함할 수 있다. 상기 클럭 신호 생성부는 상기 클럭 신호를 발생한다. 상기 명령어 생성부는 상기 클럭 신호에 따라 제어 명령을 생성하여 상기 각 메모리 모듈에 제공한다. 상기 인에이블 신호 생성부는 CPU로부터 요 청된 데이터 용량에 따라 활성화할 메모리 모듈의 개수를 결정하고, 결정된 개수의 메모리 모듈에 대하여 하이 레벨의 클럭 인에이블 신호를 제공하며, 나머지 메모리 모듈에 대하여는 로우 레벨의 클럭 인에이블 신호를 제공한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 제어 방법에서는 클럭 신호와 클럭 인에이블 신호에 응답하여 상기 클럭 신호의 정상적 입력 여부를 나타내는 판단 신호가 제공된다. 상기 판단 신호는 상기 클럭 신호가 정상적으로 입력되는 경우에만 활성화되는 신호이다. 상기 판단 신호의 활성화에 응답하여 클럭 인에이블 신호가 버퍼링되어 내부 클럭 인에이블 신호로 제공된다. 상기 내부 클럭 인에이블 신호의 활성화에 응답하여 상기 클럭 신호가 버퍼링되어 내부 클럭 신호로 제공된다.
본 발명에 따르면, 클럭 인에이블 신호의 활성화 시점을 클럭 신호를 통하여 제어하고, 다시 클럭 신호를 클럭 인에이블 신호를 이용하여 버퍼링함으로써 노이즈 등에 의하여 클럭 인에이블 신호가 클럭 신호보다 먼저 활성화되는 것을 방지할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르 게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 입력 버퍼 회로를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 입력 퍼버 회로(10)는 로직부(100), 클럭 인에이블 버퍼(CKE BUFFER, 300) 및 클럭 버퍼(CLOCK BUFFER, 200)를 포함한다.
상기 로직부(100)는 클럭 신호(CK)와 클럭 인에이블 신호(CKE)에 응답하여 클럭 신호(CK)의 정상적 입력 여부를 나타내는 판단 신호(DS)를 제공한다. 즉 상기 로직부(100)는 클럭 신호(CK)와 클럭 인에이블 신호(CKE)를 수신하고, 클럭 신호(CK)가 정상적으로 입력되는 경우에만 활성화되는 판단 신호(DS)를 제공한다. 따라서 판단 신호(DS)의 논리 레벨에 따라서 클럭 신호(CK)가 제대로 입력되는지를 판단할 수 있다. 예들 들어 클럭 신호(CK)가 정상적으로 입력되기 전에 클럭 인에이블 신호(CKE)가 활성화되더라도 판단 신호(DS)는 로직 로우가 된다.
상기 클럭 인에이블 버퍼(300)는 상기 판단 신호(DS)의 활성화에 응답하여 상기 클럭 인에이블 신호(CKE)를 버퍼링하여 내부 클럭 인에이블 신호(ICKE)로 제공한다. 즉 상기 클럭 인에이블 버퍼(300)는 상기 클럭 신호(CK)가 정상적으로 입력되는 경우에 활성화되는 내부 클럭 인에이블 신호(ICKE)를 제공한다.
상기 클럭 버퍼(200)는 상기 내부 클럭 인에이블 신호(ICKE)의 활성화에 응답하여 상기 클럭 신호(CK)를 버퍼링하고, 버퍼링된 클럭 신호(CK)를 내부 클럭 신호(ICK)로 제공한다. 이러한 내부 클럭 신호(ICK)에 동기되어 반도체 메모리 장치는 동작하게 된다. 즉, 상기 클럭 버퍼(200)는 판단 신호(DS)가 활성화되는 경우에만 동작하여 클럭 신호(CK)를 버퍼링하여 내부 클럭 신호(ICK)로 제공하기 때문에, 클럭 신호(CK)가 정상적으로 입력되지 않는 경우의 오작동을 방지할 수 있다.
이러한 클럭 신호(CK)는 차동 신호로 제공될 수도 있고, 싱글-엔디드(single-ended) 신호로 제공될 수도 있다.
도 2a는 본 발명의 일 실시예에 따른 도 1의 로직부의 구성을 나타내는 블록도이다.
도 2a는 클럭 신호(CK)가 차동 신호인 경우의 도 1의 로직부(100)의 구성을 나타낸다.
도 2a를 참조하면, 로직부(110)는 차동 클럭 신호(CK1, CK2)를 수신하는 오어 게이트(112), 오어 게이트(12)의 출력과 클럭 인에이블 신호(CKE)를 수신하여 논리곱 연산하고 그 결과에 따른 판단 신호(DS)를 제공하는 앤드 게이트(114)를 포함하여 구성될 수 있다. 오어 게이트(112)는 차동 클럭 신호(CK1, CK2)를 수신하여 논리합 연산한다. 따라서 차동 클럭 신호(CK1, CK2)가 정상적으로 입력되는 경우 오어 게이트(112)의 출력은 로직 하이가 된다. 따라서 판단 신호(DS)는 오어 게이트(112)의 출력이 로직 하이인 경우에만 로직 하이가 되므로 클럭 인에이블 신호(CKE)가 먼저 활성화되더라도 오작동을 방지할 수 있다.
도 2b는 본 발명의 다른 실시예에 따른 도 1의 로직부의 구성을 나타낸다.
도 2b는 클럭 신호(CK)가 싱글-엔디드 신호인 경우의 도 1의 로직부(100)의 구성을 나타낸다.
도 2b를 참조하면, 로직부(120)는 인버터(122), 오어(OR) 게이트(124) 및 앤드(AND) 게이트(126)를 포함하여 구성될 수 있다. 오어 게이트(124)는 클럭 신호(CK)와 클럭 신호(CK)가 인버터(122)에 의하여 반전된 신호를 수신하여 논리합 연산한다. 따라서 클럭 신호(CK)가 정상적으로 입력되는 경우에, 오어 게이트(122)의 출력은 로직 하이가 된다. 앤드 게이트(122)의 출력인 판단 신호(DS)는 오어 게이트(122)의 출력이 로직 하이인 경우에만 로직 하이가 되므로 클럭 인에이블 신호(CKE)가 먼저 활성화되더라도 오작동을 방지할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 1의 클럭 인에이블 버퍼를 나타내는 회로도이다.
도 3을 참조하면, 클럭 인에이블 버퍼(300)는 기준 신호(VREF)와 클럭 인에이블 신호(CKE)를 각각 입력받는 엔모스 트랜지스터들(315, 316), 판단 신호(DS)가 반전된 신호를 게이트로 입력받으며, 드레인이 엔모스 트랜지스터들(315, 316)의 소스에 공통으로 연결되고, 소스는 접지전원(GND)에 연결되는 엔모스 트랜지스터(317)를 포함한다. 클럭 인에이블 버퍼(300)는 또한 피모스 트랜지스터들(311, 312, 313, 314)과 인버터들(322, 323)을 포함한다. 피모스 트랜지스터(311)의 소스는 전원전압(VDD)에 연결되고 게이트는 다이오드 연결된다. 또한 피모스 트랜지스터(311)의 게이트는 피모스 트랜지스터(312)의 게이트에 연결된다. 피모스 트랜지스터들(311, 312)는 전류 미러를 형성한다. 피모스 트랜지스터(313)의 소스는 전원 전압(VDD)에 연결되고, 드레인인 피모스 트랜지스터(311)의 드레인에 연결된다. 피모스 트랜지스터(313)의 게이트로는 판단 신호(DS)의 반전 신호가 인가된다. 피모스 트랜지스터(312)의 소스는 전원전압(VDD)에 연결되고, 드레인인 피모스 트랜지스터(314)의 드레인에 연결된다. 피모스 트랜지스터(314)의 소스는 전원전압(VDD)에 연결되고, 드레인은 인버터(322)의 입력에 연결된다. 인버터들(322)는 피모스 트랜지스터들(312, 314)의 드레인에 공통으로 연결되고, 인버터(323)는 인버터(322)의 출력을 반전시켜 내부 클럭 인에이블 신호(ICKE)로 제공한다. 이와 같은 구조로 판단 신호(CK)가 로직 하이인 경우에만 클럭 인에이블 신호(CKE)가 버퍼링되어 내부 클럭 인에이블 신호(ICKE)로 제공된다.
도 1의 입력 버퍼 회로(100)는 일반적인 동작시의 입력 버퍼회로의 구조를 나타낸다.
반도체 메모리 장치의 전원전압이 최초로 인가되는 파워업 모드의 경우, 외부의 노이즈로 인하여 전원전압이 일정레벨에 도달하기도 전에 클럭 인에이블 신호(CKE)가 활성화되어 반도체 메모리 장치의 오작동을 유발하는 경우가 있다.
도 4는 본 발명의 다른 실시예에 따른 입력 버퍼 회로의 구성을 나타내는 블록도이다.
도 4의 입력 버퍼 회로(20)는 반도체 장치의 파워 업 모드를 고려한 경우의 입력 버퍼 회로를 나타낸다. 반도체 메모리 장치에 인가되는 전원전압(VDD)은 점진적으로 증가하게 된다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 입력 버퍼 회로(20)는 로직부(100), 클럭 버퍼(200), 클럭 인에이블 버퍼(300) 및 전압 레벨 감지 회로(400)를 포함하여 구성될 수 있다. 도 4의 입력 버퍼 회로(20)의 로직부(100), 클럭 버퍼(200), 클럭 인에이블 버퍼(300)의 구성 및 동작은 도 1의 경우와 동일하므로 이에 대한 상세한 설명은 생략한다.
전압 레벨 감지 회로(400)는 반도체 메모리 장치에 전원전압(VDD)이 최초로 인가되는 파워업 모드의 경우, 상기 전원전압(VDD)의 전압 레벨에 따라 상기 클럭 인에이블 신호(CKE)를 상기 클럭 인에이블 버퍼(300)에 선택적으로 제공할 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 4의 전압 레벨 감지 회로를 나타내는 회로도이다.
도 5를 참조하면, 전압 레벨 감지 회로(400)는 비교기(410) 및 스위칭부(420)를 포함하여 구성될 수 있다. 비교기(410)는 전원 전압(VDD)의 레벨과 타겟 레벨(Vt)를 비교하고, 그 비교 결과에 따라 비교 신호(CPS)를 출력한다. 예를 들어 전원 전압(VDD)의 레벨이 타겟 레벨(VDD) 미만인 경우 비교 신호(CPS)는 로직 로우일 수 있다. 예를 들어 전원 전압(VDD)의 레벨이 타겟 레벨(Vt) 이상인 경우 비교 신호(CPS)는 로직 하이일 수 있다.
스위칭부(420)는 비교 신호(CPS)에 의하여 제어되는 스위치(421)로 구성될 수 있다. 예를 들어 전원 전압(VDD)의 레벨이 타겟 레벨(VDD) 미만이어서 비교 신호(CPS)가 로직 로우인 경우는 스위치(421)는 단자(422)에 연결되어 접지 전압(GND)으로 풀다운된다. 즉 클럭 인에이블 버퍼(300)에는 접지 전압(GND)이 연결된다. 예를 들어 전원 전압(VDD)의 레벨이 타겟 레벨(Vt) 이상 이어서 비교 신호(CPS)는 로직 하이인 경우, 스위치(421)는 단자(423)에 연결되어 클럭 인에이블 버퍼(300)에는 클럭 인에이블 신호(CKE)가 제공된다. 즉 본 발명의 일 실시예에 따른 전압 레벨 감지 회로(400)는 전원 전압(VDD)이 타겟 레벨(Vt)에 도달하기 전에는 클럭 인에이블 버퍼(300)를 접지 전압(GND)으로 풀다운 시켜 노이즈 등에 의한 클럭 인에이블 신호(CKE)의 클럭 인에이블 버퍼(300)로의 입력을 원천적으로 차단할 수 있다. 전원전압(VDD)이 타겟 레벨(Vt) 이상인 경우에는 클럭 인에이블 신호(CKE)가 지속적으로 클럭 인에이블 버퍼(300)에 제공되므로 이후의 동작은 도 1의 입력 버퍼 회로(10)와 동일하게 될 것이다.
도 6은 도 5의 입력 버퍼 회로의 동작을 나타내는 파형도이다.
도 6을 참조하면, 전원전압(VDD)의 레벨이 타겟 레벨(Vt) 미만인 시간(T1) 이전에는 클럭 인에이블 신호(CKE)가 접지 전압(GND)으로 풀 다운되는 것을 알 수 있다. 전원전압(VDD)의 레벨이 타겟 레벨(Vt) 이상이지만 클럭 신호(CK)가 입력되지 않는 구간(T1~T2)에는 클럭 인에이블 신호(CKE)는 접지 전압(GND)으로 풀 다운되지는 않지만 활성화되지는 않는 것을 알 수 있다. 시간(T2) 이후에 클럭 신호(CK)가 정상적으로 입력되는 경우에야 비로소 클럭 인에이블 신호(CKE)가 활성화되는 것을 알 수 있다.
도 6이 도 5의 입력 버퍼 회로(20)의 동작을 나타낸다고 기술되었지만, 도 6의 파형도는 도 1의 입력 버퍼 회로(10)의 동작에도 적용될 수 있다. 이 경우에는 시간(T1) 이후의 동작에만 적용될 수 있을 것이다.
도 1 및 도 5의 입력 버퍼 회로들(10, 20)은 여러 가지 방법으로 구현할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 입력 버퍼 회로를 나타내는 회로도이다.
도 7을 참조하면, 입력 버퍼 회로(30)는 인버터들(31, 33, 37, 39, 41), 버퍼(32), 노어 게이트(34), 낸드 게이트(42), 플립플롭(35) 및 트랜지스터들(을 포함하여 구성될 수 있다. 인버터(31)는 클럭 신호(CK)를 반전시킨다. 버퍼(32)는 클럭 인에이블 신호(CKE)를 버퍼링하여 플립플롭(35)의 입력으로 제공한다. 플립플롭(35)은 클럭 신호(CK)가 인버터들(31, 35)을 통하여 두 번 반전된 신호와 인버 터(31)를 통하여 한번 반전된 신호가 노어 연산된 결과에 동기되어 클럭 인에이블 신호(CKE)를 트랜지스터(36)의 제1 단자에 연결한다. 클럭 신호(CK)가 한번 반전된 신호는 인버터(37)에 의하여 다시 반전되어 트랜지스터(38)의 게이트에 인가된다, 트랜지스터(38)의 제1 단자는 트랜지스터(36)의 제2 단자에 연결되고, 트랜지스터(38)의 제2 단자는 인버터(39)의 출력에 연결되고, 인버터(39)의 입력은 트랜지스터(38)의 제1 단자에 연결된다. 인버터(41)의 입력은 인버터(39)의 입력에 연결되고, 인버터(41)는 내부 클럭 인에이블 신호(ICKE)를 제공한다. 낸드 게이트(42)는 클럭 신호(CK)와 내부 클럭 인에이블 신호(ICKE)를 낸드 연산하여 내부 클럭 신호(ICK)로 제공한다. 도 7의 입력 버퍼 회로(30)는 클럭 인에이블 신호(CKE)에 의하여 제어되어 클럭 신호(CK)를 내부 클럭 신호(ICK)로 변환하며, 비동기적으로 입력되는 클럭 인에이블 신호(CKE)는 클럭 신호(CK)에 의하여 스트로빙(strobing) 되어 내부 클럭 인에이블 신호(ICKE)로 변환된다. 이 내부 클럭 인에이블 신호(ICKE)에 의하여 클럭 신호(CK)를 제어하여 내부 클럭 신호(ICK)를 생성하도록 한다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(500)는 메모리 셀 어레이(510)를 구비하는 메모리 코어부(520), 버퍼부(530) 및 입력 버퍼 회로(550)를 포함하여 구성될 수 있다.
메모리 코어부(520)는 도시하지는 않았지만 메모리 셀 어레이(510)에 데이터를 라이트(write)하고 리드(read) 하기 위한 여러 구성요소들을 포함할 수 있다. 예를 들어, 메모리 코어부(520)는 센스 앰프, 칼럼 디코더, 로우 디코더 등을 포함할 수 있다.
도 9는 도 8의 버퍼부의 구성을 개략적으로 나타내는 블록도이다.
도 9를 참조하면, 버퍼부(530)는 복수의 버퍼들(531~535)과 복수의 래치들(541~545)을 포함한다.
이하 도 8 및 도 9를 참조하여, 반도체 메모리 장치(500)에 대하여 상세히 설명한다.
버퍼부(530)에 포함되는 버퍼들(531~535)은 각각 내부 클럭 인에이블 신호(ICKE)의 활성화에 응답하여 외부로부터 제공되는 어드레스(ADDR)와 제어 신호들(RAS, CAS, CS, WE)을 기준신호(REF)와 비교하여 버퍼링한다. 래치들(541~545) 각각은 버퍼들(531~535)의 출력을 내부 클럭 신호(ICK)에 동기되어 래치하고 내부 어드레스(IADDR)와 내부 제어 신호들(IRAS, ICAS, ICS, IWE)로 제공한다.
입력 버퍼 회로(550)는 도 1의 입력 버퍼 회로(10)가 채용될 수 있다. 따라서 입력 버퍼 회로(550)는 클럭 신호(CK)와 클럭 인에이블 신호(CKE)에 응답하여 상기 클럭 신호(CK)가 안정적으로 입력되는 경우에 활성화되는 내부 클럭 인에이블 신호(ICKE)를 생성하는 클럭 인에이블 버퍼(도 1의 300)와 상기 내부 클럭 인에이블 신호(ICKE)의 활성화에 응답하여 상기 클럭 신호(CK)를 버퍼링하여 상기 내부 클럭 신호(ICK)로 제공하는 클럭 버퍼(도 1의 200)를 구비할 수 있다. 내부 클럭 인에이블 신호(ICKE)는 버퍼부(530)의 버퍼들(531~535)에 제공되어 버퍼들(531~535)의 활성화를 결정한다. 또한 내부 클럭 신호(ICK)는 래치들(541~545) 각각에 제공되어 버퍼링된 신호의 래치시점을 결정한다.
또한 입력 버퍼 회로(550)는 도 1의 입력 버퍼 회로(10)와 마찬가지로 상기 클럭 신호(CK)와 상기 클럭 인에이블 신호(CKE)에 응답하여 상기 클럭 신호(CK)의 입력 여부를 나타내는 판단신호(DS)를 제공하는 로직부(도 1의 100)를 더 포함할 수 있다. 따라서 클럭 인에이블 버퍼(300)는 판단 신호(DS)의 활성화에 응답하여 상기 클럭 인에이블 신호(CKE)를 상기 내부 클럭 인에이블 신호(ICKE)로 제공할 수 있다.
이러한 입력 버퍼 회로는 반도체 메모리 장치 각각에 구비될 수도 있고 복수의 메모리 장치가 구비되는 메모리 모듈에 하나씩 구비될 수도 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(600)은 CPU(610), 메모리 컨트롤러(700) 및 복수의 메모리 모듈들(810~8n0)을 구비하는 메모리(800)를 포함한다.
본 메모리 시스템(600)은 전자장치(예, 프린터, 팩스, 스캐너와 같은 화상 형성 장치 및 TV 등) 컴퓨팅 시스템, 컴퓨터, 단말 장치 등과 같이 다양한 형태로 구현될 수 있다.
여기서 메모리 컨트롤러(700)는 CPU(610)의 제어하에 메모리(800)를제어하여 메모리(300)에 데이터를 라이트(write) 또는 리드(read)한다.
각 메모리 모듈들(810~8n0)은 복수의 메모리 장치들(811~81m, 821~82m, 8n1~8nm) 및 버퍼 회로(910~9n0)를 포함할 수 있다. 복수의 메모리 장치들(811~81m, 821~82m, 8n1~8nm)중 메모리 장치들(81m~8nm) 각각은 각 메모리 모듈들(810~8n0) 각각에 대한 동작 특성이 저장되는 비휘발성 메모리 장치일 수 있다. 나머지 메모리 장치들은 휘발성 메모리 장치일 수 있다.
여기서 동작 특성에 대한 정보는 메모리 어레이의 행 주소인 RAS와 열주소인 CAS를 보내는 시간가의 차이인 RAS to CAS, CAS를 제공받아 메모리 어레이에서 정확한 주소를 찾는데 소요되는 시간인 CAS Latency, 메모리(900)의 재충전 주기를 나타내는 리프레쉬(refresh)주기, 메모리(900)에서 데이터를 저장 및 인출하기 위해 메모리(900)에 접근하는데 소요되는 액세스 시간, 하나의 어드레스에서 데이터를 인출한 후 다른 어드레스에서 데이터를 인출하는데 발생하는 시간차인 프리차지(Precharge) 시간, 메모리 크기, 로우와 칼럼의 개수 등이 포함될 수 있다.
메모리 모듈들(810~8n0) 각각은 도 8의 버퍼부(530)와 입력 버퍼 회로(550)를 구비하는 버퍼 회로(910~9n0)를 포함할 수 있다. 또한 버퍼 회로(910~9n0)는 도 8의 입력 버퍼 회로(550)를 포함할 수 있고, 메모리 모듈들(810~8n0) 각각에 구비되는 복수의 메모리 장치들(811~81m, 821~82m, 8n1~8nm)은 도 8의 버퍼부(530)를 구비할 수도 있다. 또한 메모리 모듈들(810~8n0) 각각에 구비되는 복수의 메모리 장치들(811~81m, 821~82m, 8n1~8nm) 각각이 도 8의 버퍼부(530)와 입력 버퍼 회로(550)를 구비할 수 있다.
메모리 컨트롤러(600)는 메모리 모듈들(810~8n0) 각각을 처리 데이터 특성에 따라 제어하는 것으로, 데이터 생성부(710), 명령어 생성부(720), 동기 클럭 생성 부(730), 리프레쉬 제어기(740) 및 인에이블 신호 생성부(750)를 포함할 수 있다.
클럭 생성부(730)는 클럭 신호(CK)를 생성한다. 명령어 생성부(720)는 상기 클럭 신호(CK)에 동기되어 메모리 모듈들(810~8n0) 각각의 동작을 제어하기 위한 제어 명령(CAS, RAS, CS, WE)을 생성하여 메모리 모듈들(810~8n0)로 전송하여 데이터를 입출력하기 위한 메모리(900)의 해당 위치를 찾아낸다.
데이터 생성부(710)는 명령어 생성부(720)에서 찾아낸 해당 메모리 모듈의 위치에 데이터를 기입하거나 독출한다.
리프레쉬 제어기(740)는 메모리(900)의 리프레쉬 주기에 따라 메모리(900)가 리프레쉬 되도록 제어한다. 한편 메모리 모듈들(810~8n0)은 인에이블 신호 생성부(750)로부터 전송된 클럭 인에이블 신호(CKE)가 하이 레벨인 경우에만 리프레쉬 동작을 수행한다.
인에이블 신호 생성부(750)에서는 각 메모리 모듈별로 클럭 인에이블 신호(CKE)를 발생한다. 이때 클럭 인에이블 신호(CKE)는 클럭 신호(CK)에 동기되어 발생된다. 또한 인에이블 신호 생성부(750)는 CPU(610)로부터 요청된 데이터 용량에 따라 서로 다른 레벨의 클럭 인에이블 신호(CKE)를 각 메모리 모듈(810~8n0)에 인가할 수 있다. 즉 메모리 모듈(810~8n0)들 각각에는 클럭 인에이블 신호들(CKE1~CKEn) 각각이 인가된다.
즉 CPU로부터 요구되는 데이터 용량에 따라 클럭 인에이블 신호들(CKE1~CKEn)을 선택적으로 활성화시켜 메모리 모듈(810~8n0)들 각각에 인가하여 메모리 모듈(810~8n0)을 선택적으로 활성화할 수 있다. 하이 레벨의 클럭 인에이블 신호(CKE)가 인가되는 메모리 모듈은 메모리 컨트롤러(700)의 제어에 따라서 요구되는 동작을 수행하고, 로우 레벨의 클럭 인에이블 신호(CKE)가 인가되는 메모리 모듈은 파워 다운 모드에 진입할 수 있다. 따라서 처리 데이터 용량에 따라 각 메모리 모듈(810~8n0)의 동작을 제어함으로써 메모리 모듈 구동에 따른 전류 소모를 최소화할 수 있다.
또한 버퍼 회로들(910~9n0) 각각은 도 8의 입력 버퍼 회로(550)를 구비하여 클럭 신호(CK)가 정상적으로 입력되는 경우에 클럭 인에이블 신호(CKE)를 버퍼링하여 내부 클럭 인에이블 신호(CKE)로 제공하고, 이 내부 클럭 인에이블 신호(CKE)의 활성화에 응답하여 클럭 신호(CK)를 내부 클럭 신호(ICK)로 제공할 수 있다. 따라서 클럭 인에이블 신호(CKE)가 활성화되어 입력되더라도 클럭 신호(CK)가 정상적으로 입력되기 전에는 내부 클럭 인에이블 신호(ICKE)가 활성화되지 않으므로 노이즈 등에 의한 오작동을 방지할 수 있다.
또한 버퍼 회로들(910~9n0) 각각은 도 4의 입력 버퍼 회로(20)를 구비하여 전원전압이 최초로 인가되는 파워업 모드시에는 전원전압(VDD)이 타겟 레벨(Vt) 이상인 경우에만 클럭 인에이블 신호(CKE)의 진입이 허용되어 노이즈 등에 의한 오작동을 방지할 수도 있다.
또한 도 1의 입력 버퍼 회로(10), 도 4의 입력 버퍼 회로(20) 등은 인에이블 신호 생성부(750)에 포함되어 구성될 수도 있다. 이 경우 메모리 모듈(810~8n0) 각각에는 내부 클럭 인에이블 신호(ICKE)가 제공될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제어 방법을 나 타내는 흐름도이다.
이하 도 1 및 도 11을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제어 방법에 대하여 설명한다.
먼저 클럭 신호(CK)와 클럭 인에이블 신호(CKE)에 응답하여 클럭 신호(CK)의 정상적 입력 여부를 나타내는 판단 신호(DS)가 제공된다(S910). 상기 판단 신호(DS)는 클럭 신호(CK)가 정상적으로 입력되는 경우에만 활성화되는 신호이다. 판단 신호(DS)의 활성화에 응답하여 클럭 인에이블 신호(CKE)가 버퍼링되어 내부 클럭 인에이블 신호(ICKE)로 제공된다(S920). 내부 클럭 인에이블 신호(ICKE)의 활성화에 응답하여 클럭 신호(CK)가 버퍼링되어 내부 클럭 신호(ICK)로 제공된다(S930). 이러한 내부 클럭 신호(ICK)에 동기되어 반도체 메모리 장치는 동작하게 된다. 따라서 클럭 신호(CK)가 정상적으로 입력되지 않는 경우의 노이즈로 인한 클럭 인에이블 신호(CKE)의 활성화를 방지하여 반도체 메모리 장치의 오작동을 방지할 수 있다.
본 발명에 따르면, 클럭 인에이블 신호의 활성화 시점을 클럭 신호를 통하여 제어하고, 다시 클럭 신호를 클럭 인에이블 신호를 이용하여 버퍼링함으로써 노이즈 등에 의하여 클럭 인에이블 신호가 클럭 신호보다 먼저 활성화되는 것을 방지할 수 있다. 따라서 이러한 입력 버퍼 회로는 반도체 메모리 장치 뿐만 아니라 메모리 모듈에도 적용될 수 있어 대용량 메모리의 오작동을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 입력 버퍼 회로를 개략적으로 나타내는 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 도 1의 로직부의 구성을 나타내는 블록도이다.
도 2b는 본 발명의 다른 실시예에 따른 도 1의 로직부의 구성을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 도 1의 클럭 인에이블 버퍼를 나타내는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 입력 버퍼 회로의 구성을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 도 4의 전압 레벨 감지 회로를 나타내는 회로도이다.
도 6은 도 5의 입력 버퍼 회로의 동작을 나타내는 파형도이다.
도 7은 본 발명의 또 다른 실시예에 따른 입력 버퍼 회로를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 9는 도 8의 버퍼부의 구성을 개략적으로 나타내는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제어 방법을 나타내는 흐름도이다.

Claims (10)

  1. 반도체 메모리 장치의 입력 버퍼 회로로서,
    클럭 신호와 클럭 인에이블 신호에 응답하여 상기 클럭 신호의 정상적 입력여부를 나타내는 판단 신호를 제공하는 로직부;
    상기 판단 신호의 활성화에 응답하여 상기 클럭 인에이블 신호를 버퍼링하여 내부 클럭 인에이블 신호로 제공하는 클럭 인에이블 버퍼; 및
    상기 내부 클럭 인에이블 신호의 활성화에 응답하여 상기 클럭 신호를 버퍼링하여 내부 클럭 신호로 제공하는 클럭 버퍼를 포함하는 입력 버퍼 회로.
  2. 제1항에 있어서, 상기 로직부는,
    상기 클럭 신호가 차동 신호인 경우,
    상기 클럭 신호를 입력받는 오어 게이트; 및
    상기 오어 게이트의 출력과 상기 클럭 인에이블 신호를 논리곱 연산하여 상기 판단 신호로 제공하는 앤드 게이트를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  3. 제1항에 있어서, 상기 로직부는,
    상기 클럭 신호가 싱글-엔디드 신호인 경우,
    상기 클럭 신호를 반전시키는 인버터;
    상기 클럭 신호와 상기 인버터의 출력을 논리합 연산하는 오어 게이트; 및
    상기 오어 게이트의 출력과 상기 클럭 인에이블 신호를 논리곱 연산하여 상기 판단 신호로 제공하는 앤드 게이트를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  4. 제1항에 있어서,
    상기 반도체 메모리 장치에 전원전압이 최초로 인가되는 파워업 모드의 경우,
    상기 전원전압의 전압 레벨에 따라 상기 클럭 인에이블 신호를 상기 클럭 인에이블 버퍼에 선택적으로 제공하는 전압 레벨 감지 회로를 더 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  5. 제4항에 있어서, 상기 전압 레벨 감지 회로는,
    상기 전원전압의 전압 레벨과 타겟 레벨을 비교하여 비교 신호를 출력하는 비교기; 및
    상기 비교 신호에 따라 상기 클럭 인에이블 신호를 접지에 연결하거나 상기 클럭 인에이블 신호를 상기 클럭 인에이블 버퍼에 제공하는 스위칭부를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  6. 메모리 셀 어레이를 포함하는 메모리 코어부;
    내부 클럭 신호에 동기되어 상기 메모리 코어부에 내부 어드레스와 내부 제어 신호를 제공하는 복수의 버퍼들을 구비하는 버퍼부; 및
    클럭 신호와 클럭 인에이블 신호에 응답하여 상기 클럭 신호가 안정적으로 입력되는 경우에 활성화되는 내부 클럭 인에이블 신호를 생성하는 클럭 인에이블 버퍼와 상기 내부 클럭 인에이블 신호의 활성화에 응답하여 상기 클럭 신호를 버퍼링하여 상기 내부 클럭 신호로 제공하는 클럭 버퍼를 구비하는 입력 버퍼 회로를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 복수의 버퍼들은 어드레스와 제어 신호들을 제공받아 상기 내부 클럭 인에이블 신호의 활성화에 응답하여 상기 내부 어드레스와 상기 내부 제어신호들을 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 입력 버퍼 회로는
    상기 클럭 신호와 상기 클럭 인에이블 신호에 응답하여 상기 클럭 신호의 입력 여부를 나타내는 판단신호를 제공하는 로직부를 더 포함하고,
    상기 클럭 인에이블 버퍼는 상기 판단 신호의 활성화에 응답하여 상기 클럭 인에이블 신호를 상기 내부 클럭 인에이블 신호로 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 복수의 메모리 모듈들; 및
    상기 복수의 메모리 모듈들 각각에 대한 클럭 인에이블 신호를 생성하고, 각 메모리 모듈로 제공하여 상기 각 메모리 모듈의 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 모듈들 각각은
    클럭 신호와 상기 클럭 인에이블 신호에 응답하여 상기 클럭 신호의 정상적 입력여부를 나타내는 판단 신호를 제공하는 로직부;
    상기 판단 신호의 활성화에 응답하여 상기 클럭 인에이블 신호를 버퍼링하여 내부 클럭 인에이블 신호로 제공하는 클럭 인에이블 버퍼; 및
    상기 내부 클럭 인에이블 신호의 활성화에 응답하여 상기 클럭 신호를 버퍼링하여 내부 클럭 신호로 제공하는 클럭 버퍼를 포함하는 메모리 시스템.
  10. 제9항에 있어서, 상기 메모리 컨트롤러는,
    상기 클럭 신호를 발생하는 클럭 신호 생성부;
    상기 클럭 신호에 따라 제어 명령을 생성하여 상기 각 메모리 모듈에 제공하는 명령어 생성부; 및
    CPU로부터 요청된 데이터 용량에 따라 활성화할 메모리 모듈의 개수를 결정하고, 결정된 개수의 메모리 모듈에 대하여 하이 레벨의 클럭 인에이블 신호를 제공하며, 나머지 메모리 모듈에 대하여는 로우 레벨의 클럭 인에이블 신호를 제공하는 인에이블 신호 생성부를 포함하는 메모리 시스템.
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