JP2007334514A - 制御装置及び制御方法 - Google Patents

Abstract

【課題】電源投入時にＣＰＵの動作開始を待ち合わせるためのタイミング調整手段を要せず、速やかに装置を起動させることができるようにする。
【解決手段】電源投入後、システムリセットの解除に基づき、ＣＰＵ１０１は、ＡＳＩＣ１０４の内部クロックが安定したか否かに関わらずブートシーケンスを開始させ、ＲＯＭ１０８へのアクセスを実行する。一方、ＡＳＩＣ１０４は、このアクセスを受け入れ、内部クロックの安定状況に応じてバスブリッジ部のデータパスを切替えることで、支障なくＲＯＭ１０８から取り出したデータをＣＰＵ１０１に供給できるようにする。
【選択図】図１

Description

本発明は制御装置、制御方法及びプログラムに関し、特に、ＣＰＵに対して供給する外部メモリに保持された起動プログラムデータの転送を行うために用いて好適な技術に関する。

近年、半導体デバイスの動作周波数の高速化が進み、これに伴って、デバイス間で行われるデータ転送に対してさらなる速度向上が要求されるようになった。一般に、プリント基板上に配置されたデバイス間で実行されるデータ転送は、それぞれのデバイスが備える外部バス制御部を介して行われ、高速なデータ転送を必要とする場合にはクロック同期方式が用いられている。

この外部バスを介したクロック同期方式のデータ転送は、それぞれのデバイスに入力される同期クロックに基づいてデータの送受信が行われ、正確な転送を実現するために、この同期クロックが重要な役割を果たしている。

デバイス間のデータ転送がさらに高速化することによって、データを送受信する双方のデバイスにおいては僅かなタイミングのずれも許容されず、同期クロック入力に対して精密なクロック位相補正が必要とされるようになった。そのため、このような高速転送を必要とするデバイスは、クロック位相補正手段としてＰＬＬ（Phase Locked Loop）回路を内蔵する。

ここでＰＬＬ回路の動作を簡単に説明する。図３は、一般的なＰＬＬ回路の概略構成例を示すブロック図である。
図３において、基準クロックとして入力されたクロック信号は位相比較部に入力される。そして、電圧制御発振器（ＶＣＯ＝Voltage Controlled Oscillator）のクロック出力との位相比較が行われる。

位相比較部は、２つのクロック入力の位相差に応じたチャージポンプ信号を電流値として出力する。後段のフィルタ部は、不要なノイズ成分を除去した上で、電圧値に変換して後段のＶＣＯに与える。ＶＣＯは与えられた電圧に応じた周波数で発振し、さらに、分周したクロックを出力し、これがフィードバックループとなって２つのクロックの位相が一致するように機能する。

また、制御装置等に用いられて高速な処理を実行するＣＰＵは、電源起動時に自動的に外部に接続するＲＯＭ（不揮発性メモリ）に格納したプログラムデータを高速アクセスが可能なＲＡＭにロードして実行する（ブートシーケンス）機能を備えている。従来、このようにプログラムデータを保持するＲＯＭは、ＣＰＵの外部バスに接続する構成が用いられていた。

しかしながら、前述のように外部バス上でのデータ転送の高速化に伴って、高精度なタイミング設計を実現するために、プリント基板上での外部バス信号の配線長や分岐数に対するパターン設計上の制限は厳しくなっている。また、外部バスに接続するデバイスの端子による容量負荷も大きく影響するため、これまでのような構成が困難な状況となっている。その結果、高速な転送を必要としていないプログラムデータ保持用のＲＯＭについては、直接ＣＰＵの外部バスからではなく、より高速な転送を要するその他のデバイスを介して間接的にアクセスされる構成とすることが必要となっている。

前述したようにクロック同期方式のデータ転送では同期クロックが重要な役割を果たすが、この同期クロックが電源起動時に不安定となることで以下のように動作上の不都合を生じさせる。すなわち、電源投入後、しばらくの間は供給される電源電圧が不安定であるため、発振器から出力されるクロックに乱れが生じる。さらに、このクロックがデバイス内部のＰＬＬ回路の動作にも影響を与え、内部回路の誤動作の原因となってしまう。

このような問題に対して、特許文献１は、電源投入時に供給される不安定なクロック入力に起因する誤動作を回避するために、パワーオンリセット回路を工夫する方法を開示している。特許文献１に示されるパワーオンリセット回路によれば、一旦、入力されたリセット信号の解除により動作を開始させ、一定時間経過後に再度リセット信号を発生させることで、電源投入時の不安定なクロック供給の影響を回避することを可能としている。

特公平８−３７７７５号公報

ところが、前述したＣＰＵが実行するプログラムデータを保持するＲＯＭが、直接ＣＰＵの外部バスに接続されず、ブリッジ機能を提供するデバイスを通してデータを供給する構成とした場合には、以下に示す新たな問題を生じる可能性がある。

すなわち、バス間で同期転送を実行するバスブリッジを用いる構成では、外部バス上でデータを送受信する両方のデバイスにおいて、内部の同期クロックが安定して正確なデータ転送を実施可能な状態となった後に、一連のブートシーケンスを実行する必要がある。この場合、それぞれに内蔵するＰＬＬ回路が安定した同期クロックを発生するまでの時間は必ずしも一致しないため、ブリッジデバイスの内部同期クロックが安定していない状態でＣＰＵがブートシーケンスを実行すれば、動作異常となる可能性がある。このＰＬＬ回路の出力クロックが安定するまでの期間については、ＰＬＬ回路の応答特性だけではなく、環境温度や電源ノイズなどに影響される。

したがって、前記のようなパワーオンリセット回路を用いたとしても、両者の動作に適したタイミングのリセット信号を生成する必要があり、場合によってはそれぞれ異なるタイミングの信号を与えなければならない。そのために外部にタイミング調整手段を必要とする。

また、これ以外の方法として、ブリッジデバイスの内部クロックが安定したことを検知した後に、ＣＰＵにリセットを与える手段を設けることも考えられる。しかしながら、これらはいずれの場合も付加回路によるコストアップとなり、ブートシーケンス動作の遅延を招くという問題を生じさせるものである。

本発明は前述の問題点に鑑み、電源投入時にＣＰＵの動作開始を待ち合わせるためのタイミング調整手段を要せず、速やかに装置を起動させることができるようにすることを目的としている。

本発明の制御装置は、第１のバスに接続する制御手段と、前記制御手段に制御される記憶手段と、第２のバスに接続して前記制御手段が実行するプログラムデータを保持する記憶媒体と、前記第１のバスと前記第２のバスとの間でデータ転送を実行するバスブリッジ部とを備え、前記制御手段がプログラムを実行する前に、前記バスブリッジ部を介在させて前記記憶媒体より読み出したプログラムデータを前記記憶手段に転送するブートシーケンスを実行する制御装置であって、前記バスブリッジ部は、外部から供給されるクロックに基づき位相補正した内部クロックを生成するクロック制御手段と、前記クロック制御手段より生成されたクロックが安定したことを判定する判定手段と、前記第１のバスと第２のバスとの間のデータ転送において前記内部クロックに同期して転送を実行する第１のデータ転送手段と、前記第１のデータ転送手段を介さずに転送を実行する第２のデータ転送手段とを備え、前記判定手段の検出結果に基づいて、前記第１のデータ転送手段と前記第２のデータ転送手段とを選択して実行することを特徴とする。

本発明の制御方法は、第１のバスに接続する制御手段と、前記制御手段に制御される記憶手段と、第２のバスに接続して前記制御手段が実行するプログラムデータを保持する記憶媒体と、前記第１のバスと前記第２のバスとの間でデータ転送を実行するバスブリッジ部とを備え、前記制御手段がプログラムを実行する前に、前記バスブリッジ部を介在させて前記記憶媒体より読み出したプログラムデータを前記記憶手段に転送するブートシーケンスを実行する制御装置における制御方法であって、外部から供給されるクロックに基づき位相補正した内部クロックを生成するクロック制御工程と、前記クロック制御工程において生成されたクロックが安定したことを判定する判定工程と、前記第１のバスと第２のバスとの間のデータ転送において前記内部クロックに同期して転送を実行する第１のデータ転送工程と、前記第１のデータ転送工程を介さずに転送を実行する第２のデータ転送工程とを備え、前記判定工程における判定結果に基づいて、前記第１のデータ転送工程と前記第２のデータ転送工程とを選択して実行することを特徴とする。

本発明のプログラムは、前記の方法の各工程をコンピュータに実行させることを特徴とする。

本発明によれば、バスブリッジ内部で外部バス間での同期転送を制御する回路をバイパス可能な構成とし、内部クロックが安定するまでは、この同期転送制御部をバイパスするデータパスによってデータ転送が実行可能となる。これにより、従来必要であった電源投入時にＣＰＵの動作開始を待ち合わせるためのタイミング調整手段を要せず、速やかに装置を起動させることができる。

（第１の実施形態）
以下、添付図面に従って本発明の実施形態について詳細に説明する。
図１は、本実施形態におけるシステム全体の構成例を示すブロック図である。
図１において、ＣＰＵ１０１は、内蔵するメモリコントローラによりＲＡＭ１０２を制御するとともに、ＣＰＵバス１０３を介して、ＡＳＩＣ１０４との間で高速なデータ転送を実行する。

第１のクロック発生部１０５は、同期クロック１信号を発生し、ＣＰＵ１０１及びＡＳＩＣ１０４に信号を与える。また、電源監視部１０６は、電源供給状態を検出してシステムリセット信号を生成し、同じくＣＰＵ１０１及びＡＳＩＣ１０４に信号を与える。

ＡＳＩＣ１０４は、ローカルバス１０７を介してＲＯＭ１０８及びデータ処理部１０９に接続し、ＣＰＵ１０１は両者に対してＡＳＩＣ１０４を介してアクセスする。つまり、ＡＳＩＣ１０４は、ＣＰＵバス１０３とローカルバス１０７との間でデータを送受信するバスブリッジ機能を有するバスブリッジ部を内蔵する。さらに、第２のクロック発生部１１０は、前記同期クロック１信号とは異なる周波数である同期クロック２信号を発生し、これをＡＳＩＣ１０４及びデータ処理部１０９に与えている。

前記構成において、装置電源の投入により各部へ電源が供給されると、第１のクロック発生部１０５は同期クロック１信号を発生し、電源監視部１０６は一定時間経過後にシステムリセット信号を解除する。ＣＰＵ１０１及びＡＳＩＣ１０４は、内蔵するＰＬＬ回路によって前記同期クロック１信号とシステムリセット信号とに基づいて位相補正処理を開始し、補正後の同期クロック１信号を内部ロジック回路に供給する。

さらに、ＣＰＵ１０１はシステムリセット信号が解除されてから一定時間が経過するとプログラムデータを外部から取り込むブートシーケンスを開始させる。初期化されたＣＰＵ１０１は、ＣＰＵバス１０３に対して所定のアドレスからリードアクセスを開始し、読み出したデータをＲＡＭ１０２の所定のアドレスに書き込むというコピー動作を実行する。

この時、読み出されるプログラムデータは、前記構成においてはＣＰＵバス１０３に接続されていないＲＯＭ１０８に保持されているため、前記ＣＰＵ１０１からのＣＰＵバス１０３へのリードアクセスは、一旦ＡＳＩＣ１０４に受け付けられる。ＡＳＩＣ１０４は、ＣＰＵ１０１の代わりにＲＯＭ１０８からデータを読み出す。

また、本実施形態においては、ＲＯＭ１０８から読み出されたデータをＣＰＵ１０１に供給するブリッジ機能を備えており、予め設定されている数量のデータに相当するアドレス範囲に対してプログラムデータのコピーを順次実行していく。ＣＰＵ１０１は、所定数のデータのコピーを完了するとＲＡＭ１０２にコピーされたデータをプログラムとして動作させるべく、開始アドレスを示す所定値にプログラムカウンタを設定する。

このように一連のブートシーケンスを完了すると、ＣＰＵ１０１は、プログラムに従って所定の処理を実行することとなり、また、データ処理部１０９が必要とするデータを供給するため、ＡＳＩＣ１０４を介してデータ転送が実行される。

次に、前記構成における各デバイス間のデータ転送について説明する。なお、起動時にＲＡＭ１０２にロードされるプログラムデータを保持するＲＯＭ１０８は、それほど高速なアクセスを必要としていない。したがって、ＲＯＭ１０８はクロック同期方式を必要とせず、比較的低速な所定のタイミングでバス信号を操作することでデータを読み出せるデバイスを用いることができる。

図５は、ＲＯＭ１０８へのリードアクセスを示すローカルバス信号のタイミングチャートである。
図５に示すように、ローカルバスを駆動するＡＳＩＣ１０４は、ＲＯＭ１０８へのアクセスであることを示すチップセレクト信号（／ＣＳ）、アドレス信号（ＡＤＲ）、さらに、データの読み出しを要求するリード信号（／ＲＤ）をローレベルにドライブする。これに対してＲＯＭ１０８は、同期クロックを用いることなく、前記入力信号に基づいて要求されたデータ（ＤＡＴＡ）を出力する。

一方、前述したように高速な転送を必要とする場合は、クロック同期方式のデータ転送が用いられ、データを送受信するデバイスは、これに対応するバス制御部を備える。前記の構成では、ＣＰＵバス１０３に接続するＣＰＵ１０１とＡＳＩＣ１０４との間、また、ローカルバス１０７に接続するＡＳＩＣ１０４とデータ処理部１０９との間でクロック同期方式のデータ転送が実行される。

図６は、同期クロックを用いた高速バースト転送を示すローカルバス信号のタイミングチャートである。
図６に示すように、すべての信号は同期クロックに基づいて制御されており、定められたタイミングで所定数量のデータを連続して転送する。

また、このバースト転送を開始するためデータの要求側は転送を要求する信号（／ＲＥＱ）を与え、これに対して転送の準備ができたことを示す信号（／ＡＣＫ）を示す。さらに、これに引き続き、次の同期クロックの立ち上がりに同期して要求されたデータ（ＤＡＴＡ）が順次出力されていく。

次に、前述したＡＳＩＣ１０４に内蔵するバスブリッジ部の動作について説明する。
図２は、本実施形態におけるＡＳＩＣ１０４に内蔵するバスブリッジ部の構成例を示すブロック図である。図２に示すように、ＡＳＩＣ１０４は、２つのＰＬＬ回路を内蔵している。

第１のＰＬＬ回路２０１は、ＣＰＵバス１０３用の同期クロック１信号と、内部信号であるＰＬＬクロック１信号との間で位相補正を行う。一方、第２のＰＬＬ回路２０２は、ローカルバス１０７用の同期クロック２信号と、内部信号であるＰＬＬクロック２信号との間で位相補正を行う。この２つのＰＬＬ回路２０１、２０２は、外部より与えられたシステムリセット信号の解除によって位相補正動作を開始する。

また、同期転送制御部２０３は、ＣＰＵバス１０３から送受信されるデータとローカルバス１０７から送受信されるデータの受け渡しを制御するものである。ＣＰＵバス１０３側とのデータ転送は第１のセレクタ２０４を介して行われ、ローカルバス１０７側とのデータ転送は第２のセレクタ２０５を介して行われる。

また、ＣＰＵバス１０３からローカルバス１０７へのアクセスについては、これ以外に同期転送制御部２０３を介さずに転送するデータパスも備えている。どちらのデータパスを選択するかについては、２つのＰＬＬ回路２０１、２０２より出力される安定検出信号に従って制御される。

なお、この第１のＰＬＬ回路２０１及び第２のＰＬＬ回路２０２の出力安定検出については、前述の図３に示したフィルタの出力レベルによって判定することができる。すなわち、フィルタの出力電圧は、外部から与えられた同期クロックと２つのＰＬＬ回路２０１、２０２の出力である内部クロックの位相差に準じ、この出力レベルが所定の範囲にあれば、位相補正が適正に動作していることを示している。したがって、この状態が一定期間継続することによって、２つのＰＬＬ回路２０１、２０２の出力クロックが安定したと判定することが可能である。

前記構成からなる本実施形態の電源投入時におけるＡＳＩＣ１０４とその周辺の動作について図４に示すフローチャートに従って説明する。
装置電源の投入による基板への電源供給が開始されると、電源監視部１０６は、電源電圧レベルの変化によってこれを検出し、システムリセット信号を所定の時間有効とした後に解除する。このシステムリセット信号が有効である期間、ＡＳＩＣ１０４は、内部回路の初期化を行う（ステップＳ４０１）。

次に、リセット信号が解除されたか否かを判定する（ステップＳ４０２）。この判定の結果、解除された場合は、次のステップＳ４０３に進む。一方、ステップＳ４０２の判定の結果、解除されていない場合は、リセット信号が解除されるまでこの状態を保持する。

なお、この状態では、第１のＰＬＬ回路２０１、及び第２のＰＬＬ回路２０２は動作を開始していない。したがって、第１のＰＬＬ回路２０１、及び第２のＰＬＬ回路２０２が生成するＰＬＬ安定検出信号は"非安定"を示すレベルを保持している。また、このＰＬＬ安定検出信号に従う第１のセレクタ２０４及び第２のセレクタ２０５は、ＣＰＵバス１０３からローカルバス１０７に至るデータパスを同期転送制御部２０３を介さずに転送するよう選択されている。

さらに、所定時間が経過してシステムリセット信号が解除されると、第１のＰＬＬ回路２０１、及び第２のＰＬＬ回路２０２は位相補正動作を開始する（ステップＳ４０３）。第１のＰＬＬ回路２０１は前述したように、位相補正されたＰＬＬクロック１信号の安定出力を検出すると、ＰＬＬ１安定検出信号を"安定"を示すレベルに変化させる。また、第２のＰＬＬ回路２０２についても同様に位相補正されたＰＬＬクロック２信号の安定出力を検出すると、ＰＬＬ２安定検出信号を"安定"を示すレベルに変化させる。

次に、この２つのＰＬＬ安定検出信号がともに"安定"を示すレベルとなったか否かを判定する（ステップＳ４０４）。この判定の結果、"安定"を示すレベルとなった場合は、同期転送制御部２０３によるデータ転送を開始することが可能となる。一方、ステップＳ４０４の判定の結果、"安定"を示すレベルとなっていない場合は、"安定"を示すレベルとなるまで待機する。

この条件が成立した後は、ＣＰＵバス１０３からローカルバス１０７に至るデータパスを同期転送制御部２０３によって転送されるように第１のセレクタ２０４と第２のセレクタ２０５とが切り替えられる（ステップＳ４０５）。

前述のように、本実施形態の特徴は、バスブリッジ内部において、バス間での同期転送を制御する回路をバイパス可能な構成とし、内部クロックが安定するまでは、この同期転送制御部をバイパスするデータパスによってデータ転送を実行可能としたところにある。本実施形態に従えば、電源投入後、システムリセットの解除に基づき、ＣＰＵ１０１は、ＡＳＩＣ１０４の内部クロックが安定したか否かに関わらずブートシーケンスを開始させ、ＲＯＭ１０８へのアクセスを実行する。

一方、ＡＳＩＣ１０４は、このアクセスを受け入れ、前記のごとく、内部クロックの安定状況に応じてバスブリッジ部のデータパスを切替えることで支障なくＲＯＭ１０８から取り出したデータをＣＰＵ１０１に供給することが可能である。したがって、本実施形態によれば、電源投入時に各デバイス内部のＰＬＬ回路の動作状況に応じてＣＰＵ１０１の動作開始を待ち合わせるために従来必要であった外部でのタイミング調整手段を要しない。しかも、速やかに装置の起動を可能とする。

（本発明に係る他の実施形態）
前述した本発明の実施形態における制御装置を構成する各手段、並びに制御方法の各工程は、コンピュータのＲＡＭやＲＯＭなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び前記プログラムを記録したコンピュータ読み取り可能な記録媒体は本発明に含まれる。

また、本発明は、例えば、システム、装置、方法、プログラムもしくは記録媒体等としての実施形態も可能であり、具体的には、複数の機器から構成されるシステムに適用してもよいし、また、一つの機器からなる装置に適用してもよい。

なお、本発明は、前述した実施形態の機能を実現するソフトウェアのプログラム（実施形態では図４に示すフローチャートに対応したプログラム）を、システムまたは装置に直接、または遠隔から供給する。そして、そのシステムまたは装置のコンピュータが前記供給されたプログラムコードを読み出して実行することによっても達成される場合を含む。

したがって、本発明の機能処理をコンピュータで実現するために、前記コンピュータにインストールされるプログラムコード自体も本発明を実現するものである。つまり、本発明は、本発明の機能処理を実現するためのコンピュータプログラム自体も含まれる。

その場合、プログラムの機能を有していれば、オブジェクトコード、インタプリタにより実行されるプログラム、ＯＳに供給するスクリプトデータ等の形態であってもよい。

プログラムを供給するための記録媒体としては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスクなどがある。さらに、ＭＯ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、不揮発性のメモリカード、ＲＯＭ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−Ｒ）などもある。

その他、プログラムの供給方法としては、クライアントコンピュータのブラウザを用いてインターネットのホームページに接続する方法がある。そして、前記ホームページから本発明のコンピュータプログラムそのもの、もしくは圧縮され自動インストール機能を含むファイルをハードディスク等の記録媒体にダウンロードすることによっても供給できる。

また、本発明のプログラムを構成するプログラムコードを複数のファイルに分割し、それぞれのファイルを異なるホームページからダウンロードすることによっても実現可能である。つまり、本発明の機能処理をコンピュータで実現するためのプログラムファイルを複数のユーザに対してダウンロードさせるＷＷＷサーバも、本発明に含まれるものである。

また、その他の方法として、本発明のプログラムを暗号化してＣＤ−ＲＯＭ等の記録媒体に格納してユーザに配布し、所定の条件をクリアしたユーザに対し、インターネットを介してホームページから暗号化を解く鍵情報をダウンロードさせる。そして、その鍵情報を使用することにより暗号化されたプログラムを実行してコンピュータにインストールさせて実現することも可能である。

また、コンピュータが、読み出したプログラムを実行することによって、前述した実施形態の機能が実現される。さらに、そのプログラムの指示に基づき、コンピュータ上で稼動しているＯＳなどが、実際の処理の一部または全部を行い、その処理によっても前述した実施形態の機能が実現され得る。

さらに、その他の方法として、まず記録媒体から読み出されたプログラムが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれる。そして、そのプログラムの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によっても前述した実施形態の機能が実現される。

本発明の実施形態におけるシステム全体の構成例を示すブロック図である。 本発明の実施形態におけるＡＳＩＣ１０４に内蔵するバスブリッジ部の構成例を示すブロック図である。 一般的なＰＬＬ回路の概略構成例を示すブロック図である。 本発明の実施形態において、電源投入時におけるＡＳＩＣとその周辺の動作の手順を示すフローチャートである。 本発明の実施形態において、ＲＯＭへのリードアクセスを示すタイミングチャートである。 本発明の実施形態において、同期クロックを用いた高速バースト転送を示すタイミングチャートである。

符号の説明

１０１ ＣＰＵ
１０２ ＲＡＭ
１０３ ＣＰＵバス
１０４ ＡＳＩＣ
１０５ 第１のクロック発生部
１０６ 電源監視部
１０７ ローカルバス
１０８ ＲＯＭ
１０９ データ処理部
１１０ 第２のクロック発生部
２０１ 第１のＰＬＬ回路
２０２ 第２のＰＬＬ回路
２０３ 同期転送制御部
２０４ 第１のセレクタ
２０５ 第２のセレクタ

Claims (4)

1. 第１のバスに接続する制御手段と、前記制御手段に制御される記憶手段と、第２のバスに接続して前記制御手段が実行するプログラムデータを保持する記憶媒体と、前記第１のバスと前記第２のバスとの間でデータ転送を実行するバスブリッジ部とを備え、前記制御手段がプログラムを実行する前に、前記バスブリッジ部を介在させて前記記憶媒体より読み出したプログラムデータを前記記憶手段に転送するブートシーケンスを実行する制御装置であって、
   前記バスブリッジ部は、外部から供給されるクロックに基づき位相補正した内部クロックを生成するクロック制御手段と、前記クロック制御手段より生成されたクロックが安定したことを判定する判定手段と、前記第１のバスと第２のバスとの間のデータ転送において前記内部クロックに同期して転送を実行する第１のデータ転送手段と、前記第１のデータ転送手段を介さずに転送を実行する第２のデータ転送手段とを備え、
   前記判定手段の検出結果に基づいて、前記第１のデータ転送手段と前記第２のデータ転送手段とを選択して実行することを特徴とする制御装置。
2. 前記クロック制御手段は、入力される２つのクロックの位相差に応じた電圧レベルを出力する位相差検出手段と、前記位相差検出手段より出力される電圧レベルに応じた周波数で発振するクロックを出力するクロック発振手段とを備え、
   前記判定手段は、前記位相差検出手段より出力される電圧レベルが特定のレベルに達することにより前記クロック発振手段の出力するクロックが安定したことを示す信号を出力することを特徴とする請求項１に記載の制御装置。
3. 第１のバスに接続する制御手段と、前記制御手段に制御される記憶手段と、第２のバスに接続して前記制御手段が実行するプログラムデータを保持する記憶媒体と、前記第１のバスと前記第２のバスとの間でデータ転送を実行するバスブリッジ部とを備え、前記制御手段がプログラムを実行する前に、前記バスブリッジ部を介在させて前記記憶媒体より読み出したプログラムデータを前記記憶手段に転送するブートシーケンスを実行する制御装置における制御方法であって、
   外部から供給されるクロックに基づき位相補正した内部クロックを生成するクロック制御工程と、
   前記クロック制御工程において生成されたクロックが安定したことを判定する判定工程と、
   前記第１のバスと第２のバスとの間のデータ転送において前記内部クロックに同期して転送を実行する第１のデータ転送工程と、
   前記第１のデータ転送工程を介さずに転送を実行する第２のデータ転送工程とを備え、
   前記判定工程における判定結果に基づいて、前記第１のデータ転送工程と前記第２のデータ転送工程とを選択して実行することを特徴とする制御方法。
4. 請求項３に記載の方法の各工程をコンピュータに実行させることを特徴とするプログラム。

Images