CN1870175B - 半导体存储装置 - Google Patents

Abstract

按每个存储器单元列配置单元电源线(PVL0-PVLn)，根据对应列的位线(BL0、/BL0-BLn、/BLn)的电压电平调整单元电源线的阻抗或电压电平。在数据写入时，根据选择列的位线电位，将单元电源线设成浮置状态，变更其电压电平，并减小所选择的存储器单元的锁存能力，高速写入数据。从而，实现在低电源电压下也能稳定进行数据的写入/读出的静态型半导体存储装置。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，尤其涉及存储器单元包含反相锁存器的静态半导体存储装置(SRAM：静态随机存取存储器)。更具体涉及静态半导体存储装置中在低电源电压下也能稳定进行数据的写入/读出的结构。

背景技术

伴随精密化技术的发展，晶体管一旦被精密化，由其可靠性及耗电的观点需要对应精密化的电压定标。但随着精密化，制造参数变动的影响变大，且构成存储器单元的晶体管阈值电压的偏差变大，其动作容限下降，也在低电源电压下难以稳定地进行读出与写入。

为此提出各种以在这样的低电源电压下，SRAM(静态随机存取存储器)中稳定地进行数据的写入/读出为目的结构。

例如现有文献1(日本特开2002-042476号公报)所示结构中，数据读出时，作为工作电源电压向SRAM单元供给与外部电源电压同一电压电平的电压，而在数据写入时，作为工作电源电压向存储器单元供给低于外部电源电压的电压(VCC-VTH)。在数据写入时，用字线选择的存储器单元的静态噪声容限(SNM)下降，使保持数据的反相容易，并提高写入容限。

另外，在现有文献2(日本特开2004-303340号公报)中，公开了以SRAM单元列为单位控制基板(背栅极)电位，并通过使选择列的存储器单元背栅极电位在数据写入时与数据读出时不同，将数据写入高速化的结构。当数据写入时，将源极-背栅极间设定为较深的反向偏置状态，增大背栅极效果，并减小存储器单元的静态噪声容限，以高速进行数据写入。读出时，将存储器单元晶体管的背栅极-源极间设成较浅的偏置状态，增大静态噪声容限，并稳定地保持数据。

另外，在现有文献3(日本特开2004-362695号公报)中，公开了以SRAM单元列为单位，设定对存储器单元供给高侧与低侧电源电压的VDD/VSS源极线电压电平的结构。即，在待机状态时与数据写入时，将电源电压VDD/VSS的电平，设定成存储器单元晶体管的栅极-源极间电压的绝对值变小的状态，并防止栅极泄漏电流，减少写入及待机时的消耗电流。另一方面，在读出动作时，将选择列的VDD/VSS源极线电位，设定成存储器单元晶体管的栅极-源极间电压的绝对值变大的状态，增大存储器单元晶体管的电流驱动力，实现数据的高速读出。

在现有文献1所示结构中，存储器单元阵列的存储器单元上，作为存储器单元的内部电源电压共同供给来自电压供给电路的电压。因而，在写入周期时，通过降低存储器单元的内部电压(工作电源电压)，能够改善写入容限。与由行解码器选择而激活的字线连接的所有存储器单元内部电压下降。因而，由列解码器选择的列的写入对象的存储器单元，因静态噪声容限减小而能够容易进行写入。但在此时非选择列且选择行的非写入对象的存储器单元的静态噪声容限也同时降低，成为容易发生数据写入(保持数据的反相)的状态。因而，该选择行且非选择列的存储器单元的读出容限(静态噪声容限)降低，因位线电流(列电流)而数据反相，可能丢失存储数据。

在现有文献2所示结构中，以列为单位，变更基板电位，从而改善写入容限。为进行选择列及非选择列的基板电位的设定控制，采用列地址信号。为了列单位下的电压控制，基板区域由与1列存储器单元公共的阱区域形成，其电阻与电容较大。尤其在存储器电容增大时，1列上排列的存储器单元数量变大。在该状态下，为了抑制基板区域的布线电阻和电容，最好将用以切换基板电位的开关元件配置在各列上多个部位。这时，为了切换基板电位，需要对基板电位切换用开关元件配置列选择用的列地址信号的布线。结果，增加布线数，布线布局面积增大，相应地、存储器单元阵列的面积也增大。另外，为了将列地址信号(列选择信号)高速传递到基板电位切换用开关元件，额外需要驱动电路等，增大了电路规模并增大消耗电流。由于传达控制基板电位切换用开关元件的信号的布线长度变长，开关元件控制信号传达线的充放电电流变大，发生耗电增加的问题。

另外，需要进行基板电位变更的定时与列地址信号的变化定时的调整，并在存储器单元的静态噪声容限降低的状态下，进行对存储器单元的数据写入，产生定时设计困难的问题。

另外，在现有文献3所示结构中，以存储器单元列为单位，控制VDD/VSS源极线的电位。但是，该现有文献3虽然控制存储器单元的高侧电源电位(VDD源极电位)或存储器单元低侧电源电压(VSS源极电位)，但通过减少待机状态时或非选择列存储器单元的栅极泄漏电流，且减少选择列的位线的充放电电流，达成减少耗电的目的。在现有文献3中，未公开改善数据写入时的写入容限的结构。另外，VDD源极线及VSS源极线的电位控制上采用列选择信号，且电位控制用开关的配置上产生与上述现有文献2同样的问题。

发明内容

本发明的目的在于提供低电源电压下也不增大消耗电流而可稳定进行写入/读出的半导体存储装置。

本发明的另一目的在于提供能以简易的电路结构按列单位容易调整选择列的高侧电源电压和/或低侧电源线的电位的静态型半导体存储装置。

本发明第一方面的半导体存储装置，其中设有：行列状排列的多个存储器单元；对应于各存储器单元列而配置并连接各对应列的存储器单元的多根位线；对应于各存储器单元列而配置并向各对应列的存储器单元供给第一电源电压的多根单元电源线；以及对应于各存储器单元列而配置，且各自至少根据对应列位线的电压有选择地截断对应单元电源线的第一电源电压供给的多个写入辅助电路。

在优选实施例中，设置传达与单元电源线电压不同电压电平的电压的伪源极线。各写入辅助电路响应对应位线的电位截断向对应单元电源线供给第一电源电压，同时还截断对伪源极线的第二电源电压供给，并且，将对应单元电源线与伪源极线电连接。该伪源极线最好对应于存储器单元各列而配置。

本发明第二方面的半导体存储装置，其中设有：包括各自行列状排列的多个存储器单元的多个存储器块；在各存储器块内对应于各存储器单元列而配置，且各自连接对应列的存储器单元的多根本地位线；在各存储器块内对应于各存储器单元列而配置，且各自向对应存储器单元供给第一电源电压的多根单元电源线；在这些多个存储器块对应于各存储器单元列配置公共的多根全局位线；对应于各单元电源线而配置，且各自根据对应列的全局位线电压截断对应单元电源线的第一电源电压供给的多个写入辅助电路。

本发明第三方面的半导体存储装置，其中设有：行列状排列的多个存储器单元；对应于各存储器单元列沿列方向延伸地配置，且各自形成对应列的存储器单元的晶体管的阱区域；以及对应于各列线性配置，且各自根据对应列的位线电压控制对应列的阱区域电压供给的写入辅助电路。

本发明第四方面的半导体存储装置，其中设有：行列状排列的多个存储器单元；对应于各存储器单元列配置，且各自与对应列的存储器单元连接的多根位线；对应于各存储器单元列配置，且各自向对应列的存储器单元传达第一电源电压的多根第一单元电源线；对应于各存储器单元列而配置，且各自向对应列的存储器单元传达第二电源电压的多根第二单元电源线；以及对应于各存储器单元列而配置，且各根据对应列的位线电位设定第一和第二电源线的电压电平，使对应列的第一和第二单元电源线的电压差减小的多个写入辅助电路。

本发明第五方面的半导体存储装置，其中设有：行列状排列的多个存储器单元；对应于各存储器单元列而配置，且各自与对应列的存储器单元连接的多根位线；对应于各存储器单元列而配置，且各自与对应列的存储器单元连接的多根位线；对应于各存储器单元列而配置，且各自向对应列的存储器单元传达第一电源电压的多根第一单元电源线；对应于各存储器单元列而配置，各自向对应列的存储器单元传达第二电源电压的多根第二单元电源线；对应于各存储器单元列而配置，且各自根据写入模式指示信号与列选择信号设定这些第一和第二电源线的电压电平，使对应列的第一和第二单元电源线的电压差减小的多个写入辅助电路。

根据位线电位，控制存储器单元列的单元电源线或阱区域的电压供给，因而，无需利用列地址信号，且无需进行复杂的定时控制，而以存储器单元列为单位能够进行单元电源线或阱区域的电压控制。另外，通过截断对单元电源线的第一电源电压供给，单元电源线成为浮置状态或其它电压电平，选择列的存储器单元的电源电位向降低静态噪声容限的方向变化，能够相应进行高速写入。另一方面，在待机及读出时，位线电位无变化或微小变化，通过保持对单元电源线的电源供给，能稳定地进行数据的保持及读出。另外，通过调整到达阱区域的电压，可根据存储器单元晶体管的背栅极偏置效应增大晶体管的电流驱动力，可高速进行数据的写入。

另外，由于不利用列选择信号，可简化电源线电压控制的电路结构，并且也无需考虑定时设计和选择信号的定时，使设计变得容易。另外，尤其无需利用列选择信号，可减小耗电。

另外，通过利用第一和第二单元电源线调整存储器单元的电源线电位，可加快这些单元电源线的电位差变化，能在较快的定时使写入辅助发挥作用，可将写入高速化。

另外，根据该写入模式指示信号和列选择信号，调整第一和第二单元电源线电位，可在位线电位变换前变更选择列的单元电源电压，可进一步将写入动作高速化。另外，利用该列选择信号时，使进行写入的列的存储器单元电源电压变化，数据读出时及非选择列的单元电源线上被供给第一和第二电源电压，不会使非选择存储器单元的数据存储特性恶化，并且不会降低数据读出时的动作容限，而能够稳定地进行写入及读出动作。

另外，虽然利用列选择信号，但只调整寄生电容及寄生电阻比基板区域充分小的单元电源线的电位，可通过仅在单元电源线两端配置写入辅助用开关元件来充分应对。通过在列选择电路附近配置该写入辅助电路，能够防止布线的交错，并且，能够抑制布线长度变长，并可抑制单元电源线电位控制用的列选择信号生成部消耗电流的增大。

由此，在低电源电压下也能稳定地进行数据的写入/读出，并通过降低电源电压，能够减小半导体存储装置全体耗电。

另外，能够稳定地进行写入/读出，并且，即使随着元件的精密化而阈值电压等晶体管特性的偏差变大，也能改善写入/读出的容限，并可提高成品率，并且，能够减小成本。

对于本发明的上述以及其它目的、特征、形态及优点，以下借助附图理解的关于本发明的详细说明将给出清晰阐述。

附图说明

图1是本发明半导体存储装置整体结构的概略示图。

图2是图1所示存储器单元的结构示图。

图3是图2所示存储器单元的传达特性示图。

图4是本发明实施例1的半导体存储装置要部结构的概略示图。

图5是图4所示存储器单元的内部连接示图。

图6是表示图4所示存储器电路动作概略的信号波形图。

图7是更详细表示图4所示存储器单元电路动作的信号波形图。

图8是本发明实施例2的半导体存储装置要部结构的概略示图。

图9是表示图8所示存储器单元电路动作的信号波形图。

图10是本发明实施例3的半导体存储装置要部结构的概略示图。

图11是本发明实施例4的半导体存储装置的写入辅助电路的结构示图。

图12是表示图11所示写入辅助电路动作的信号波形图。

图13是本发明实施例5的写入辅助电路的结构示图。

图14是表示图13所示写入辅助电路动作的信号波形图。

图15是图13所示电源控制晶体管的剖面结构的概略示图。

图16是本发明实施例6的写入辅助电路的结构示图。

图17是表示图16所示写入辅助电路动作的信号波形图。

图18是本发明实施例7的写入辅助电路的结构示图。

图19是本发明实施例7的半导体存储装置要部结构的概略示图。

图20是一例图18所示发生冗余信号的部分的结构示图。

图21是本发明实施例8的写入辅助电路的结构示图。

图22是表示图21所示写入辅助电路动作的信号波形图。

图23是一例图21所示发生电源电压的部分的结构示图。

图24是本发明实施例9的半导体存储装置要部结构示图。

图25是表示图24所示电路动作的信号波形图。

图26是本发明实施例10的半导体存储装置要部结构示图。

图27是图26所示存储器单元的内部连接示图。

图28是表示图26所示电路动作的信号波形图。

图29是本发明实施例11的半导体存储装置要部结构示图。

图30是本发明实施例12的半导体存储装置要部结构概略示图。

图31是图30所示存储器单元的内部连接的概略示图。

图32是一例图30所示写入辅助电路的结构示图。

图33是表示图30～图32所示电路动作的信号波形图。

图34是本发明实施例13的半导体存储装置要部结构示图。

图35是本发明实施例13的半导体存储装置变更例的结构示图。

图36是图35所示写入辅助电路的存储器单元的平面布局示图。

图37是图36所示布线布局的等效电路示图。

图38是图36所示平面布局的上层布线的布局示图。

图39是图38所示布线布局的等效电路示图。

图40是图38所示布线布局的再上层的布线布局示图。

图41是图40所示布线布局的再上层的布线布局示图。

图42是图41所示布线的等效电路示图。

图43是本发明实施例13的变更例2的写入辅助电路平面布局的概略示图。

图44是本发明实施例14的半导体存储装置要部结构概略示图。

图45是图44所示存储器单元的内部布线连接示图。

图46是表示图44所示存储器单元电路动作的信号波形图。

图47是本发明实施例15的半导体存储装置要部结构概略示图。

图48是本发明实施例15的半导体存储装置的与一根全局位线关联部分的结构的概略示图。

图49是本发明实施例16的半导体存储装置要部结构概略示图。

图50是本发明实施例17的半导体存储装置要部构成概略示图。

图51是一例图50所示存储器单元的结构示图。

图52是表示图50所示半导体存储装置动作的信号波形图。

图53是本发明实施例17的写入辅助电路的第一结构示图。

图54是表示图53所示写入辅助电路动作的信号波形图。

图55是本发明实施例17的写入辅助电路的第二结构示图。

图56是本发明实施例17的写入辅助电路的第三结构示图。

图57是表示图56所示写入辅助电路动作的信号波形图。

图58是本发明实施例17的写入辅助电路的第四结构示图。

图59是本发明实施例18的半导体存储装置要部结构概略示图。

图60是一例图59所示写入辅助电路和电位保持电路结构示图。

图61是表示图60所示电路动作的信号波形图。

图62是本发明实施例18的写入辅助电路的另一结构示图。

具体实施方式

整体结构

图1是本发明半导体存储装置整体结构的概略示图。图1中半导体存储装置包含：行列状排列存储器单元MC的存储器单元阵列1和以各列为单位调整各存储器单元列的存储器单元电源电压的单元电源控制部件2。对应于各列存储器单元MC，成对排列位线BL0，/BL0、...、BLn，/BLn。存储器单元阵列1中，对应于存储器单元MC各行配置了字线WL0-WLm。

存储器单元阵列1中，还配置了以各存储器单元列为单位设定电压电平的单元电源线PVL0-PVLn。

单元电源控制部件2包含分别对位线对BL0，/BL0、...、BLn，/BLn设置的写入辅助电路PCK0-PCKn。这些写入辅助电路PCK0-PCKn分别根据对应位线对BL0，/BL0、...、BLn，/BLn的电压电平，截断向对应单元电源线PVL的单元电源电压供给(设定为浮置状态或其它电压电平)。单元电源线传达高侧电源电压VDD、低侧电源电压VSS及背栅极电压中任一电压。存储器单元由MOS晶体管(绝缘栅型场效应晶体管)构成，背栅极电压是施加到其基板区域的电压。

该半导体存储装置还包括：根据内部行地址信号RA，将与地址指定的行对应的字线驱动为选择状态的行选择驱动电路3；根据内部列地址信号CA，选择与选择列对应的位线对的列选择电路4；数据写入时，向与列选择电路4选择的列对应的位线对传达写入数据的写入电路5；列读出时，从列选择电路4探测并放大来自选择的列对应的位线的数据而生成读出数据的读出电路6；以及根据来自外部的地址信号AD和写入指示信号WE和芯片使能信号CE，生成内部行地址信号RA、内部列地址信号CA及各动作所需的控制信号的主控制电路7。

行选择驱动电路3包括将行地址信号解码的行解码器和根据行解码结果将选择字线驱动至选择状态的字线驱动电路，根据来自主控制电路7的字线激活定时信号，将与选择行对应的字线驱动至选择状态。同样，列选择电路4也根据来自主控制电路7的列选择定时信号，将列地址信号CA解码并基于由解码结果生成的列选择信号，选择与选择列对应的位线。

写入电路5包括输入缓冲器和写入驱动电路，数据写入时，根据来自外部的写入数据DI，生成内部写入数据。读出电路6包括读出放大电路和输出缓冲器，当数据读出模式时，将用读出放大器探测放大后的数据用输出缓冲器进行缓冲处理，生成外部读出数据DO。写入电路5和读出电路6可分别进行多个位的数据写入与读出，另外，也可对应于1位的输入输出数据配置图1所示存储器单元阵列1。

在存储器单元阵列1中，并且，对位线BL0，/BL0...BLn，/BLn，设有将位线预充电至预定电压电平且在读出时供给读出电流(列电流)的位线负载电路，但在图1中未示出该位线负载电路。

图2是一例图1所示存储器单元MC的结构示图。图2中示出存储器单元MC由全CMOS单端口SRAM单元构成的场合。图2中存储器单元MC包括：连接于高侧电源节点VH和存储节点ND1之间且其栅极与存储节点ND2连接的P沟道MOS晶体管(绝缘栅型场效应晶体管)PQ1；连接于存储节点ND1和低侧电源节点VL之间且其栅极与存储节点ND2连接的N沟道MOS晶体管NQ1；连接于高侧电源节点VH与存储节点ND2之间且其栅极与存储节点ND1连接的P沟道MOS晶体管PQ2；连接于存储节点ND2与低侧电源节点VL之间且其栅极与存储节点ND1连接的N沟道MOS晶体管NQ2；以及根据字线WL上的电压，将存储节点ND1和ND2分别与位线BL和/BL连接的N沟道MOS晶体管NQ3及NQ4。

在该图2所示存储器单元MC的结构中，MOS晶体管PQ1和NQ1构成CMOS反相器，另外，MOS晶体管PQ2和NQ2构成CMOS反相器，这些反相器的输入和输出交叉连接，构成反相锁存器。因而，在存储节点ND1和ND2上保持互补的数据。

图3是图2所示存储器单元MC的晶体管PQ1、PQ2、NQ1及NQ2的反相锁存器的传达特性示图。图3中横轴表示存储节点ND1的电压电平，纵轴表示存储节点ND2的电压电平。曲线k1表示MOS晶体管PQ1、NQ1及NQ3的反相器特性，曲线k2表示MOS晶体管PQ2、NQ2及NQ4的反相器特性。该曲线k1和曲线k2具有将一方曲线相对于斜率45°的线对称折叠的关系。在该曲线k1和曲线k2中，形成所谓“网目”的区域。该“网目”的图中用虚线表示的内接正方形的一边长度，被称为数据保持时及读出时的静态噪声容限SNM，表示保持数据的稳定性。该静态噪声容限SNM还由曲线的内切圆直径规定。曲线k1和k2两端的交点S1和S2，表示稳定点，点S1表示数据“0”，点S2表示数据“1”。

输入输出传达特性中，高侧电源电压VDD或电压电平降低时，曲线k1移动到曲线kk1，曲线k2移动到曲线kk2，相应地静态噪声容限降低，且数据稳定性劣化。另外，提升低侧电源电压VSS时，曲线k2及曲线k1，同样地，分别向高侧电源电压VDD变化时相反方向变化，静态噪声容限劣化。

在数据写入时，经由存取晶体管NQ3和NQ4，内部的存储节点ND1和ND2连接到位线BL和/BL。作为这时存储器单元的输入输出传达特性，不存在图3的点S2或S1，曲线k1和k2在该部分上处于开状态，需要具有单一的稳定点。在数据写入时，若存储器单元的锁存能力较大，则不产生数据的反相，不能进行数据的写入。因而，为了稳定地写入数据，需要减小存储器单元的锁存能力，增大写入容限。

在本发明的实施例中，利用这些，在数据写入时，利用位线电位驱动为H电平(逻辑高电平)和L电平(逻辑低电平)的情况，改变选择列的单元电源电压VDD或VSS的电压电平，使单元的数据保持稳定性降低，增大写入容限。

图1所示单元电源线PLV0-PVLn的电压，如上所述，可为高侧电源电压VDD、低侧电源电压VSS及背栅极电压中的任一个。以下，首先对调整高侧电源电压VDD的电压电平的结构进行说明。

另外，在上述结构中，位线BL和/BL的一个端上配置了写入辅助电路。但该写入辅助电路可设在位线两端，另外，也可在位线中央部配置一个。因而，每个位线对的写入辅助电路的数量至少1个即可，其数量考虑VDD源极线的负载、存储器单元的电流驱动力及写入驱动器的电流驱动力等来规定为适当值。

实施例1

图4是本发明实施例1的写入辅助电路的结构示图。图4中示出对应1对位线BL和/BL设置的写入辅助电路的结构。图4中位线BL和/BL与1列存储器单元MC共同连接。对应于该位线BL和/BL，作为单元电源线设有传达高侧电源电压VDD的高侧电源线(以下称为VDD源极线)VDM。该VDD源极线VDM与对应列的存储器单元MC高侧电源节点VH共同连接。

写入辅助电路包括设于VDD源极线VDM两端的写入辅助电路PCKa和PCKb。这些写入辅助电路PCKa和PCKb具有同一电路结构，各对应的部分上采用同一参考编号。

写入辅助电路PCKa包括：接受位线BL的电压的反相器IV1；接受互补位线/BL上的电压的反相器IV2；以及在高侧电源节点和VDD源极线VDM之间串联连接，使各栅极接受反相器IV1和IV2的输出信号的P沟道MOS晶体管PT1和PT2。通过在VDD源极线VDM两端配置写入辅助电路PCKa和PCKb，能够将该VDD源极线VDM的布线电阻等效减小，并在不引起电压降的情况下能够稳定地向对应存储器单元供给高侧电源电压VDD，并且，写入完成后，能够高速使VDD源极线VDM恢复到本来的高侧电源电压VDD电平。

位线BL和/BL经由图1所示列选择电路4中包含的列选择门CSG，连接到写入驱动器电路5a和读出放大电路6a。写入驱动器5a包含于图1所示写入电路5，读出放大电路6a包含于图1所示读出电路6。

图5是图4所示存储器单元MC的晶体管的连接示图。如图5所示，存储器单元MC的P沟道MOS晶体管PQ1和PQ2的高侧电源节点(源极节点)VH共同与VDD源极线VDM连接。在存储节点ND1和ND2上，对应于存储数据保持H电平或L电平的互补数据。

另外，对应于位线BL和/BL，设有数据读出时供给列电流的位线负载电路9。该位线负载电路9将位线BL和/BL预充电至高侧电源电压VDD电平。通常，在数据写入时，该位线负载电路9设为去激活状态，按照写入数据可靠将位线的电压高速地最大摆动(驱动至VDD和VSS的电平)。

图6是简单表示图4所示电路(以下，将1列存储器单元和写入辅助电路称为存储器电路)的数据读出和写入时动作的信号波形图。以下，参照图6，简单说明图4所示存储器电路的动作原理。

数据读出时，首先根据行地址信号(图1的行地址信号RA)，通过图1所示行选择驱动电路3，将与选择行对应的字线WL驱动至H电平(电压VDD电平)。若该字线WL驱动至选择状态，则图5所示存取晶体管NQ3和NQ4导通，位线BL和/BL分别与存储节点ND1和ND2连接。从位线负载电路9向位线BL和/BL供给列电流，该位线BL和/BL的电位变化。

现在，考虑存储节点ND1和ND2上分别存放H电平和L电平数据的状态。这时，列电流从位线BL经由存储节点ND2及MOS晶体管NQ2放电到低侧电源节点，互补位线/BL的电位下降。存储节点ND2的电压电平上升至由存取晶体管NQ4和驱动晶体管NQ2的电流驱动力(沟道电阻)和位线负载电阻确定的电压电平。

另一方面，存储节点ND1为H电平，与位线BL的电位大致相同，MOS晶体管NQ1处于截止状态，因而，节点ND1的电压电平几乎不变化。

互补位线/BL经由选择存储器单元放电，其电压电平下降。位线BL和/BL经由列选择门CSG连接到内部数据线，并且连接到读出放大而进行数据的读出。该数据读出时，位线的电压振幅较小，互补位线/BL的电位是高于反相器IV2输入逻辑阈值VT的电压电平。因而，反相器IV2的输出信号维持L电平，在各写入辅助电路PCKa和PCKb中，MOS晶体管PT1和PT2处于导通状态，VDD源极线VDM连接到高侧电源节点，VDD源极线VDM维持高侧电源电压VDD电平。

因而，在数据读出时，存储节点ND2的电压电平，虽然根据MOS晶体管NQ2和NQ4的β比(电导比)其电压电平上升，但静态噪声容限充分大，且能够不产生数据的破坏而稳定读出数据。

在选择列且非选择行的存储器单元中，稳定供给单元电源电压，另外，存取晶体管为截止状态，非选择存储器单元中不存在电流流过的通路，稳定地保持数据。

若数据读出期间结束，则字线WL成为非选择状态，若MOS晶体管NQ3和NQ4成为截止状态，则存储节点ND1和ND2恢复到原来的H电平和L电平。另外，位线BL和/BL也通过位线负载电路9，恢复到原来的预充电电压(VDD电平)。

在数据写入时，同样地驱动字线WL至选择状态。然后，从写入驱动器电路5a经由列选择门CSG传达到写入数据选择列的位线，并响应写入数据，位线BL和/BL驱动至H电平和L电平。现在，考虑存储节点ND1保持H电平的状态下，位线BL驱动至L电平，且位线/BL驱动至H电平的场合。这时，在存储节点ND1和ND2保持的数据和反逻辑电平的数据写入存储器单元。此时，位线BL和/BL中，L电平的位线(位线BL)的电位电平为低侧电源电压VSS电平。因而，在写入辅助电路PCKa和PCKb中，反相器IV1的输出信号成为H电平，MOS晶体管PT1成为截止状态，高侧电源节点(VDD供给节点)和VDD源极线VDM分离，VDD源极线VDM处于浮置状态。

若字线WL驱动至选择状态，则存储节点ND1和ND2经由存取晶体管NQ3和NQ4与位线BL和/BL连接，其电压电平对应于写入数据而变化。

该数据写入时或存储器单元MC中数据反相时，经由MOS晶体管PQ1和PQ2都有电流流过(单元内的贯通电流和到L电平位线的放电)，浮置状态的VDD源极线VDM的蓄积电荷放电，选择存储器单元MC高侧电源节点VH的电压电平下降。与此对应地，存储器单元MC的数据保持特性降低，写入特性得到改善，响应写入数据，能够准确且高速将存储节点ND1和ND2分别驱动至L电平和H电平。

图7是该图4所示存储器单元电路的更具体的动作波形示图。数据读出时，若字线WL驱动至选择状态，则图5所示MOS晶体管NQ3和NQ4成为导通状态，位线BL和/BL分别与存储节点ND1和ND2连接。这时，如上所述，位线BL或/BL的电位响应存储数据变化，该变化电位是比反相器IV1和IV2的输入逻辑阈值VT高的电压电平。因而，反相器IV1和IV2的输出信号维持H电平，P沟道MOS晶体管PT1和PT2均为导通状态，即使VDD源极线VDM经由选择存储器单元放电，也维持电源电压VDD电平。

因而，存储节点ND1和ND2中，存储L电平数据的存储节点(存储节点ND2)的电位，在数据读出时，即便因来自位线的列电流而上升，静态噪声容限也充分大，可稳定保持数据，可准确读出数据，并且，不会引起数据的破坏。

在数据写入时，首先位线BL和/BL中，写入数据经由列选择门CSG(参照图4)从图4所示写入驱动器电路5a传达到对应于选择列的位线BL和/BL，这些位线BL和/BL的电压电平设定为H电平和L电平。根据该位线BL和/BL的电位变化，写入辅助电路PCKa和PCKb中，反相器IV1和IV2的输出信号之一成为H电平，对应的P沟道MOS晶体管PT1或PT2成为截止状态(OFF)，VDD源极线VDM成为浮置状态。

在该状态下，字线WL驱动至选择状态，存储节点ND1和ND2分别与位线BL和/BL连接。这时，由于被传达存储器单元MC的保持数据与通逻辑电平的写入数据，因此在MOS晶体管PQ1、PQ2、NQ1和NQ2中有贯通电流流过，并且，在L电平的位线中流过来自单元高侧电源节点VH的电流，浮置状态的VDD源极线VDM的电位下降。

与该VDD源极线VDM的电位下降并行，响应位线BL和/BL的电位，存储节点ND1和ND2的电位变化。图7中示出存储节点ND1和ND2分别存放H电平和L电平数据时，存放L电平和H电平数据时的信号波形。根据单元的数据保持特性，存储节点ND1和ND2的电压电平对应于位线电压缓慢变化，若该电压电平成为相同，则单元的锁存状态反相，高速将这些存储节点ND1和ND2的电压电平改变到对应于位线电压的H和L电平。因而，随着VDD源极线的电压电平下降，保持特性的稳定性下降，若写入容限增大，则存储节点ND1和ND2的电位电平容易从稳定点变化到不稳定点，这些存储节点ND1和ND2的电位变化，且维持对应于写入数据的电位电平。若节点ND1和ND2分别响应写入数据驱动至电压VDD-ΔV和VSS电平，则在存储器单元MC中，贯通电流流过的通路会截断，因此VDD源极线VDM的电位下降停止(成为与高侧存储节点相同的电压电平；忽略负载晶体管PQ1、PQ2的沟道电阻)。

高侧存储节点的电压在这时为VDD源极线VDM的电压电平，写入辅助电路PCKa和PCKb中MOS晶体管PT1和PT2处于截止状态，即便对应的位线BL或/BL的电压电平为VDD电平，只要字线电压为电压VDD，因存取晶体管(NQ3、NQ4)的阈值电压影响而存储节点也由写入驱动器只驱动至最大电压VDD-Vth的电压电平，成为低于电压VDD的电压电平。

当数据写入完成时，字线WL驱动至非选择状态，存储器单元的数据维持稳定，然后位线BL和/BL因列选择门CSG而与写入驱动器电路5a分离，位线BL和/BL通过位线负载电路9(参照图4)，恢复到原来的电压电平。

对应于位线BL和/BL的电压恢复，反相器IV1和IV2的输出信号均成为H电平，相应地，MOS晶体管PT1和PT2成为导通状态，VDD源极线VDM的电压电平再次恢复到高侧电源电压VDD电平。随着该VDD源极线VDM的电压电平的恢复，高侧存储节点的电压上升至电压VDD电平。

在数据写入时选择行且非选择列的存储器单元中，不传达写入数据，位线BL和/BL中产生与数据读出时同样的电位变化。因而与读出动作时同样，非选择列且选择行存储器单元的VDD源极线VDM，维持高侧电源电压VDD电平，选择行/非选择列的数据保持特性不会劣化，数据的读出破坏产生的可能性极小，可稳定地保持数据。

另外，在非选择行且选择列存储器单元中，虽然单元高侧电源节点VH的电压电平下降，但存取晶体管处于截止状态，且单元内部中不存在电流流过的通路，稳定地保持存储数据。

如上所述，依据本发明的实施例1，通过位线电位，将供给高侧电源电压的VDD源极线有选择地维持在浮置或电源供给状态。因而，能够仅在数据写入时，使选择列存储器单元的电源电压电平变化，并增大写入容限，可高速进行数据读出。

另外，在读出时，选择列的位线电位振幅较小，VDD源极线维持高侧电源电压VDD电平，存储器单元稳定地保持数据。

另外，通过在该VDD源极线VDM两侧配置写入辅助电路PCKa和PCKb，能够防止因VDD源极线VDM的布线电阻而产生的电位降低(等效地可将VDD源极线的布线长度设定为1/2)，相应地，在读出动作时，能够防止存储器单元静态噪声容限的降低。

另外，只根据位线电位，只可控制VDD源极线的电位，无需利用列地址信号，不需要将该列地址信号用于电压控制的布线。

另外，利用位线电压，设定VDD源极线的状态，在字线选择时，存储器单元电源线的状态被设定，特别是不需要电源线状态设定与字线选择之间的定时调整用电路，简化电源控制的结构。

另外，可改善写入特性，即使降低高侧电源电压VDD，也能稳定地进行存储器动作，虽有可保证数据保持特性的下限电压电平的极限，但通过降低单元电源电压，可减少耗电。

还有，写入辅助电路PCKa和PCKb中，控制VDD源极线与高侧电源节点的连接的MOS晶体管，可配置在存储器单元阵列内最合适的位置，不只在两端，也可采用在该VDD源极线中央部配置的结构。能够改善布局自由度的同时，抑制因VDD源极线的布线电阻产生的电压降，并可保持低电源电压下的动作容限。

实施例2

图8是本发明实施例2的半导体存储装置的与1列存储器单元MC关联的部分(存储器单元电路)的结构概略示图。在图8所示结构中，VDD源极线VDM的两侧也设有写入辅助电路PCKa和PCKb。VDD源极线VDM在每个列分别配置，与在对应列中排1列的存储器单元MC高侧电源节点VH共同连接。图8中以排4行的存储器单元MC为代表并加以示出。对应于各存储器单元行配置字线WL0-WL3。

位线BL和/BL对应于存储器单元列配置，位线BL和/BL经由列选择门CSG连接到内部数据总线IO。该列选择门CSG根据来自列解码器4a的列选择信号CSL有选择地导通，将对应的位线BL和/BL连接到内部数据总线IO。列解码器4a包含于图1所示列选择电路中，将主控制电路7供给的列地址信号CA解码，生成列选择信号CSL。

与图4所示结构同样，位线BL和/BL上设有位线负载电路，但图8中为简化图面，未示出该位线负载电路。在待机状态时，位线BL和/BL预充电至电源电压VDD电平的H电平。该位线负载电路在数据写入时，设定为非导通状态。

写入辅助电路PCKa和PCKb具有相同结构，在对应的部分上采用相同的参考编号。各写入辅助电路PCKa和PCKb，包括接受位线BL和/BL的电压的2输入NAND门NG1和根据NAND门NG1的输出信号将VDD电源节点与VDD源极线VDM连接的P沟道MOS晶体管PT3。

即，图8所示写入辅助电路PCKa和PCKb与上述实施例1的结构不同，取代分别对位线BL和/BL配置的反相器，而设置2输入NAND门NG1。

存储器单元MC的连接与图5所示存储器单元MC的连接相同，负载晶体管(PQ1、PQ2)的高侧电源节点VH共同与VDD源极线VDM连接。

图9是表示图8所示存储器单元电路动作的信号波形图。以下，参照图9，就图8所示存储器单元电路动作进行简单说明。在数据读出时，与地址指定的行对应的字线BL的电位上升为H电平(VDD电平)。相应地，在存储器单元MC中，存取晶体管(NQ3、NQ4)成为导通状态，存储节点ND1和ND2与位线BL和/BL连接。从而，存储L电平数据的存储节点(例如ND2)的电位随着经由位线(例如/BL)流过的列电流而上升(与晶体管(NQ3、NQ4)与驱动晶体管NQ1、NQ2)的β比和位线负载电路的电阻值对应的电压电平)。

另外，位线BL和/BL响应选择行的存储器单元MC的存储数据，改变其电位。位线BL和/BL经由列选择门CSG连接到内部数据总线IO，其电位电平持续变化。但是，该数据读出时，位线BL和/BL的电位振幅高于NAND门NG1输入逻辑阈值VTG的电压电平，NAND门NG1与位线BL和/BL的电压电平均判断为H电平，其输出信号维持L电平。

因而，MOS晶体管PT3维持导通状态，VDD源极线VDM维持高侧电源电压VDD电平。从而，与上述实施例1同样，能够稳定地保持存储器单元MC的数据并读出数据。

在数据写入时，位线BL和/BL响应从列选择门CSG经由写入驱动器电路5a供给的写入数据，其电压电平驱动至H电平(VDD电平)和L电平(VSS电平)。相应地，随着位线BL和/BL一方电压电平的降低，ANAD栅极NG1一方的输入成为L电平，其输出信号成为H电平，相应地，P沟道MOS晶体管PT3成为截止状态，VDD源极线VDM成为浮置状态。

字线WL接着根据未图示的行选择电路的输出信号驱动至选择状态时，选择行的存储器单元中，存储节点ND1和ND2与位线DL和/BL连接。在存储器单元的存储数据与反逻辑电平的数据写入时，选择存储器单元的存储节点ND1和ND2的电压电平变化。该存储节点的电位变化时，存储器单元内有经由负载晶体管和驱动晶体管流过的贯通电流，浮置状态的VDD源极线VDM的电荷消耗，其电压电平下降，存储节点ND1和ND2的电位差进一步减小，数据保持特性随着该VDD源极线VDM的电位降低而下降(写入容限增大)，存储节点ND1和ND2各存储数据反相，并设定为与传达到位线BL和/BL的写入数据对应的电压电平。

数据写入完成后，字线WL驱动至非选择状态，并且，位线BL和/BL恢复到原来的预充电电压电平，相应地，NAND门NG1输出信号成为L电平，VDD源极线VDM的电压电平恢复到高侧电源电压VDD电平。

即使字线WL处于选择状态，当列选择门CSG非导通状态时，也不进行对位线BL和/BL的写入数据的传达，位线从预充电电压电平产生与数据读出时同样的电位变化。但在这时电位振幅较小，NAND门NG1的输出信号为L电平，VDD源极线VDM经由P沟道MOS晶体管PT3被供给高侧电源电压VDD，其电压电平维持高侧电源电压VDD电平。因而，选择行且非选择列的存储器单元稳定地保持存储数据。

在非选择行且选择列的存储器单元中，与实施例1同样，在存储器单元中，不存在电流流过的通路，存储数据保持稳定。

如上所述，利用该图8所示实施例2的写入辅助电路的结构，也能获得与实施例1同样的效果。

另外，通过NAND门NG1接受位线BL和/BL的电压并检出其变化，高侧电源电压VDD的供给节点和VDD源极线VDM之间，仅连接1个P沟道MOS晶体管PT3。因而，该高侧电源电压供给节点和VDD源极线之间的电阻分量(沟道电阻)变小，可高速恢复到VDD源极线的高侧电源电压VDD。另外，VDD源极线VDL的布线电阻变小，其电压降变小，可稳定地将预定电压电平(VDD电平)的单元电源电压供给对应列的存储器单元的高侧电源节点。

实施例3

图10是本发明实施例3的半导体存储装置的存储器单元阵列部的结构的概略示图。图10中概略示出对应4行4列排列的存储器单元MC的电路结构。对应于各存储器单元列，配置位线对BL0，/BL0、BL1，/BL1、BL2，/BL2和BL3，/BL3。

位线BL0，/BL0和BL1，/BL1与2:1选择器4b0连接，位线BL2，/BL2和BL3，/BL3也同样与2:1选择器4b1连接。该2:1选择器4b0和4b1根据列地址信号CA进行2:1选择，从对应的2个位线对选择1个位线对。

对于2:1选择器4b0，配置写入驱动器电路5a0和读出放大电路6a0，对于2:1选择器4b1，设有写入驱动器电路5a1和读出放大电路6a1。

2:1选择器4b0和4b1包含于图1所示列选择电路4中，根据列地址信号CA并行地进行列选择动作。写入驱动器电路5a0和读出放大电路6a0分别输入输出数据DI0和DO0，并且，写入驱动器电路5a1和读出放大电路6a1分别输入输出数据位DI1和DO1。因而，在该图10所示结构中，进行2位数据的写入/读出。

对应于各存储器单元行，配置字线WL0-WL3。在图10所示存储器单元电源控制的结构中，按各位线对将存储器单元分为多个组，对应于各存储器单元组，配置分割VDD源极线。即，对应于位线BL0、/BL0，在列方向上平行配置分割VDD源极线VDM0A和VDM0B，另外，对应于位线BL1、/BL1，设有分割VDD源极线VDM1A和VDM1B。对应于位线BL2、/BL2，设有分割VDD源极线VDM2A和VDM2B，对应于位线BL3、/BL3，设有分割VDD源极线VDM3A和VDM3B。

对应于各分割VDD源极线VDM0A-VDM3A，设置写入辅助电路PCKa0-PCKa3，对应于各分割VDD源极线VDM0B-VDM3B，设置写入辅助电路PCKb0-PCKb3。该写入辅助电路PCKa0-PCKa3和PCKb0-PCKb3具备与上述图8所示写入辅助电路PCKa和PCKb相同的结构，在对应的构成要素上采用同一参考编号。该写入辅助电路PCKa0-PCKa3及PCKb0-PCKb3各自包括接受对应位线对的各位线电压的NAND门NG1和根据对应NAND门NG1的输出信号有选择地连接高侧电源电压VDD的供给节点(以下称为VDD供给节点)与对应的分割VDD源极线的P沟道MOS晶体管PT3。

在该图10所示存储器单元电源控制的结构中，数据读出时的动作与上述实施例2所示的采用写入辅助电路的结构相同，根据字线选择，虽然在各位线对上产生电位差，但该电位差较小，对应位线的电位由NAND门NG1而判定为H电平，各分割VDD源极线VDM0A-VDM3A及VDM0B-VDM3B维持高侧电源电压VDD电平，进行稳定的数据读出。根据列地址信号CA，由2:1选择器4b0和4b1分别进行2:1选择，从对应的2对位线中选择1对位线，读出2位数据DO0和DO1。

在数据写入时，也根据列地址信号CA，2:1选择器4b0和4b1进行2:1选择，且写入驱动器电路5a0和5a1分别并行地响应写入数据位DI0和DI1而驱动选择列的位线。

这时，与选择字线(例如字线WL3)连接的存储器单元中，进行放电。在分割VDD源极线VDM0B-VDM3B中与选择列对应的分割VDD源极线的电位下降(在选择列的写入辅助电路中，数据写入时，MOS晶体管PT3全部已处于截止状态)。非选择列的分割VDD源极线中，位线电位判定为H电平，且MOS晶体管PT3处于导通状态，并维持高侧电源电压VDD电平，且稳定地保持存储数据。

另一方面，对应于非选择字线设置的分割VDD源极线VDM0A-VDM3A中，对应的存储器单元全部为非选择状态，虽然分割VDD源极线VDM0A-VDM3A处于浮置状态，但存储器单元中，不存在从高侧电源节点到低侧电源节点的电流通路，分割VDD源极线VDM0A-VDM3A维持电源电压VDD电平。

具体地说，在字线WL选择时，例如选择了位线BL0和/BL0时，分割VDD源极线VDM0B的电压电平下降，对应的存储器单元MC的写入容限增大，以高速进行对应于位线BL0和/BL0的写入数据的数据对存储器单元的写入。这时，位线BL1和/BL1处于非选择状态，从通过位线负载电路(未图示)预充电的电压电平经由对应的存储器单元MC流出电流，虽然位线BL1和/BL的一个电位电平下降，但该电位降低量与数据读出时同样，写入辅助电路PCKb1中，NAND门NG1的输出信号为L电平，MOS晶体管PT3为导通状态，且稳定地向存储器单元供给高侧电源电压VDD，并稳定地保持数据。

上述动作对于位线对BL2，/BL2和BL3，/BL3也同样。

在该图10所示结构中，将对应于各存储器单元列设置的VDD源极线分割，按每根分割VDD源极线，将该电压电平按照对应位线的电位进行控制，从而VDD源极线的布线电容减少，在数据写入时，分割VDD源极线的电位下降变得高速，可进行高速的写入，另外，在写入完成后，可将选择列的分割VDD源极线电位高速恢复到原来的电源电压电平VDD电平，可缩短写入时间。分割VDD源极线的布线电阻的影响与采用如上述实施例1那样在各列设置一个连续延伸的VDD源极线，并在两端设置写入辅助电路的结构成的场合同样。

另外，在图10所示结构中，存储器单元阵列中，将VDD源极线分割为两部分，在分割VDD源极线的边界区域配置写入辅助电路PCKa0-PCKa3。但是，写入辅助电路PCKa0-PCKa3可采用配置在分割VDD源极线VDM0A-VDM3A的另一端(靠近2:1选择器的端)，且在存储器单元阵列两端上将写入辅助电路PCKa0-PCKa3和PCKb0-PCKb3相对地配置的结构。

另外，按各列，VDD源极线成为2分割结构，但该分割数可以再大。通过增大分割VDD源极线的分割数，可缩短该布线长度，并可相应地减小布线电容，可将该电压变化高速化，并可将写入动作高速化。

另外，对应于各数据位配置2列存储器单元，但是数据每个位排列的存储器单元列的数量并不限于2，可以是任意的。另外，同时输入输出的数据位数也为8位、16位等，还可以使用位更宽的数据。

实施例4

图11是本发明实施例4的写入辅助电路的结构示图。图11中代表地示出对应于1个位线对BL，/BL设置的写入辅助电路PCK的结构。存储器单元阵列中的配置可采用上述实施例1至3的任意结构。

写入辅助电路PCK包括：根据位线BL和/BL的电压电平，调整VDD源极线VDM的阻抗的电源控制部VCT；响应来自电源控制部VCT的位线电压检出信号发生单触发的脉冲信号的单触发脉冲生成电路10；以及根据单触发脉冲生成电路10的输出信号，将VDD源极线VDM驱动至低侧电源电压(VSS：第二电源电压)电平的N沟道MOS晶体管NT1。

电源控制部VCT包括接受位线BL和/BL的电压的NAND门NG1和响应NAND门NG1的输出信号将VDD供给节点与VDD源极线VDM连接的P沟道MOS晶体管PT3。因而，电源控制部VCT对应于上述实施例2和3的写入辅助电路的结构，具备同样的结构。

单触发脉冲生成电路10包括将该NAND门NG1的输出信号延迟预定时间且反相的反相延迟电路11和接受反相延迟电路11的输出信号与NAND门NG1的输出信号的AND门AG1。单触发脉冲生成电路10响应NAND门NG1的输出信号的上升，生成具有预定时间宽度的单触发脉冲信号。该单触发脉冲信号的H电平期间由反相延迟电路11所具有的延迟时间来确定。

图12是表示图11所示写入辅助电路PCK的数据写入时动作的信号波形图。以下，参照图12，就图11所示写入辅助电路PCK的动作进行说明。

数据写入时，若位线BL或/BL的电位响应写入数据，由H电平变化到L电平，则NAND门NG1的输出节点NDA的电压电平由L电平变化到H电平。相应地，由单触发脉冲生成电路10生成成为预定期间H电平的单触发的脉冲信号。若NAND门NG1的输出信号成为H电平，则MOS晶体管DI0成为截止状态，VDD源极线VDM与VDD供给节点分离。这时，来自单触发脉冲生成电路10的单触发脉冲信号(节点NDB上的信号)成为H电平，相应地，MOS晶体管NT1成为导通状态。由VDD供给节点分离的VDD源极线VDM与低侧电源节点连接，其电压电平下降。

在选择存储器单元中，存储节点(ND1、ND2：未图示)响应其VDD源极线VDM的电位下降，数据保持特性急激降低，其电位电平响应位线BL和/BL的电位电平以高速变化。从而，能够缩短数据写入所需时间(将存储节点ND1和ND2的电位，设定为对应于写入数据的电位电平所需的时间)，实现高速写入。

当数据写入完成时，字线WL成为非选择状态，位线BL和/BL因列选择电路而与内部数据线分离，这些电压电平通过位线负载电路(未图示)再次恢复到原来的预充电电压电平。这时，来自单触发脉冲生成电路10的单触发脉冲信号，已经是L电平，MOS晶体管NT1为截止状态。随着该位线BL和/BL恢复到预充电电位，电源控制部VCT中NAND门NG1的输出信号成为L电平，相应地通过MOS晶体管PT3，VDD源极线VDM的电压电平恢复到原来的电压(VDD电平)。

如该图11所示，响应位线电位变化，将预定期间VDD源极线的电压电平驱动至低侧电源电压VSS电平方向，通过强制降低该电压电平，存储器单元的写入容限增大，能够实现高速的写入。

另外，在非选择存储器单元中，与实施例1至3同样，在数据写入模式时也能稳定保持数据。

实施例5

图13是本发明实施例5的写入辅助电路PCK的结构示图。在该图13所示电压控制电路PCK中，设有将VDD源极线VDM在位线BL、/BL的电位变化时驱动至第二电源电压(低侧电源电压VSS)电平的P沟道MOS晶体管PT4。该MOS晶体管PT4的导通/截止状态的控制由单触发脉冲生成电路10来进行。该单触发脉冲生成电路10响应电源控制部VCT中包含的NAND门NG1的输出信号的上升，生成成为预定期间L电平的单触发的脉冲信号，并供给P沟道MOS晶体管PT4的栅极。电源控制部VCT的结构与上述图11所示电源控制部VCT的结构相同，在对应的部分采用同一参考编号，省略其详细说明。

单触发脉冲生成电路10包括反相延迟电路11和接受反相延迟电路11的输出信号与电源控制部VCT的NAND门NG1的输出信号的NAND门NG2。该单触发脉冲生成电路10生成的单触发脉冲信号的L电平期间，由反相延迟电路11所具有的延迟时间来确定。

图14是表示图13所示写入辅助电路PCK的数据写入时动作的信号波形图。以下，参照图14，就图13所示写入辅助电路PCK的动作进行说明。

在数据写入时，与选择列对应的位线BL和/BL的电压电平响应写入数据驱动至H电平和L电平。根据该位线BL和/BL的电位变化，从电源控制部VCT输出到节点NDA的信号上升至H电平，相应地，从单触发脉冲生成电路10供给节点NDC的单触发脉冲信号成为预定期间L电平。响应该节点NDC的L电平信号，MOS晶体管PT4成为导通状态，VDD源极线VDM向低侧电源电压方向驱动。这时，MOS晶体管PT3因NAND门NG1的输出信号而处于截止状态，由VDD供给节点分离的VDD源极线VDM，其电压电平高速下降。因而，与上述图11所示实施例4的写入辅助电路的结构同样，写入容限增大，并响应写入数据，能够使选择存储器单元的存储节点(ND1、ND2)的电位电平高速变化。

当位线BL和/BL在非选择列或数据读出模式时，位线BL和/BL电位为高电平，NAND门NG1的输出信号为L电平，MOS晶体管PT3为导通状态。由于NAND门NG1的输出信号固定为L电平，单触发脉冲生成电路10的输出节点NDC维持H电平，MOS晶体管PT4维持截止状态。因而，非选择列的位线和数据读出时的位线中，VDD源极线VDM可靠供给高侧电源电压VDD，确保静态噪声容限并稳定地保持数据。

图15是图13所示MOS晶体管PT3和PT4的剖面结构的概略示图。MOS晶体管PT3和PT4形成于N阱20内。P沟道MOS晶体管PT3包括：在N阱20表面隔着间隔形成的P型杂质区域21c和21d；在这些杂质区域21c和21d之间的阱区域表面上隔着栅极绝缘膜(未图示)形成的栅电极22b。

MOS晶体管PT4包括：在N阱20表面隔着间隔形成的P型杂质区域21a和21b；在这些杂质区域21a和21b之间的阱区域表面上隔着栅极绝缘膜(未图示)形成的栅电极22a。

杂质区域21a连接成可接受低侧电源电压VSS，杂质区域21d连接成可接受高侧电源电压VDD。栅电极22a和22b分别与图13所示节点NDC和NDA连接。杂质区域21b和21c与VDD源极线VDM连接。N阱20偏置到高侧电源电压VDD电平。

杂质区域21b和21c可为连续形成的杂质区域，也可在它们之间形成元件分离区域。

当节点NDA的电压电平为H电平(电压VDD电平)时，MOS晶体管PT3为截止状态，VDD供给节点与VDD源极线VDM相分离。另一方面，当节点NDC为L电平时，在杂质区域21a和21c之间形成沟道，VDD源极线VDM与低侧电源电压VSS连接。

当VDD源极线VDM的电压电平下降时，杂质区域21b和N阱20之间的PN结成为较深的反向偏置状态，MOS晶体管PT4的栅极-源极间电压绝对值相对变小，电流驱动力下降，能够防止VDD源极线VDM的电压电平下降过低(由背栅极偏置效应引起)。

因而，能够防止VDD源极线VDM的电压电平下降过低，且非选择存储器单元的数据保持特性劣化，并防止产生选择列且非选择行的存储器单元的保持数据被破坏的状态。

如上所述，依据本发明的实施例5，对于VDD源极线，能够用P沟道MOS晶体管强制降低位线电位变化时浮置状态的VDD源极线的电位电平，并高速使选择列的VDD源极线电压电平降低，同时能够防止其电压电平过度降低，并可防止选择列的非选择行的存储器单元的保持数据被破坏。另外，能够防止VDD源极线电压降低过度，相应地，在写入完成时可高速使VDD源极线恢复到原来的电压电平。

实施例6

图16是本发明实施例6的写入辅助电路PCK的结构示图。图16所示写入辅助电路PCK中，VDD源极线VDM与以二极管方式连接的P沟道MOS晶体管PT5连接。该以二极管方式连接的P沟道MOS晶体管PT5，其栅极和漏极与VDD源极线VDM连接，源极与VDD供给节点连接。

电源控制部VCT的结构与上述实施例1至5的写入辅助电路的结构相同，其中包括：接受位线BL和/BL的电压的NAND门NG1；根据NAND门NG1的输出信号将VDD源极线VDM和VDD供给节点有选择地分离的P沟道MOS晶体管PT3。

图17是表示图16所示写入辅助电路PCK的数据写入时动作的信号波形图。以下，参照图17，就图16所示写入辅助电路PCK的动作进行说明。

在数据写入时，选择列中，位线BL和/BL的电压电平响应写入数据而变化到H电平和L电平。随着位线BL和/BL中一根位线的电位下降，NAND栅极NG1的输出信号成为H电平，相应地MOS晶体管PT3成为截止状态。若字线WL驱动至选择状态，则经由选择存储器单元有电流流过，VDD源极线VDM的电压电平下降。当该VDD源极线VDM的电压电平在电压VDD-Vtp以上时，MOS晶体管PT5成为截止状态。这里，Vtp表示MOS晶体管PT5的阈值电压绝对值。

当VDD源极线VDM的电压电平成为电压VDD-Vtp以下时，MOS晶体管PT5成为导通状态，将VDD源极线VDM与VDD供给节点连接，并防止VDD源极线VDM的电位降低。因而，VDD源极线VDM的电压电平箝位为VDD-Vtp的电平。

电源控制部VCT的动作与上述实施例1至6所示结构相同，但通过箝位晶体管PT5，能够防止选择列的VDD源极线VDM的电压电平过剩下降，并可抑制选择列且非选择行的存储器单元的数据保持特性的劣化，能够防止保持数据的破坏。

还有，作为该VDD源极线VDM的电压电平箝位元件，可采用PN二极管等其它元件。

如上所述，依据本发明的实施例6，设有用以抑制VDD源极线的电压电平下降的电压箝位部件，能够防止选择列/非选择行的存储器单元保持数据的破坏(是因为能够防止高侧电源电压下降过低，且相应地抑制数据保持特性的降低)。

实施例7

图18是本发明实施例7的写入辅助电路PCK的结构示图。图18所示写入辅助电路PCK与图16所示写入辅助电路的结构上的不同点如下。即，电源控制部CVT中，取代接受位线BL和/BL的电压的NAND门NG1，设置接受冗余信号CRD、位线BL和/BL的电压的NAND门NG3。根据该NAND门NG3的输出信号，MOS晶体管PT3将VDD供给节点和VDD源极线VDM有选择地连接。

冗余信号CRD是指定存储器单元阵列中不良列的信号，不良列的位线设成常时非选择状态，其地址与备用位线对置换。通过将该不良列的位线与备用位线对置换，能够使用不良列地址，进行不良列的补救。

在图18所示电源控制电路PCK中，在以二极管方式连接的P沟道MOS晶体管PT5与VDD供给节点之间，连接根据反相器IV3的输出信号有选择地成为导通状态的P沟道MOS晶体管PT6。该反相器IV3上被供给冗余信号CRD。

在该图18所示写入辅助电路PCK的结构中，VDD源极线VDM对应每个存储器单元列配置，按各列调整其电压电平，但在不良列补救时，进行对不良列的电源控制。即，对应于不良列，冗余信号CRD设定为L电平，NAND门NG3的输出信号固定于H电平，相应地，MOS晶体管PT3设定为常时截止状态。另外，反相器13的输出信号成为H电平，MOS晶体管PT6成为常时截止状态，VDD供给节点与MOS晶体管PT5之间的电流通路截断。因而，对应于不良列，VDD源极线VDM从VDD供给节点完全分离，截断因不良列的不良存储器单元而产生的泄漏电流通路，减小耗电。

另一方面，对于不存在不良存储器单元的正常列，冗余信号CRD设定为H电平。这时，NAND门NG3根据位线BL和/BL的电位，确定其输出信号的逻辑电平，另外，反相器IV3的输出信号固定于L电平，MOS晶体管PT6成为导通状态。因而，在这种情况下，实现与上述图16所示写入辅助电路PCK同样的动作。

图19是本发明实施例7的半导体存储装置要部结构的概略示图。图19中，存储器单元阵列包括正式存储器单元MC行列状排列的正式存储器单元阵列1n和不良列补救用的备用存储器单元SMC排列的备用存储器单元阵列1s。

在冗余置换补救中，可进行除去不良列并使位线与列解码器的输出的对应相错开的、根据所谓移位冗余方式的不良列的补救。但是，这里为了示出不良列的补救，只示出将正式存储器单元阵列的不良列与备用位线对置换后补救不良列的结构。

正式存储器单元阵列1n中配置了位线对BLP，对应于各位线对BLP，配置VDD源极线VDM，对应于各VDD源极线VDM，配置了写入辅助电路PCK。即使在备用存储器单元阵列1s中，备用位线对SDL也对应于备用存储器单元列SMC而配置，另外，对应于备用位线对SBLP，配置了备用VDD源极线SVDM。该备用存储器单元阵列1s中的备用位线对SBLP的数量，按照可补救不良列的数量而确定。

列选择电路包括对应于正式存储器单元阵列1n配置的正式列选择电路4n和对应于存储器单元阵列1s而配置的冗余列选择电路4s。

为控制该正式列选择电路4n和冗余列选择电路4s的动作，设有冗余列置换控制电路20。冗余列置换控制电路20包括内部存放特定不良列的不良列地址的程序电路，根据列地址信号CA与程序化的不良列地址一致/不一致，生成正式列选择使能信号NE和备用列选择使能信号NEZ。

地址指定的选择列为正常列时，冗余列置换控制电路20激活正式选择使能信号NE，正式列选择电路4n选择与地址指定的列对应的位线对BLP。冗余列选择电路4s处于去激活状态，备用列维持非选择状态。另一方面，当列地址信号CA指定了不良列时，冗余列置换控制电路20激活不良备用列置换使能信号NEZ，冗余列选择电路4s选择对应的冗余置换用的备用位线对SBLP。这时，在正式列选择电路4n中，列选择动作停止(信号NE为去激活状态)。

对应于写入辅助电路PCK，按各列单位设有控制写入辅助电路PCK的使能/去使能的单元电源控制部件22。该单元电源控制部件22根据不良列信息，生成针对对应的写入辅助电路PCK的冗余信号CRD。

图20是一例对包含于图19所示单元电源控制部件22的1列VDD源极线生成冗余信号的电路结构示图。图20中，冗余信号生成部包括：在高侧电源节点与内部节点ND10之间连接的可熔断的连接元件FL；其一端与内部节点ND10连接的高电阻电阻元件Z；将内部节点ND10的电压信号反相的反相器IV10；将反相器IV10的输出信号反相后生成冗余信号CRD的反相器IV11；在高电阻电阻元件Z与低侧电源节点之间连接且其栅极接受反相器IV10的输出信号的N沟道MOS晶体管NT10；以及在高电阻电阻元件Z与低侧电源节点之间连接且其栅极接受复位信号RST的N沟道MOS晶体管NT11。

复位信号RST在系统复位时或电源投入时，成为预定期间H电平。另外，对应不良列的连接元件FL熔断。

在连接元件FL熔断时，节点ND从高侧电源节点(VDD)分离。根据复位信号RST，MOS晶体管NT11成为导通状态，这时经高电阻电阻元件Z，内部节点ND10驱动至低侧电源节点的电压电平。相应地，反相器IV10的输出信号成为H电平，MOS晶体管NT10成为导通状态。即便复位信号RST成为L电平，MOS晶体管NT11成为截止状态，节点ND10也通过高电阻电阻元件Z和MOS晶体管NT10，维持低侧电源节点的电压电平。在该状态下，冗余信号CRD因反相器IV11而固定于L电平，对于不良列的VDD源极线的电源控制停止，且对应的VDD源极线维持常时浮置状态。

另一方面，当连接元件FL在非熔断状态时，内部节点ND10与高侧电源节点(VDD)连接。即便根据复位信号RST，MOS晶体管NT11成为导通状态，通过高电阻电阻元件Z的电阻值，节点ND10也维持H电平(电压VDD电平)。因而，反相器IV10的输出信号成为L电平，MOS晶体管NT10处于截止状态。因而，在复位信号RST成为L电平后，内部节点ND10维持电压VDD电平，相应地，冗余信号CRD维持H电平。MOS晶体管NT10因反相器IV10的输出信号而处于截止状态，冗余信号生成部中，贯通电流流过的通路被截断。

作为单元电源部件22的结构，示出与将不良列与备用列置换的结构对应的单元电源控制部件的结构，但可根据移位冗余方式进行不良列的补救。用移位冗余方式补救不良列时，来自列解码器的列选择信号对列选择门的传播通路被切换。利用该通路切换指定用的信号，在单元电源控制部件22中生成冗余信号CRD也可。即，各列选择信号对列选择门的传播通路有2个，当利用1个信号传播通路时，经通路切换使不良列的列选择门上不传播列选择信号。因而，在不良列中，列选择信号的传播通路被切换，设定相邻列的列选择信号传播通路的信号与设定不良列的列选择信号传播通路的信号其逻辑电平不同。因而，各列中，通过利用判定相邻列对的列选择信号传播通路设定信号的逻辑是否相同的门电路，可对各列生成冗余信号。

如上所述，依据本发明的实施例7，能够停止对应于不良列的对VDD源极线的电源控制，并将对应的VDD源极线设定为浮置状态，防止因不良列的存储器单元导致泄漏电流流过，相应地能够减小消耗电流。

实施例8

图21是本发明实施例8的写入辅助电路PCK的结构示图。在图21所示写入辅助电路PCK中，设有接受电源控制部VCT的NAND门NG1的输出信号的反相器IV13和根据反相器IV13的输出信号将VDD源极线VDM与中间电压供给节点连接的P沟道MOS晶体管PT13。电源控制部VCT与上述实施例1至7同样，包括NAND门NG1和P沟道MOS晶体管PT3。MOS晶体管PT3与接受通常的电源电压VDD1的节点(VDD供给节点)连接。另一方面，MOS晶体管PT13与接受低于该通常的电源电压VDD1的电压VDD2的中间电压节点连接。

图22是表示图21所示写入辅助电路PCK的写入时动作的信号波形图。以下，参照图22，就该图21所示写入辅助电路PCK的数据写入时动作进行说明。

数据写入时，位线BL和/BL上被供给与写入数据对应的电压，这些位线的电压驱动至H电平和L电平。相应地，在电源控制部VCT中，NAND门NG1的输出信号成为H电平，MOS晶体管PT3成为截止状态，VDD源极线VDM从供给电压VDD1的节点相分离。另一方面，反相器IV13的输出信号成为L电平，相应地MOS晶体管PT13成为导通状态，VDD源极线VDM接受中间电压VDD2。该电压VDD2是低于电源电压电平的电压VDD1的电压电平。在数据写入时，能够可靠降低VDD源极线VDM的电压电平，能够增大存储器单元的写入容限，并可高速进行数据的写入。

这时，由生成中间电压VDD2的电路发生电压VDD2，如采用以二极管方式连接的MOS晶体管的场合等，不受晶体管参数的阈值电压偏差之影响而能将VDD源极线VDM的电压电平设定为所要电压电平。相应地，能够可靠地将非选择列/选择行的存储器单元的静态噪声容限设定为较大的状态，并能可靠地防止保持数据的破坏。

图23是发生图21所示2个电压VDD1和VDD2的电源电压发生部的结构概略示图。图23中，电源电压发生部包括：接受来自外部的电源电压VDD，并进行去除噪声等稳定化处理生成单元电源电压VDD1的电源电路25和降低电源电路25的输出电压VDD1而生成中间电压VDD2的降压电路26。

电源电路25只进行去除噪声等过滤处理，生成与来自外部的电源电压VDD相同电压电平的单元电源电压VDD1。降压电路26可通过将基准电流发生电路的输出电流变换为电压的电路等结构，生成中间电压VDD2，并且，也可为例如在DRAM(动态随机存取存储器)等中使用的结构，即，基准电压和与中间电压VDD2对应的电压比较，根据比较结果从电源节点向VDD2电源线供给电流的反馈控制型的内部降压电路(VDC：电压降低变换器)。

通过利用图23所示电源电压发生电路，能够从来自外部的电源电压VDD生成所要电压电平的稳定的单元电源电压VDD1和中间电压VDD2。

依据本发明的实施例8，根据位线电压，能够使VDD源极线电压在通常的电源电压VDD1和比它低的中间电压VDD2之间切换，在数据写入时，对应于选择列可靠地将VDD源极线电压设定为所要电压电平，并能稳定且高速进行数据的写入。

另外，通过利用中间电压，能够将选择列的VDD源极线电压设定为所要电压电平，并可防止非选择存储器单元的数据保持特性劣化，且能够防止非选择存储器单元的保持数据被破坏。

实施例9

图24是本发明实施例9的半导体存储装置要部的结构示图。图24中示出对应于排1列的存储器单元MC的写入辅助电路的结构。存储器单元MC排成4行1列，对应于各行配置字线WL0-WL3。对应于存储器单元列配置位线BL和/BL。对应于各存储器单元列，与上述实施例1至8同样，配置VDD源极线VDM。另外，与VDD源极线VDM平行地对应于各存储器单元列，配置伪VSS源极线DVSM。向存储器单元供给低侧电源电压VSS的VSS源极线未图示，但另外配置。

写入辅助电路PCKa和PCKb在VDD源极线VDM和伪VSS源极线DVSM两端相对地配置，进行伪VSS源极线DVSM的预充电和VDD源极线VDM与伪VSS源极线DVSM的选择连接，利用伪VSS源极线的蓄积电荷，调整VDD源极线VDM的电压电平。

写入辅助电路PCKa和PCKb具有相同结构，在对应的部分采用同一参考编号。各写入辅助电路PCKa和PCKb，各自包括：根据位线BL和/BL的电压电平变化，与VDD源极线VDM的VDD供给节点相分离的电源控制部VCT；将该电源控制部VCT中包含的NAND门NG1的输出信号反相的反相器IV15；根据NAND门NG1和反相器IV15的输出信号，将VDD源极线VDM和伪VSS源极线DVSM有选择地连接的传输门TX；以及根据反相器IV15的输出信号将伪VSS源极线DVSM与低侧电源节点(VSS供给节点)连接的N沟道MOS晶体管NT15。

传输门TX由P沟道MOS晶体管和N沟道MOS晶体管的并联体构成的CMOS传输门来构成，无阈值电压损耗地传达电压信号。

图25是表示图24所示写入辅助电路数据写入时动作的信号波形图。以下，参照图25，就图24所示写入辅助电路PCKa和PCKb的动作进行说明。

在待机状态时和数据读出时，位线BL和/BL的电压电平为逻辑高电平，NAND门NG1的输出信号(节点NDA的电位)为L电平。相应地，MOS晶体管PT3和NT15为导通状态，另外，传输门TX为非导通状态。因而，VDD源极线VDM维持高侧电源电压VDD电平，并且伪VSS源极线DVSM维持低侧电源电压(VSS)电平。

开始数据写入，且对选择列的位线BL和/BL传达写入数据时，位线BL和/BL的电压电平按照写入数据变化。随着位线BL和/BL的电位变化，电源控制部VCT中，NAND门NG1的输出信号(节点NDA的电压)成为H电平。相应地，MOS晶体管PT3和NT15成为截止状态。另一方面，传输门TX成为导通状态，VDD源极线VDM和伪VSS源极线DVSM电连接。该VDD源极线VDM和伪VSS源极线DVSM为浮置状态，该伪VSS源极线DVSM与VDD源极线之间产生蓄积电荷移动。若设VDD源极线VDM的电容为Cd，伪VSS源极线的电容为Cs，则传输门TX导通后的源极线VDM和DVSM的电位V如下式所示，成为由电容比Cs/Cd确定的电压电平。

V＝Cd·VDD/(Cd+Cs)

其中，低侧电源电压VSS设为接地电压(0V)。例如，电容比Cd∶Cs设计为10∶1时，VDD源极线的电位通过传输门TX的均衡，成为大致10/11倍的电压电平，约降低10％。从而，在选择存储器单元MC中，高侧电源节点的电压电平下降，写入容限增大，并可容易进行存储器单元存储数据的反相，可缩短写入时间，并且可靠地进行写入。

在非选择存储器单元中，存储节点的电压电平最大，只是产生与读出时同样的变化，可稳定地保持存储数据。

另外，该电荷再分配的场合，VDD源极线VDM的电压电平，与写入存储器单元的放电而降低的场合相比，VDD源极线的电位更加高速降低，可实现更高速的写入动作。

写入完成后，通过位线负载电路(未图示)，位线BL和/BL的电压电平分别成为原来的H电平(电压VDD电平)时，NAND门NG1的输出信号成为L电平，相应地，传输门TX成为截止状态，MOS晶体管PT3和NT15成为导通状态。相应地，VDD源极线VDM和伪VSS源极线DVSM的电压电平分别恢复到高侧电源电压VDD和低侧电源电压VSS电平。

该伪VSS源极线DVSM利用与VDD源极线VDM相同布线层或不同布线层且在存储器单元MC上延伸的布线而配置。从而，可按各列配置VDD源极线VDM和伪源极线DVCM，并且，VDD源极线VDM和伪VSS源极线DVSA的布线长度即使在存储器单元的行数增大也能相同，相应地，也能将电容比Cd∶Cs维持一定。因而，在存储器单元阵列的行/列数变更的场合，只使VDD源极线VDM和伪VSS源极线DVSM沿列方向直线延伸，布线布局上不需要进行再设计，并且无需进行存储器单元阵列的布局变更。另外，能够利用同一布局的写入辅助电路，也抑制存储器单元阵列结构变更时单元电源控制部件部的面积增大(仅对应于列数，变更写入辅助电路的数量，即便列方向的存储器单元数量增大，也无需变更写入辅助电路的结构)。

还有，关于该VDD源极线VDM和伪VSS源极线DVSM的布线电容比，VDD源极线VDM与存储器单元MC的高侧电源节点VH连接，存在寄生电容。考虑高侧电源节点VH的寄生电容，设定VDD源极线VDM和伪VSS源极线DVSM的电容比，从而即使在源极线VDM和DVSM的列方向长度延伸的场合，考虑了寄生电容的布线电容比也同样相同。

如上所述，依据本发明的实施例9，数据写入时，根据位线电压，将伪VSS源极线和VSS源极线设成浮置状态，同时使它们电气短路，可高速降低VDD源极线的电压电平，并可增大选择存储器单元的写入容限，可高速进行数据的写入。

实施例10

图26是本发明实施例10的存储器单元电路的结构示图。该图26中，示出对于排1列的存储器单元的写入辅助电路的结构。存储器单元MC在图26中排4行1列，对应于各行配置字线WL0-WL3。对应于存储器单元列，配置位线BL和/BL，该位线BL和/BL分别与列选择门CSG和位线负载电路9连接。该结构与上述实施例1至9的结构相同，并且与传统的存储器单元阵列的配置相同。

对应于各存储器单元列，配置传达低侧电源电压VSS的VSS源极线VSM。本实施例10中，作为单元电源线PVL单元0-PVLn，采用VSS源极线VSM。根据对应列的位线BL和/BL的电压电平控制VSS源极线VSM的电压电平(阻抗)。

在该VSS源极线VSM两端，配置了写入辅助电路PCKc和PCKd。该写入辅助电路PCKc和PCKd具有相同结构，其中包括：在低侧电源节点与VSS源极线VSM之间串联连接的N沟道MOS晶体管NT20和NT21。MOS晶体管NT20和NT21的栅极分别与对应列的位线BL和/BL连接。

VSS源极线VSM在各列相分离地配置。

图27是图26所示存储器单元MC内部连接的概略示图。如图27所示，驱动晶体管NQ1和NQ2的源极侧节点，即低侧电源节点VL共同与VSS源极线VSM连接。负载晶体管PQ1和PQ2的源极节点，即高侧电源节点VH上，常时被供给电源电压VDD。存储节点ND1和ND2分别经由存取晶体管NQ3和NQ4连接到位线BL和/BL。

图28是表示图26所示存储器单元电路动作的信号波形图。以下，参照图28，就图26和图27所示存储器单元电路动作进行说明。

在数据读出时，字线WL驱动至选择状态，存储器单元MC中，存取晶体管NQ3和NQ4导通。相应地，存储节点ND1和ND2与位线BL和/BL连接，根据该存储节点ND1和ND2的保持数据，位线BL和/BL的电位电平变化。但在该场合，根据来自位线负载电路9的列电流，位线BL和/BL的电位变化较小，其电压电平均为比MOS晶体管NT20和NT21的阈值电压Vth充分高的电压电平。因而，MOS晶体管NT20和NT21均为导通状态，VSS源极线VSM与低侧电源节点连接，稳定地维持低侧电源电压VSS电平。因而，即便根据列电流，存储节点ND1或ND2的电压电平上升，噪声容限也充分大，且存储器单元MC稳定地保持数据。

该数据读出时，选择存储器单元和非选择存储器单元任一个中，低侧电源电压VSM都稳定维持低侧电源电压VSS电平，另外，高侧电源节点VH也与高侧电源电压VDD连接，充分确保静态噪声容限，并稳定地保持存储数据。

在数据写入时，首先，位线BL和/BL的电压电平根据写入数据而变化。该场合，若驱动至L电平的位线的电压电平比MOS晶体管NT20或NT21的阈值电压Vth还低，则MOS晶体管NT20或NT21成为截止状态，VSS源极线VSM与低侧电源节点相分离，VSS源极线VSM成为浮置状态。考虑数据写入时存储数据和反逻辑电平的数据被写入的状态。若字线WL驱动至选择状态，且相应地存取晶体管NQ3和NQ4成为导通状态，则在电流从位线BL和/BL与存储节点ND1和ND2之间有电流流过，存储节点ND1和ND2的电压电平变化。其后，根据存取晶体管NQ3和NQ4与驱动晶体管NQ1和NQ2的β比(按照反相锁存器的锁存能力)，存储节点的电压电平变化。该电压变化时，根据从存储器单元MC内的高侧电源节点VH到低侧电源节点VL的贯通电流和来自位线的写入电流，电流流到存储器单元MC中低侧电源节点VL，VSS源极线VSM的电压电平上升。

若VSS源极线VSM的电压电平上升，则存储器单元MC的写入容限增大，根据位线BL和/BL的写入数据，存储节点ND1和ND2的电压电平高速变化，可正常进行数据的写入。

若存储节点ND1和ND2的电压电平分别驱动至高侧电源电压VDD和低侧电源电压VSS电平，则存储器单元MC中，贯通电流流过的通路被截断，VSS源极线VSM的电压电平的上升停止。

若对存储器单元的数据写入完成，则位线BL和/BL通过列选择门CSG，与内部数据线相分离，同时通过位线负载电路9，驱动至高侧电源电压VDD电平。随着位线BL和/BL的电位上升，截止状态的MOS晶体管NT20或NT21成为导通状态，VSS源极线VSM与低侧电源节点连接，其电压电平恢复到低侧电源电压VSS电平。

在选择行和选择列的存储器单元MC中，对应的字线处于选择状态，因此位线BL和/BL与存储节点ND1和ND2连接。但是，不会传达写入数据，位线BL和/BL保持由位线负载电路9预充电的电压电平，与数据读出同样的微小电位变化仅在对应的位线上产生，该非选择列且选择行的存储器单元，稳定地保持存储数据(这是由于VSS源极线VSM将低侧电源电压维持在VSS电平)。

如上所述，依据本发明的实施例10，作为存储器单元电源线PVL采用VSS源极线，在数据写入时，根据位线电压调整低侧单元电源电压VSS的场合，也降低写入时的选择存储器单元的数据保持特性，可高速进行写入。

实施例11

图29是本发明实施例11的存储器单元电路的结构示图。该图29所示存储器单元电路在如下方面与图26所示存储器单元电路的结构不同。即，各写入辅助电路PCKc和PCKd中，设有接受位线BL和/BL的电压的AND门AG10和接受AND门AG10的输出信号的N沟道MOS晶体管NT22。MOS晶体管NT22在低侧电源节点与VSS源极线VSM之间连接，导通时，将低侧电源节点与VSS源极线VSM连接。

该图29所示存储器单元电路的另一结构与图26所示存储器单元电路结构相同，在对应的部分采用同一参考编号，省略其详细说明。

在该图29所示存储器结构中，基本上其动作与上述实施例10所示存储器单元电路的动作相同。但是，数据写入时，若位线BL和/BL之一比AND门AG10的输入逻辑阈值低，则AND门AG10的输出信号成为L电平，相应地，MOS晶体管NT22成为截止状态。相应地，VSS源极线VSM成为浮置状态，其电压电平由于选择存储器单元的写入电流和贯通电流而上升，选择存储器单元的写入容限增大，可实现高速的写入。

选择行且非选择列的存储器单元中，存储器单元的存储节点(ND1、ND2)与对应的位线连接，但在这时，位线BL和/BL从由位线负载电路9预充电的电压电平稍降低，其电压电平是高于AND门AG10的输入逻辑阈值的电压电平，稳定地保持存储数据。

另外，非选择行且选择列的存储器单元中，存储节点(ND1、ND2)从对应的位线BL和/BL相分离，不存在电流流过的通路，存储节点的电压电平维持稳定。

因而，在该图29所示结构中，与以上的实施例同样，可不发生非选择存储器单元存储数据的破坏而高速进行数据的写入，并且，在保持数据读出时，也可稳定将保持数据保持。

另外，在图29所示写入辅助电路PCKc和PCKd中，低侧电源节点与VSS源极线VSM之间仅配置1个MOS晶体管。因而，可进一步降低VSS源极线VSM的布线电阻，可将存储器单元数据读出时的列电流经由存储器单元高速放电至低侧电源节点VSS，可实现高速的读出。

还有，该图29所示结构中，VSS源极线VSM也按存储器单元列预定数行的每个存储器单元分割，并可分别配置写入辅助电路。

如上所述，依据本发明的实施例11，在AND门接受位线电压，根据该AND门的输出信号，使VSS源极线有选择地连接到低侧电源节点，可实现存储器单元数据的稳定读出和高速写入，同时VSS源极线的布线电阻等效降低，可进行高速的读出。

作为控制VSS源极线的电压电平的结构，可利用控制上述VDD源极线的电压电平的结构，尤其还可利用维持特定的电源电压电平的箝位或与别的电压源连接等结构。即，例如在VSS源极线与接地节点之间，通过设置由以二极管方式连接的MOS晶体管构成的箝位元件，能够抑制VDD源极线VSM的电压电平上升至该以二极管方式连接的MOS晶体管的阈值电压以上。另外，利用伪VDD源极线，在数据写入时有选择地与VSS源极线连接，从而能够使VSS源极线的电压电平上升。还有，将该VSS源极线与数据写入时选择列的供给预定中间电压的电源节点连接，从而对应于选择列可稳定地将VSS源极线确定为所要电压电平，可稳定进行高速写入。

实施例12

图30是本发明实施例12的半导体存储装置要部结构的概略示图。该图30所示半导体存储装置中，存储器单元阵列的基板区域30中P阱和N阱使P阱夹于N阱地交互配置。通过该P阱PW和两侧N阱NW1和NW2，构成配置排成一列的存储器单元MC的存储器单元列形成区域MFR。

在存储器单元列形成区域MFR中，P阱PW上形成存储器单元的N沟道MOS晶体管，在N阱形成构成负载晶体管的P沟道MOS晶体管。

对应于存储器单元列形成区域MFR配置位线BL和/BL。另外，分别对应于存储器单元列形成区域MFR，配置写入辅助电路PCK。该写入辅助电路PCK根据对应的位线BL和/BL的电位，调整对应的P阱PW的电位。因而本实施例12中的写入辅助电路PCK根据位线BL和/BL的电压调整存储器单元的N沟道MOS晶体管的背栅极电位。因此，向各P阱PW供给来自各写入辅助电路PCK的背栅极电压VSB。

图31是图30所示存储器单元MC的配置的概略示图。对应于存储器单元MC，在中央部配置P阱PW，其两侧配置N阱NW1和NW2。存储器单元MC中，低侧电源节点VL与存储节点ND1之间，配置N沟道MOS晶体管NQ1，在存储节点ND1与位线BL之间配置N沟道MOS晶体管NQ3。另外。在低侧电源节点VL与存储节点ND2之间，配置N沟道MOS晶体管NQ2，在存储节点ND2与位线/BL之间，配置N沟道MOS晶体管NQ4。MOS晶体管NQ1和NQ2的栅极分别与存储节点ND2和ND1连接，MOS晶体管NQ3和NQ4的栅极与字线WL连接。

这些MOS晶体管NQ1-NQ4形成于P阱PW内，对该MOS晶体管NQ1-NQ4的背栅极共同供给来自对应的写入辅助电路的基板电压VSB。

存储器单元MC中，还对N阱NW1和NW2分别配置P沟道MOS晶体管PQ1和PQ2。MOS晶体管PQ1在高侧电源节点VH与存储节点ND1之间连接且其栅极与存储节点ND2连接，MOS晶体管PQ2在高侧电源节点VH与存储节点ND2之间连接且其栅极与存储节点ND1连接。该MOS晶体管PQ1和PQ2的背栅极并未特别显示，但通过对应的N阱NW1和NW2的偏置电压来偏置。N阱NW1和NW2与形成相邻列的存储器单元的负载晶体管的区域共有。

还有，该图31所示存储器单元的配置为一例，可按每个存储器单元列，在中央部配置N阱，且形成负载晶体管，其两侧设有P阱，配置各位线BL和/BL用存取晶体管和驱动晶体管。该场合，为分离相邻列存储器单元的阱区域，P阱利用按各列接合分离等适当的分离结构相分离。

图32是一例图30所示写入辅助电路PCK的结构和发生阱偏置电压VSB的电路结构的示图。图32中写入辅助电路PCK包括：接受位线BL和/BL的电压的AND门AG30；在低侧电源节点与阱偏置电压传达线SBL之间连接，且响应AND门AG30的输出信号有选择地成为导通状态的N沟道MOS晶体管NT30；接受AND门AG30的输出信号的反相器IV30；以及根据反相器IV30的输出信号有选择地成为导通状态，传达偏压发生电路30的偏压的N沟道MOS晶体管N32。

偏压发生电路30包括：在高侧电源节点和节点NDI之间连接的高电阻的电阻元件31；以及在节点NDI与低侧电源节点之间连接且其栅极与节点NDI连接的N沟道MOS晶体管32。该MOS晶体管32以二极管模式动作，在节点NDI上生成其阈值电压Vthn的电压。MOS晶体管32的阈值电压Vthn是比低侧电源电压VSS高的电压电平，且为比P阱PW与N沟道MOS晶体管的N型杂质区域之间的PN结正向下降电压Vf低的电压电平。

图33是表示从图30至图32所示写入辅助电路的动作的信号波形图。以下，参照图33，就由图30至图32所示电路的动作进行说明。

位线BL和/BL的电压电平通过位线负载电路(未图示)，预充电至H电平。数据读出时，选择列中，位线BL和/BL的电位振幅较小，它们的电压电平处于比AND门AG30的输入逻辑阈值高的状态，AND门AG30的输出信号为H电平。相应地，MOS晶体管NT30为导通状态，MOS晶体管NT32为截止状态，对P阱PW(PW1、PW2)的偏压VSB维持低侧电源电压VSS电平，安定地进行数据的读出。

另一方面，数据写入时，若位线BL和/BL的电压电平随写入数据而变化，则根据位线BL和/BL之一的电位下降，AND门AG30的输出信号由H电平下降到L电平。相应地，MOS晶体管NT32成为截止状态，而MOS晶体管NT32成为导通状态，向阱偏压传达线SBL传达来自偏压发生电路30的偏压作为阱偏压VSB。偏压发生电路30发生的电压(Vthn)为比低侧电源电压VSS高的电压电平。因而，MOS晶体管NQ1-NQ4的背栅极-源极间正向偏置，其阈值电压下降，相应地，驱动这些MOS晶体管NQ1-NQ4的漏极电流Ids增加。从而，对应于位线BL和/BL的写入数据，存储节点ND1和ND2的电压电平变化，存储节点ND1和ND2以高速驱动至与位线BL1和/BL1的写入数据对应的H电平和L电平的电压电平。

在非选择列中，P阱电位为低侧电源电压VSS电平，稳定地保持存储数据。在非选择行且选择列的存储器单元中，该P阱PW的电压VSB的电压电平驱动至比低侧电源电压VSS高的电压电平，但对MOS晶体管NQ1-NQ4上共同作用背栅极偏置效应，其阈值电压偏移是相同的，存取晶体管与驱动晶体管的β比不变，且表态噪声容限不劣化，并且，存储节点与对应的位线相分离，内部不存在电流流过的通路，稳定地保持存储数据。

如上所述，依据本发明的实施例12，按每个存储器单元列，根据位线电压调整配置了存取晶体管和驱动晶体管的阱区域的偏压，在写入时，减小该N沟道MOS晶体管的基板偏置效应，并等效地增大栅极-源极间电压而增大驱动电流量，可高速且稳定地进行数据的写入。

实施例13

图34是本发明实施例13的半导体存储装置要部结构的概略示图。图34中示出1列存储器单元关联的部分的结构。与位线BL和/BL连接的存储器单元MC分割成2个存储器单元组MG1和MG2。与之对应，VDD源极线VDM分割为与存储器单元组MG1对应的分割VDD源极线VDM1和与存储器单元组MG2对应的分割VDD源极线VDM2。该分割VDD源极线VDM1和VDM2上，分别连接P沟道MOS晶体管PT35和PT36。该MOS晶体管PT35和PT36根据接受位线BL和/BL的电压的NAND门NG1的输出信号有选择地成为导通状态/截止状态，在导通状态时，向对应的分割VDD源极线VDM1和VDM2供给高侧电源电压VDD。

该图34所示写入辅助电路的结构，除了在图10的实施例3所示分割VDD源极线的结构中，NAND门NG1与该存储器单元组MG1和MB2共同设置以外相同，因而，数据写入和读出时的动作与上述图11的实施例3所示结构相同，按各位线对，进行对应的VDD源极线VDM的电压/阻抗控制。

该图34所示结构的场合，位线BL和/BL的一方端侧设置NAND门NG1，共同控制MOS晶体管PT35和PT36，可降低写入辅助电路的占有面积。

变更例

图35是本发明实施例13的变更例结构的概略示图。在图35所示结构中，在位线BL和/BL中央部配置写入辅助电路PCK。该写入辅助电路PCK将在存储器单元组MG1和MG2分别设置的分割VDD源极线VDM1和VDM2，根据对应的位线BL和/BL的电压电平来控制。

写入辅助电路PCK包括图34所示NAND门NG1和P沟道MOS晶体管PT35和PT36。该分割VDD源极线VDM1和VDM2分别与存储器单元组MG1和MG2的存储器单元MC的高侧电源节点VH连接。

在图35所示结构的场合，写入辅助电路PCK配置在存储器单元阵列中央部。能够利用构成存储器单元MC的P沟道MOS晶体管和N沟道MOS晶体管实现构成写入辅助电路PCK的NAND门NG1和P沟道MOS晶体管PT35和PT36，并可抑制阵列布局面积的增大。

图36是图35所示写入辅助电路PCK和存储器单元MC的平面布局示图。图36中示出从激活区域在触点的形成工序完成后的布线布局。

图36中，在存储器单元列配置区域的中央部，N阱NW沿列方向直线延伸地配置，在N阱NW两侧，P阱PW1和PW2沿列方向延伸地配置。N阱MW和P阱PW1及PW2中，行方向延伸的区域中，分别配置形成1位的存储器单元的存储器单元区域MCa和MCb。在这些存储器单元区域MCa和MCb之间，配置形成写入辅助电路PCK的区域PGa和PGb。该写入辅助电路形成区域PGa和PGb各自具有与存储器单元区域MCa和MCb相同的列方向长度。

N阱NW和P阱PW是分别在同一半导体基板表面形成的N型区域和P型区域，且各自形成有P沟道MOS晶体管和N沟道MOS晶体管(或P型和N型晶体管元件形成用激活区域)，这些阱NW和PW作为MOS晶体管的基板区域(背栅极)起作用。即，N阱NW为P沟道MOS晶体管形成区域，P阱PW为N沟道MOS晶体管形成区域。

在各P阱PW1和PW2中，形成有在列方向连续延伸的激活区域AR1和AR6。在N阱NW中，激活区域AR2设于存储器单元区域MCa，另外，激活区域AR3在区域PGb和MCb沿列方向延伸地形成。另外，在区域MCa和PGa区域沿列方向延伸地形成激活区域AR4，存储器单元区域MCb中沿列方向延伸地形成激活区域AR5。

在存储器单元MCa区域中，沿行方向延伸地形成多晶硅布线PL1和PL2。多晶硅布线PL1在P阱PW1和N阱NW延伸，另一方面，多晶硅布线PL2仅在P阱PW1区域中延伸。

P阱PW1中，横切激活区域AR1地沿行方向延伸形成多晶硅布线PL3、PL4、PL5、PL6、PL7和PL8。多晶硅布线PL3、PL8仅在该P阱PW1区域内沿行方向延伸。另一方面，多晶硅布线PL4和PL5在P阱PW1、N阱NW和P阱PW2沿行方向直线延伸。

多晶硅布线PL6和PL7分别在P阱PW1和N阱NW沿行方向延伸且分别横切激活区域AR1和AR3地配置。

多晶硅布线PL11横切N阱NW和P阱PW2内激活区域AR5和AR6地沿行方向延伸配置。

在P阱PW2中，仅在P阱PW2区域内沿行方向延伸地配置多晶硅布线PL12、PL13和PL14。这些多晶硅布线PL12-PL14各自横切激活区域AR6地配置。

多晶硅布线PL2、PL3及PL8在各自的一端侧上形成触点CT1、CT2和CT3。在激活区域AR1中，除了多晶硅布线PL4和PL5之间的区域以外，触点CT4-CT11配置在各多晶硅布线之间。

对应于多晶硅布线PL4，在P阱和N阱的边界区域设置触点CT12。

在激活区域AR2中，关于多晶硅布线PL1，在一侧区域设置触点CT13，在另一侧区域设置共有触点ST1。共有触点ST1将激活区域AR2的对应的杂质区域与多晶硅布线PL9直接连接。因而，该共有触点ST1在元件分离用的绝缘膜上延伸并配置到多晶硅布线PL9上部。通过利用共有触点，避免采用用以连接激活区域AR2与多晶硅布线PL9的布线层的金属布线。

在激活区域AR3中，分别对应于多晶硅布线PL5、PL6及PL7设置触点CT15、CT16和CT17，在其另一端区域上，设有共有触点ST2。通过该共有触点ST2，激活区域AR3下端的杂质区域与多晶硅布线PL11连接。

在激活区域AR4中，对应于多晶硅布线PL1设有共有触点ST3，另外，分别对应于多晶硅布线PL9、PL10和PL4设有触点CT17、CT18和CT19。

在激活区域AR5中，也经由共有触点ST3与多晶硅布线PL7连接，并在另一侧设置触点CT21。

在激活区域AR6中，也对应于各多晶硅布线，设有针对各杂质区域的触点CT22-CT29。在该激活区域AR6中，也与激活区域AR1同样，在多晶硅布线PL4和PL5之间不设触点。

对应于多晶硅布线PL12、PL13及PL14，在各自的另一端上设置触点CT30、CT31和CT32。

如图36所示布线布局可知，存储器单元区域MCa与MCb的晶体管栅极布线与写入辅助电路形成区域PGa和PGb的栅极布线延伸方向相同，另外，在布线的布局过程中关于区域PGa和PGb边界区域的中央部点对称，不仅可简化布线布局，而且可维持存储器单元的布线图案的规则性。

另外，激活区域也仅沿列方向直线延伸，可高使用面积率地配置晶体管。另外，P阱PW1和PW2中，连续地直线状配置激活区域AR1和AR6，其图案化变得容易，也能可靠应对精密化。

图37是图36所示布线布局的等效电路的示图。图37中对于存储器单元区域MCa，在P阱PW1中，N沟道MOS晶体管NQ1和NQ3串联配置，另外，在P阱PW2中，N沟道MOS晶体管NQ4和NQ2串联配置。该MOS晶体管NQ1-NQ4对应于上述图31等中示出的存储器单元MC的驱动晶体管和存取晶体管，同一参考符号表示同一元件。

对于存储器单元区域MCa，在N阱NW中，错开P沟道MOS晶体管PQ1和PQ2在行和列方向的位置而配置。这些MOS晶体管PQ1和PQ2对应于上述图31所示存储器单元MC的结构的负载晶体管，同一参考符号表示同一构成要素。

MOS晶体管NG1的一方导通节点与触点CT4连接，MOS晶体管NQ3的栅极与触点CT1连接。MOS晶体管NQ1和PQ1的栅极经由共有触点ST3与MOS晶体管PQ2的一方导通节点(漏极节点)连接。MOS晶体管PQ1的一方导通节点(漏极节点)与MOS晶体管PQ2和NQ2的栅极经由共有触点ST1连接。MOS晶体管NQ4其一方导通节点与触点CT22连接，其栅极与触点CT30连接。

对于写入辅助电路形成区域，在P阱PW1中，各区域PGa和PGb配置MOS晶体管NT60、NT50以及NT52和NT72，导通节点(源极/漏极)串联连接(激活区域AR1内形成)。另外，在P阱PW2中，MOS晶体管NT72、NT54、NT56及NT62串联连接。

在区域PGa中，N阱NW的区域上配置P沟道MOS晶体管PT35和PT50，对于区域PGb，在N阱NW内，P沟道MOS晶体管PT52和PT36串联配置。MOS晶体管PT35和PT36是控制存储器单元电源的阻抗的晶体管，对应于图34所示MOS晶体管PT35和PT36。

MOS晶体管NT60的栅极与触点CT2连接，MOS晶体管NT50、PT50和NT54的栅极经由共同的布线(多晶硅布线PL4)与触点CT12连接。MOS晶体管NT52、PT52及NT56的栅极共同连接(通过多晶硅布线PL5)且与触点CT35连接。MOS晶体管PT52的一方导通节点与触点CT15连接，MOS晶体管PT50的一方导通节点与触点CT19连接。

另外，MOS晶体管NT70和PT36的栅极共同与(经由多晶硅布线PL6)触点CT20连接，MOS晶体管NT72和PT35的栅极共通与(经由多晶硅布线PL10)触点CT14连接。

MOS晶体管NT62的栅极与触点CT31连接。存储器单元形成区域MCb中也同样，N沟道MOS晶体管NQ1-NQ4与P沟道MOS晶体管PQ1和PQ2，按与存储器单元区域MCa相同的布局配置。MOS晶体管NQ3的栅极与触点CT3连接，MOS晶体管NQ3的一方导通节点与触点CT11连接。MOS晶体管PQ2和NQ4的栅极经由共有触点ST2，与MOS晶体管PQ1的一方导通节点连接，MOS晶体管NQ1和PQ1的栅极经由共有触点ST4，与MOS晶体管PQ2的一方导通节点连接。MOS晶体管PQ2和NQ4各自一方导通节点与触点CT22和CT21连接，MOS晶体管NQ2的栅极与触点CT32连接。

为形成写入辅助电路而利用2个存储器单元形成区域，从而能够维持两侧存储器单元区域MCa和MCb的存储器单元布局的规则性(在列方向上存储器单元具有镜像对称的布局)，即便配置写入辅助电路，也无需再进行对存储器单元阵列存储器单元的布局。

图38是对于图36所示布线布局的上层布线的布局示图，示出第一层金属布线和在该第一层金属布线上形成的第一通孔的布局。图36中还将激活区域和多晶硅布线与其参考符号一并显示。

图38中，存储器单元区域MCa上配置经触点连接到激活区域AR1的第一金属布线FML1和经由触点连接到多晶硅布线PL2的第二金属布线FML4。第一金属布线FML4构成字线WLi+1的一部分，第一金属布线FML1构成传达低侧电源电压VSS的金属布线的一部分。另外，在第一多晶硅布线PL1和PL2之间，将激活区域AR1与激活区域AR2连接且设有与第一多晶硅布线PL9连接的第一金属布线FML5。该第一金属布线FML5经由在激活区域AR2中下部形成的共有触点连接到激活区域AR2且与第一多晶硅布线PL9连接。

关于多晶硅布线PL1，与第一金属布线FML5相反的区域中，形成经由触点与激活区域AR2连接的第一金属布线FML2。该第一金属布线FML2最终与分割VDD源极线VDM2连接。另外，在存储器单元区域MCa中，设有经由共有触点连接到激活区域AR4且与第一多晶硅布线PL1连接，并且经由触点连接到激活区域AR6的第一金属布线FML6。关于激活区域AR6的第一多晶硅布线PL12对应的区域中，配置了第一金属布线FML3。在第一金属布线FML3上形成第一通孔(V)，最终与互补位线/BL连接。

存储器单元区域MCa的p阱PW2中，形成其行方向上长的矩形形状的第一金属布线FML7。该第一金属布线FML7经由触点连接到第一多晶硅布线PL12，构成字线WLi+1的一部分。

在存储器单元区域MCa和写入辅助电路形成区域PGa之间的边界区域中，对应于各激活区域AR1、AR5和AR6，分别设有其行方向上长的矩形形状的第一金属布线FML8、FML9和FML10。这些第一金属布线FML8-FML10经由各触点连接到对应的激活区域，且在各自的一部分上形成第一通孔。第一金属布线FML8最终与位线BL连接，第一金属布线FML9最终与分割VDD源极线VDM1连接。第一金属布线FML10构成传达低侧电源电压VSS的电压线的一部分。

写入辅助电路形成区域PGa中，对应于第一多晶硅布线PL3，设有经由触点连接的第一金属布线FML11。该第一金属布线FML11具有行方向长的矩形形状，最终经由第一通孔连接到传达低侧电源电压VSS的电源线。

在第一多晶硅布线PL3和PL4之间，设有行方向延伸且在列方向上N阱NW区域中直线延伸的第一金属布线FML12。该第一金属布线FML12与激活区域AR1连接，且经由触点连接到第一多晶硅布线PL10。该第一金属布线FML12还在N阱NW的区域中，越过第一多晶硅布线PL4向列方向延伸，且在区域PGa和PGb的边界区域中沿行方向延伸并经由触点连接到激活区域AR4。该第一金属布线FML12由在行和列方向直线延伸的部分布线形成台阶状，并形成NAND门NG1的输出节点。

在该区域PGa中，在多晶硅布线PL10和PL4之间还配置经由触点连接到激活区域AR4的第一金属布线FML13。该第一金属布线FML13经由第一通孔连接到传达高侧电源电压VDD的电源线。在P阱PW2的区域中，第一多晶硅布线PL10和PL4之间设有第一金属布线FML14。该第一金属布线FML14最终与经由第一通孔传达低侧电源电压VSS的VS源极线连接。

在区域PGa和PGb的边界区域中，设有经由触点连接到多晶硅布线PL4且延伸到激活区域AR1的第一金属布线FML15，并且，设有延伸到激活区域AR6且与第一多晶硅布线PL5连接的第一金属布线FML16。这些第一金属布线FML15和FML16，由于在激活区域AR1和AR6中未设触点，与激活区域AR1和AR6相分离。为了维持布线布局的规则性，该第一金属布线FML15和FML16配置成延伸至激活区域AR1和AR6上部。

在区域PGb中，多晶硅布线PL5和PL6之间设有经由触点连接到激活区域AR1的第一金属布线FML17。该第一金属布线FML17传达低侧电源电压VSS。在N阱NW中设有经由触点连接到激活区域AR3的第一金属布线FML18。该第一金属布线FML18与传达高侧电源电压VDD的VDD源极线连接。

经由触点，来自区域PGa的第一金属布线FML12与激活区域AR4连接，该第一金属布线FML12在区域PGb内也连续地按L字形沿列方向和行方向延伸，并经由触点连接到多晶硅布线PL6。该第一金属布线FML12还经由触点连接到P阱PW2内的激活区域AR6的多晶硅布线PL5和PL14之间的区域。

区域PGb中，第一多晶硅布线PL13经由触点还与行方向长的矩形形状的第一金属布线FML19连接。该第一金属布线FML19配置在相邻列的与存储器单元的边界区域，最终与传达低侧电源电压VSS的VSS源极线连接。

区域PGb和MCb的边界区域中，设有经由触点连接到激活区域AR1的第一金属布线FML20。该第一金属布线FML20将低侧电源电压VSS传达给多晶硅布线PL6和PL7之间的激活区域AR1。在N阱NW中，配置经由触点连接到激活区域AR3的第一金属布线FML21，另外P阱PW2中设有经由触点连接到激活区域AR6的第一金属布线FML22。第一金属布线FML20-FML22上还设有与上层布线的连接用第一通孔。第一金属布线FML21最终与分割VDD源极线VDM2连接，第一金属布线FML22与互补位线/BL连接。

在存储器单元区域MCb中同样地按照与存储器单元区域MCa同样的布局，在P阱PW1的区域中，设置与第一多晶硅布线PL8连接的第一金属布线FML24，并且，设有经由触点连接到激活区域AR1的第一金属布线FML25。在第一多晶硅布线PL7和PL8之间，设有与激活区域AR1和AR3连接的第一金属布线FML26。第一金属布线FML26经由触点连接到激活区域AR1，且经由共有触点连接到激活区域AR3。因而，第一金属布线FML26与第一多晶硅布线PL11连接。

另外，存储器单元区域MCb中，设有经由共有触点连接到N阱NW内的激活区域AR5且与第一多晶硅布线PL7连接的第一金属布线FML28。第一金属布线FML28进一步延伸到P阱PW2，经由触点连接到激活区域AR6的多晶硅布线PL14和PL11之间的区域。

在激活区域AR5的端部上，还设有经由触点连接到激活区域AR5的第一金属布线FML27，另外，在激活区域AR6中设有经由触点连接的第一金属布线FML30。第一金属布线FML30经由第通孔连接到传达低侧电源电压VSS的VSS源极线。第一金属布线FML27与分割VDD源极线VDM2连接，第一金属布线FML20经由第一通孔连接到位线BL。

在存储器单元区域MCb中，还设有经由触点连接到多晶硅布线PL14的行方向长的矩形形状的第一金属布线FML29。与相邻列的边界区域上相对地配置的第一金属布线FML24和FML29构成公共字线WLi的一部分。

如该图38所示，第一金属布线其布局也仅仅直线地沿行方向或列方向延伸，内部节点连接的布线以最短距离配置，可减小布线电阻。

图39是图38所示布线布局的等效电路的示图。图39中MOS晶体管NQ1和NQ3的连接节点经由第一金属布线FML5连接到MOS晶体管PQ2和NQ2的栅极。P沟道MOS晶体管PQ1的一方导通节点(源极节点)经由第一金属布线FML2连接到分割VDD源极线VDM1。MOS晶体管PQ1和NQ1的栅极经由第一金属布线FML6连接到MOS晶体管NQ4和NQ2之间的连接节点。MOS晶体管NQ4其一方导通节点经由第一金属布线FML3连接到构成互补位线/BL的一部分的节点，其栅极经由第一金属布线FML7连接到字线WLi+1。

MOS晶体管NQ3和NT60之间的连接节点经由第一金属布线FML8连接到位线BL。另外，MOS晶体管PQ2和PT35之间的连接节点经由第一金属布线FML9连接到分割VDD源极线VDM1。MOS晶体管NQ2和NT72的连接节点经由第一金属布线FML10连接到供给低侧电源电压VSS的节点。

在区域PGa中，MOS晶体管NT60的栅极经由第一金属布线FML11连接到低侧电源电压VSS，另外通过第一金属布线FML12，在MOS晶体管NT60和NT50之间的连接节点与MOS晶体管PT35和NT72的栅极连接，将MOS晶体管PT52的一方导通节点与MOS晶体管NT74和NT54的栅极共同连接的多晶硅布线与第一金属布线FML15连接。该第一金属布线FML15在该布线工序完成时刻，端部处于浮置状态。另外，将MOS晶体管NT52、PT52和NT51的栅极共同连接的多晶硅布线与第一金属布线FML16连接。该第一金属布线FML16的端部在布线工序完成时刻处于浮置状态，但最终与互补位线/BL连接。

在区域PGb中，MOS晶体管NT52和NT70之间的连接节点还经由第一金属布线FML17连接到供给低侧电源电压VSS的节点。在MOS晶体管PT52和PT36之间的连接节点经由第一金属布线FML18连接到供给高侧电源电压VDD的节点。MOS晶体管NT62的栅极经由第一金属布线FML19连接到供给低侧电源电压VSS的节点。

在区域PGb和MCb之间的边界区域中，MOS晶体管NT70和NQ1之间的连接节点经由第一金属布线FML20连接到供给低侧电源电压VSS的节点。MOS晶体管PT36和PQ1之间的连接节点经由第一金属布线FML21连接到分割VDD源极线VDM2。在MOS晶体管NT62和NQ2之间的连接节点经由第一金属布线FML22连接到互补位线/BL。

在存储器单元区域MCb中，通过第一金属布线FML28，在MOS晶体管NQ2和NQ4之间的连接节点与MOS晶体管PQ1和NQ1的栅极连接，另外，通过第一金属布线FML26，MOS晶体管PQ2和NQ4的栅极与MOS晶体管NQ1和NQ3之间的连接节点连接。MOS晶体管NQ3的一方导通节点经由第一金属布线FML25连接到位线BL。MOS晶体管PQ2的一方导通节点经由第一金属布线FML27连接到分割VDD源极线VDM2。MOS晶体管NQ4的一方导通节点经由第一金属布线FML30连接到供给低侧电源电压VSS的节点。该存储器单元区域MCa和MCb的布线布局相同。其不同点在于：存储器单元区域MCa的MOS晶体管NQ4和NQ3的栅极与字线WLi+1连接，存储器单元区域MCb的MOS晶体管NQ4和NQ3的栅极与字线WLi连接，另外，各分割VDD源极线VDM1和VDM2与单元高侧电源节点连接。

图40是图38所示布线布局的上层的第二金属布线的布局示图。图40中，对于下层的第一金属布线，采用与图38所示布线布局对应的部分相同的参考编号，省略其详细说明。

在图40中，存储器单元区域MCa的P阱区域PW1上，对应于第一金属布线FML1，经由第一通孔配置第二金属布线SML1。第二金属布线SML1供给低侧电源电压VSS。对应于第一金属布线FML4，设有第二金属布线SML2，与字线WLi+1连接。另外，在区域MCa的P阱PW2中，第一金属布线FML7经由第一通孔连接到构成字线WLi+1的一部分的第二金属布线SML11。

在区域PGa的p阱PW1的区域中，对应于第一金属布线FML11，设有经由第一通孔连接的第二金属布线SML3。该第二金属布线SML3供给低侧电源电压VSS。

在区域PGa的P阱PW2的区域中，第一金属布线FML10和FML14分别经由第一触点由第二金属布线SML12互相连接。第二金属布线SML12供给低侧电源电压VSS。

可横切在区域PGa和PGb上延伸的第一金属布线FML12地设置第二金属布线SML8。该第二金属布线SML8经由第一通孔连接到第一金属布线FML13和FML18，分别构成供给高侧电源电压VDD的节点。

在区域PGb中，第一金属布线FML17和FML20分别经由第一通孔由第二金属布线SML4互相连接。第一金属布线FML19经由第一通孔连接到第二金属布线SML13。该第二金属布线SML13构成供给低侧电源电压VSS的节点。

在存储器单元MCb的区域中，第一金属布线FML24经由第一通孔连接到第二金属布线SML5，构成字线WLi的一部分。第一金属布线FML30经由第一通孔连接到第二金属布线SML15，构成传达低侧电源电压VSS的节点的一部分。另外，对置端部的第一金属布线FML29经由第一通孔连接到第二金属布线SML14。第二金属布线SML14还构成字线WLi的一部分。

在P阱PW1的区域，沿列方向连续延伸地配置第二金属布线SML6。该第二金属布线SML6经由第一通孔分别连接到第一金属布线FML8、FML15和FML25，构成位线BL。

N阱NW中，第二金属布线SML7沿列方向延伸而配置在存储器单元区域MCa内，经由第一通孔连接到第一金属布线FML2和FML9。另外，在存储器单元区域MCb内，第二金属布线SML9沿列方向延伸地配置，经由第一通孔连接到第一金属布线FML21和FML27。第二金属布线SML9构成分割VDD源极线VDM2的一部分。第二金属布线SML7构成分割VDD源极线VDM1的一部分。

在P阱PW2中，沿列方向连续直线延伸地配置第二金属布线SML10。第二金属布线SML10经由第一通孔，分别连接到第一金属布线FML3、FML16和FML22，构成互补位线/BL。

分割VDD源极线VDM1在图40的列方向朝上方向连续延伸，而分割VDD源极线VDM2在列方向朝下方向连续延伸。构成位线BL和/BL的第二金属布线SML6和SML0沿着列方向直线连续延伸，与1列存储器单元连接。第一金属布线FML15和FML16仅与MOS晶体管栅极连接，避免位线BL和/BL与写入辅助电路的内部节点连接。

通过该第二金属布线的布局，在图31所示等效电路中，同一字线或位线连接的节点互相连接。

图41是图40所示布线布局上层的布线的布局示图。图41中将下层的第二金属布线的布局与对应的参考符号一并显示。

图41中沿行方向连续延伸地隔着间隔配置第三金属布线TML1至TML7。第三金属布线TML1经由第二通孔VV与第二金属布线SML1连接，供给低侧电源电压VSS。第三金属布线TML2经由第二通孔连接到第二金属布线SML2和SML11，构成字线WLi+1。

第三金属布线TML3经由第二通孔连接到第二金属布线SML3和SML12，同样传达低侧电源电压VSS。

第三金属布线TML4经由第二通孔连接到第二金属布线SML8，并供给高侧电源电压VDD。

第三金属布线TML5经由第二通孔连接到第二金属布线SML13和SML4，并传达低侧电源电压VSS。

第三金属布线TML6配置在存储器单元MCb的区域，经由第二通孔连接到第二金属布线SML5和SML14，形成字线WLi。

第三金属布线TML7经由第二通孔连接到第二金属布线SML15，传达低侧电源电压VSS。

如该图41所示，在分别构成位线BL和/BL的第二金属布线SML6和SML10之间，将构成分割VDD源极线VDM1和VDM2的第二金属布线SML7和SML6，与构成该位线BL和/BL的第二金属布线SML6和SML10平行地配置。从而，以存储器单元列为单位，可将各存储器单元的高侧电源节点的电压在位线BL和/BL的电压电平中调整。

还有，在图41所示的布线布局中，传达低侧电源电压VSS的布线在行方向连续延伸，成为在行方向排列的存储器单元，即以存储器单元行为单位能够调整VSS源极线的电压电平的配置。但是，实现以各列单位调整VSS源极线电压的结构时，可对于利用第四金属布线沿列方向排列的存储器单元共有地配置VSS源极线。即，可在图41的布局中将第三金属布线TML1、TML3、TML5和TML6仅在存储器单元区域内沿行方向配置，并在列方向上与位线同一方向并行配置第四金属布线作为VSS源极线。布线层的数量增大，但可按各列调整VSS源极线的电压。

图42是图41所示布线布局完成后的写入辅助电路PCK内部连接的等效电路图。

图42中，NAND门NG1由MOS晶体管NT50、NT52、NT54、NT56与P沟道MOS晶体管PT50及PT52形成。MOS晶体管NT50和NT52在输出节点NGO与低侧电源节点(电压VSS节点)之间串联连接且各栅极与位线BL和/BL连接。MOS晶体管NT54和NT56在输出节点NGO与低侧电源节点之间串联连接，各栅极与位线BL和/BL连接。P沟道MOS晶体管PT50在电源节点与输出节点NGO之间连接且其栅极与位线BL连接。P沟道MOS晶体管PT52在电源节点与输出节点NGO之间连接且其栅极与互补位线/BL连接。

MOS晶体管NT70和NT72的栅极与NAND门ND1的输出节点NGO连接。该MOS晶体管NT70和NT72不影响NAND门NG1的动作本身，是为维持存储器单元阵列中布线图案的重复的规则性而配置，作为形状伪晶体管而利用。

各MOS晶体管NT60和NT62的栅极与低侧电源电压VSS连接，维持常时截止状态。从而，防止NAND门NG1的输出节点NGO与位线BL和/BL连接。通过使该MOS晶体管NT60和NT62作为分离晶体管起作用，在写入辅助电路区域与存储器单元区域之间无需设置元件分离用区域。即，通过配置常时截止状态的分离用晶体管(ND60和NT)和形状伪晶体管(NT70和NT72)，即便存储器单元的驱动器或存取晶体管的激活区域与写入辅助电路晶体管的激活区域连续延伸，存储器单元区域与写入辅助电路之间也可靠地分离，在电路动作上几乎不产生问题。

从而，能够在P阱PW1和PW2中使激活区域连续沿列方向延伸而形成晶体管。因而，在P阱内，能够将激活区域沿列方向连续延伸地配置，该激活区域的布局简化，且图案形成变得容易，并可容易应对精密化。即，在形成存储器单元的阱区域内，能够在不影响存储器单元的布局的情况下，能以最大为与存储器单元行方向的节距相同的节距形成写入辅助电路，另外，通过在列方向上利用2个存储器单元形成区域，能够在不影响存储器单元的镜像对称配置的情况下配置写入辅助电路。构成该写入辅助电路PCK的列方向的长度为最大存储器单元节距的2倍，比它短也可(只要能利用存储器单元晶体管的布局即可)。

变更例2

图43是本发明实施例13的变更例的结构示图。该图43中示出多晶硅布线和触点形成后的布线布局。该图43所示布线布局与图36所示布线布局相比具有以下不同点。即，在N阱NW内区域PGa和PGb的中央部形成的激活区域AR20连续地形成。即，图36所示激活区域AR3和AR4使杂质区域(激活区域)连续延伸地一体形成而构成激活区域AR20。具体地说，N阱NW中，激活区域AR20在与多晶硅布线PL4和PL5交叉的区域AR20a中沿行方向连续形成。因而，激活区域AR20包括与激活区域AR2在列方向排列的区域、与激活区域AR5在列方向排列的区域及具有2列宽度的中央区域AR20a，在该中央区域AR20a形成的MOS晶体管沟道宽度(栅极宽度)扩大2倍以上。图43所示布线布局的激活区域AR1、AR2、AR5和AR6的布线布局与图36所示布线布局相同，并且触点的布局也相同，在对应的部分采用同一参考符号，省略其详细说明。

在图43所示布线布局中，激活区域AR20的中央区域AR20a上，NAND门的MOS晶体管PT50和PT52分别在区域PGa和PGb内形成。这时，与图36所示布线布局相比，该MOS晶体管PT50和PT52的沟道宽度(栅极宽度W)扩大(例如2倍以上)，NAND门成为无比率电路。这时，沟道长度L相同，P沟道MOS晶体管PT50和PT52的电流驱动力变大(由于W/L变大)，相应地，NAND门NG1的输入逻辑阈值变高，位线BL和/BL的电位为比中间电压VDD/2高的电压电平且P沟道MOS晶体管成为导通状态，其输出信号成为L电平，可更加高速将分割VDD源极线VDM1和VDM2设定为浮置状态或所要电压电平(电压切换时)，可加快写入速度。

作为上层布线的布局，可以利用与图38、图40和图41所示布线布局相同的布线布局。

如上所述，依据本发明的实施例13，在存储器单元阵列内设置写入辅助电路，将对应于存储器单元组配置的分割VDD源极线的电压电平，根据对应的位线电位进行调整，可实现高速且稳定的写入。

另外，该写入辅助电路采用与存储器单元内晶体管配置相同的晶体管，并且栅极布线也利用与存储器单元晶体管的栅极布线相同的布线，在不将布线布局和制造工序复杂化且不影响存储器单元的布局的情况下，能够在存储器单元阵列内配置写入辅助电路。

还有，本实施例13中作为分割VDD源极线的电压控制的结构，可组合各实施例加以利用。

另外，写入辅助电路在存储器单元阵列的中央部，即各位线对的中央位置配置。但是，写入辅助电路可配置在位线对的端部，且对应于各分割VDD源极线配置。在这种情况下，也可利用存储器单元的布线布局以与上述实施例13中说明的写入辅助电路同样的布局形成写入辅助电路。

另外，写入辅助电路根据与位线负载电路(9)的配置关系，可按写入辅助电路、位线负载电路和存储器单元的顺序作为位线外围电路而对各列配置，另外，也可按位线负载电路、写入辅助电路和存储器单元的顺序按各列作为位线外围电路配置。这些位线外围电路的配置顺序按照写入辅助电路的电路结构、位线的布线和VDD源极线VDM的布线的配置和布线层，确定为最佳顺序。该位线外围电路(写入辅助电路及位线负载电路)可配置在位线中央部，另外，也可分别配置在位线两端，另外，仅在位线之一端上配置也可。另外，位线负载电路仅在位线对的一端上配置，写入辅助电路配置在位线对两端、中央部及一端也可时，接近地配置的位线负载电路与写入辅助电路的位置关系可采用上述任意配置顺序。

实施例14

图44是本发明实施例14的存储器单元电路的结构的概略示图。图44中示出与排成1列的存储器单元MC关联的写入辅助电路的结构。图44中，写入辅助电路PCK驱动分别对应于位线BL和/BL而配置的VDD源极线VDML和VDMR。即，写入辅助电路PCK包括：接受位线BL的电压的反相器IV40；根据反相器IV40的输出信号有选择地成为导通状态，且在导通状态时，向左侧VDD源极线VDML供给高侧电源电压VDD的P沟道MOS晶体管PT80；接受互补位线/BL的电压的反相器IV42；以及根据反相器IV42的输出信号有选择地成为导通状态，且在导通状态时，将高侧电源电压VDD向右侧VDD源极线VDMR传达的P沟道MOS晶体管PT82。

该VDD源极线VDML和VDMR分别与存储器单元MC的高侧电源节点VHL和VHR连接。VDD源极线VDML和VDMR可为在列方向上对应于存储器单元组分割的分割VDD源极线结构。

图45是图44所示存储器单元内部连接的概略示图。如图45所示，在存储器单元MC中，负载晶体管PQ1和PQ2的高侧电源节点VHL和THR分别与VDD源极线VDML和VDMR连接，各自根据位线BL和/BL的电压而分别驱动。

图46是图44所示写入辅助电路的动作的信号波形图。以下，参照图46，就图44和图45所示存储器单元电路的动作进行说明。

在读出动作时，位线BL和/BL的电压电平随图45所示存储节点ND1和ND2的存储数据而改变。这时，位线BL和/BL的电位振幅较小(图46中示出位线/BL的电位电平降低的场合)，反相器IV40和IV42中，位线BL和/BL的电位是高于输入逻辑阈值的电平，将这些输出信号维持L电平。MOS晶体管PT80和PT82维持与待机时同样的导通状态，VDD源极线VDML和VDMR维持高侧电源电压VDD电平。因而，在数据读出时，即便因位线列电流导致存储节点ND1或ND2的电压电平上升，数据保持特性也不劣化，可稳定地保持数据。

在数据写入时，位线BL和/BL的电位随写入数据而变化。这里，考虑存储节点ND1和ND2上分别保持H电平和L电平的数据，且位线BL和/BL上写入反逻辑电平的L电平和H电平数据的场合。这时，若位线BL的电位降低，则反相器IV40的输出信号成为H电平，相应地，MOS晶体管PT80成为截止状态，左侧VDD源极线VDML成为浮置状态。另一方面，位线/BL为H电平，反相器IV的输出信号为L电平。MOS晶体管PT82维持导通状态，右侧VDD源极线VDMR维持高侧电源电压VDD电平。

若字线WL被选择，且存储节点ND 1和ND2分别与位线BL和/BL连接，则存储节点ND1和ND2的电位电平变化。这时，浮置状态的左侧VD源极线VDML因蓄积电荷的释放而其电压电平下降。因而，MOS晶体管PQ1的电流驱动力小于MOS晶体管PQ2的电流驱动力，该存储器单元MC中反相锁存器的锁存能力上出现非平衡，写入容限增大，通过写入H电平数据的位线/BL，存储节点ND2的电压电平高速上升至H电平。另一方面，由于该存储节点ND2的电压电平上升，因导通状态的MOS晶体管NQ1的放电而存储节点ND1的电压电平急速下降至低侧电源电压VSS电平。从而，可按照写入数据使存储器单元MC的存储数据反相，可高速进行准确的数据写入。

对于该位线BL和/BL设置VDD源极线VDML和VDMR，根据各自对应的位线BL和/BL的电位，控制该VDD源极线VDML和VDMR的状态(阻抗状态)，从而按照写入数据，可使存储器单元的反相锁存器的锁存能力成为非平衡状态，并可增大写入容限，可高速进行数据的写入。

另外，存储器单元的各负载晶体管设有VDD源极线，与将这些负载晶体管的电源节点两者用公共的VDD源极线控制的场合相比，可减轻VDD源极线的电容，可更高速发生电压变化。

还有，将VDD源极线对应于位线BL和/BL分别设置的结构的写入辅助电路的结构中，如上述实施例2至12表示，可采用箝位元件或电压变换部件等。

实施例15

图47是本发明实施例15的半导体装置要部结构的概略示图。位线具有全局位线GBL和/GBL与本地位线LBL和/LBL的多级结构。图47中代表示出1根本地位线LBL和/LBL关联的部分结构。全局位线GBL和/GBL上沿着列方向配置多个本地位线对。

对应于各本地位线LBL和/LBL，配置VDD源极线VDML和VDMR。这些VDD源极线VDML和VDMR分别与对应列的存储器单元MC的高侧电源节点VHL和VHR连接。存储器单元MC的连接与图45所示存储器单元MC的连接相同。

写入辅助电路PCK对应于本地位线LBL和/LBL而配置，并根据全局位线GBL和/GBL的电压，各自调整该VDD源极线VDML和VDMR的阻抗。

即，写入辅助电路PCK包括：根据全局位线GBL的电压将高侧电源电压VDD向左侧VDD源极线VDML传达的P沟道MOS晶体管PT90；根据全局位线/GBL的电压而有选择地成为导通状态，并将高侧电源电压VDD向右侧VDD源极线VDMR传达的P沟道MOS晶体管PT92；以及将VDD源极线VDML和VDMR的电压电平下限值，箝位于VDD-Vthp的电压电平的P沟道MOS晶体管PT94和PT96。Vthp表示MOS晶体管PT94和PT96的阈值电压绝对值。MOS晶体管PT94和PT96以二极管方式连接并以二极管模式动作。

为对本地位线LBL和/LBL进行数据的写入/读出，作为外围电路PH，设有本地位线写入/读出电路。该本地位线写入/读出电路包括：根据预充电指示信号PCG将高侧电源电压VDD向本地位线LBL和/LBL传达的预充电用P沟道MOS晶体管PPQ1和PPQ2；在全局位线GBL和/GBL上连接各栅极的写入用N沟道MOS晶体管WNQ1和WNQ3；以及根据预充电指示信号PCG有选择地成为导通状态，并在导通时，将MOS晶体管WNQ1和WNQ3与低侧电源节点(VSS)连接的写入用N沟道MOS晶体管WNQ2和WNQ4。

MOS晶体管WNQ1和WNQ2构成根据全局位线GBL的电压向本地位线LBL写入数据的写入电路921，MOS晶体管WNQ3和WNQ4构成根据全局位线/GBL的电位向本地位线/LBL写入数据的写入电路92r。

数据读出部包括：根据本地位线LBL的电位，将高侧电源电压VDD向全局位线GBL传达的P沟道MOS晶体管RPQ1；根据本地位线/LBL的电位有选择地成为导通状态，向全局位线/GBL传达高侧电源电压VDD的P沟道MOS晶体管RPQ2；以及保持本地位线LBL和/LBL的电压电平的电位保持电路100。

电位保持电路100包括栅极和漏极交叉连接的P沟道MOS晶体管PT100和PT102，将本地位线LBL和/LBL中的高电位侧本地位线的电压维持高侧电源电压VDD电平。

在图47所示半导体存储装置的结构中，待机状态时，预充电指示信号PCG为L电平，本地位线LBL和/LBL通过MOS晶体管PPQ1和PPQ2维持H电平。全局位线GBL和/GBL为L电平，写入辅助电路PCK中MOS晶体管PT92和PT90为导通状态，VDD源极线VDML和VDMR维持高侧电源电压VDD电平。

在数据读出时，若与本地位线LBL和/LBL连接的存储器单元被选择(字线被选择时)，预充电指示信号PCG成为H电平，预充电用MOS晶体管PPQ1和PPQ2成为截止状态，对本地位线LBL和/LBL的预充电动作停止。接着，根据字线的选择，在本地位线LBL和/LBL上发生对应于选择存储器单元的存储数据的电压变化。电位保持电路100使本地位线LBL和/LBL中高电位侧的本地位线维持高侧电源电压VDD电平。因而，经由选择存储器单元放电，从而低电位侧的本地位线电位逐渐降低。

随着该本地位线电压电平的降低，读出用P沟道MOS晶体管RPQ1和RPQ2之一成为导通状态，全局位线GBL或/GBL的电压电平上升。该全局位线GBL或/GBL的电压电平上升。这里，为简化说明，设全局位线GBL的电压电平上升。由于MOS晶体管RPQ2维持截止状态，全局位线/GBL维持预充电状态的L电平。在该状态下，若全局位线GBL的电压电平上升，则在写入电路921中，写入用MOS晶体管WNQ1成为导通状态，将本地位线LBL的电压电平向低侧电源电压方向驱动，相应地，读出用MOS晶体管RPQ1高速成为导通状态，全局位线GBL的电位电平高速上升。

另一方面，在写入电路92r中，全局位线/GBL为L电平，MOS晶体管WNQ3为截止状态，本地位线/LBL维持H电平。全局位线GBL的电压电平上升时，数据读出时，全局位线GBL的电压上升幅度较小(比MOS晶体管WNQ1的阈值电压高的电压电平)。即，全局位线GBL的布线电容变大，且其电压电平不会最大摆动到电压VDD电平，并且，也不会上升至电压VDD-Vthp电平。因而，MOS晶体管PT90维持导通状态，VDD源极线VDML和VDMR均维持高侧电源电压VDD电平，进行没有数据破坏的稳定且高速的数据读出。

数据写入时，在写入前的状态下，全局位线GBL和/GBL预充电至L电平，通过写入辅助电路PCK，VDD源极线VDML和VDMR预充电至高侧电源电压VDD电平。另外，通过预充电指示信号PCG，本地位线LBL和/LBL预充电至H电平。

数据写入时，全局位线GBL和/GBL根据写入数据最大摆动至H电平和L电平。相应地，在写入辅助电路PCK中，对应于被传达H电平数据的全局位线的MOS晶体管PT90或PT92成为截止状态。这里，考虑全局位线GBL上被传达H电平数据的场合。这时，本地位线LBL向低侧电源电压电平经由MOS晶体管WNQ1和WNQ2放电。本地位线/LBL在写入电路92r中MOS晶体管WNQ3为截止状态，维持H电平。

写入辅助电路PCK中MOS晶体管PT90成为截止状态，VDD源极线VDML成为浮置状态。当选择存储器单元MC上被写入反向数据(逻辑电平与保持数据相反的数据)时，通过存储器单元内各反相器的贯通电流，左侧VDD源极线VDML的电压电平降低。在该状态下，由电位保持电路100，本地位线/LBL维持高侧电源电压VDD电平，而本地位线LBL驱动至L电平。这时，随着VDD源极线VDML电压电平的降低，存储器单元内反相锁存器的锁存能力降低，相应地写入容限增大，选择存储器单元中可高速进行数据的写入。该数据写入动作时，与高侧电源节点VHR连接的负载晶体管根据来自本地位线LBL的L电平数据，高速成为导通状态，并将对应的存储节点驱动至H电平，使另一方负载晶体管成为截止状态，各存储节点高速驱动至对应于写入数据的电压电平。

因而，即便将被传达L电平数据的本地位线上对应配置的VDD源极线设为浮置状态，存储器单元MC中反相锁存器的锁存能力也成为非平衡状态，由于驱动H电平的反相器侧的电流驱动能力变大，可实现高速的写入。

另外，MOS晶体管PT94和PT96的数据写入需要长时间，抑制VDD源极线VDML和VDMR的电压电平过低而降低选择列且非选择行的存储器单元数据保持特性。但是，高速进行写入，且VDD源极线VDML和VDMR的电压电平降低不对选择列且非选择行的存储器单元保持数据产生负面影响时，无需特别设置箝位用MOS晶体管PT94和PT96。

另外，取代该箝位用晶体管PT94和PT96，可采用上述实施例中所示的切换电源电压的结构，并且，可采用单触发脉冲驱动等结构。

图48是本发明实施例15的半导体存储装置的全局位线对关联的部分结构的概略示图。对应于全局位线GBL和/GBL，配置多个行块MBa-MBm的存储器单元。各行块MBa-MBm中，配置字线WL0-WLn。例如，在各行块MBa-MBm中，配置16行或32行的存储器单元。由于减轻本地位线的负载，并且，对应于全局位线不连接存储器单元，因此减轻全局位线的负载，并高速进行数据的写入/读出。

对应于各行块MBa-MBm，分别配置了本地位线LBL0、/LBL0-LBLm、/LBLm。对应于各本地位线对LBL0，/LBL0-LBLm，/LBLm，分别设有VDD源极线对VDML0，VDMR0-VDMLm，VDMRm。

对应于各行块MBa-MBm，分别设有写入辅助电路PCKa-PCKm，这些写入辅助电路PCKa-PCKm各自根据全局位线GBL、/GBL的电位电平，控制对应的VDD源极线LBL0、/LBL0-LBLm、/LBLm的电压电平(阻抗)。

另外，还对应于各行块MBa-MBm，分别设有在全局位线与对应的本地位线之间进行内部数据的写入/读出的外围电路PHa-PHm。该外围电路PHa-PHm各自具有与图47所示外围电路PH的结构同样的结构，进行内部数据的写入/读出。

对外围电路PHa-PHm上分别被供给预充电指示信号PCGa-PCGm。预充电指示信号PCGa-PCGm分别基于特定包含选择行的行块的行块选择信号，控制激活/去激活。对于非选择行块，预充电指示信号维持去激活状态，对应的本地位线维持预充电状态。因而，在写入辅助电路PCKa-PCKm中，根据全局位线GBL和/GBL的电压电平变化，即便各行块的VDD源极线VDML或VDMR成为浮置状态，对应的字线也为非选择状态，存储器单元MC中，电流流过的通路被截断，在非选择行块且选择列的存储器单元中，也稳定地保持数据。在1个选择行块内的非选择存储器单元中，也与上述各实施例同样稳定地保持数据。即，在选择行/非选择列的写入辅助电路中，全局位线GBL和/GBL均为L电平，VDD源极线VDML和VDMR维持高侧电源电压VDD电平。

如上所述，依据本发明的实施例15，在位线具有全局位线和本地位线的多级结构的场合，也可通过存储器单元的高侧电源线对应于本地位线采用分割结构，并对各分割VDD源极线设置写入辅助电路，同时分别驱动存储器单元的高侧电源节点，减轻VDD源极线VDML、VDMR的负载，并高速在数据写入时改变其电位，并实现高速写入。另外，根据全局位线电位，改变VDD源极线电位，能以较快的定时，改变VDD源极线的电压电平，实现高速写入。另外，电源线控制的定时按照全局位线的电压而设定，以所谓自动定时进行动作控制，简化定时控制。

实施例16

图49是本发明实施例16的半导体存储装置的要部结构的概略示图。图49中概略示出与在位线BL和/BL上配置的存储器单元MC关联的结构。对应于位线BL和/BL，按各列相分离地配置单元电源线PVL。对应于该单元电源线PVL(VDD源极线或VSS源极线或阱)，设有写入辅助电路PCK。该写入辅助电路PCK根据内部数据线IOL和/IOL的电位与列选择信号CSL，控制选择列的单元电源线PVL的电压电平(阻抗)。

位线BL和/BL经由列选择门CSG连接到内部数据线IOL和/IOL。在写入时，内部数据线IOL和/IOL的电压电平以快于位线BL和/BL的定时变化。因而，根据列选择信号CSL，调整对应于选择列的单元电源线PVL的电压电平(阻抗)，从而以较快的定时，在写入时，增大存储器单元的写入容限，并可实现高速写入。

数据读出时的动作与以上说明的实施例相同。

但是，在该图49所示结构的场合，需要利用列选择信号CSL，并要求增大发生列选择信号CSL的部分的驱动力，布局面积和耗电稍变大。但是，以自动定时进行单元电源线的电压阻抗控制，简化控制电路的结构，抑制布局面积和耗电的大幅增大。

如上所述，依据本发明的实施例16，依据内部数据线的电压，以各列为单位调整单元电源线的电压电平，可高速进行数据写入。

实施例17

图50是本发明实施例17的半导体存储装置整体结构的概略示图。在该图50所示半导体存储装置中，单元电源控制部件2中，对应于各位线对BL0，/BL0、...、BLn，/BLn分别设置写入辅助电路APCK0、...、APCKn。该各写入辅助电路APCK0-APCKn，将在对应列(位线对)上设置的单元电源线对APVL0-APVLn的电压电平设定为与数据写入时、数据读出时不同的电压电平。

这些单元电源线APVL0-APVLn对应于各存储器单元列配置，各自包括传达单元高侧电源电压VDD和单元低侧电源电压VSS的单元电源线(第一和第二单元电源线)。

写入辅助电路APCK0-APCKn将分别经由对应的单元电源线对APVL0-APVLn传达的单元电源电压VDD和VSS的电压电平，在数据写入时，设定为电源电压VDD和VSS之间的中间电压电平。从而，在写入时，将选择存储器单元MC设成不稳定状态，实现高速写入。

该图50所示半导体存储装置的另一结构，与图1所示半导体存储装置的结构相同，在对应的部分采用同一参考编号，并省略其详细说明。

该图50所示写入辅助电路APCK0-APCKn中，写入时，将单元电源线对APVL0-APVLn上的电源电压VDD和VSS均变更。因而，与仅变更VDD源极线或VSS源极线之一的电压电平的场合相比，可更快将存储器单元设成不稳定状态(可减小噪声容限，即可增大写入容限)，可高速进行写入。

图51是一例图50所示存储器单元MC的结构示图。图51所示存储器单元MC与图2所示存储器单元相比，具有以下不同结构。即，存储器单元MC中，低侧电源节点VL与VSS源极线VSM连接。该低侧电源节点VL与数据存储用N沟道MOS晶体管NQ1和NQ2的源极共同连接。图51所示存储器单元MC的另一结构与图5所示存储器单元的结构相同，在对应的部分采用同一参考编号，并省略其详细说明。

高侧电源节点VH和低侧电源节点VL分别与单元电源线对APCK中包含的VDD单元电源线(VDD源极线)VDM和VSS单元电源线(VSS源极线)VSM连接。存储器单元的高侧电源节点VH和低侧电源节点VL在数据写入时，其电压电平均变更。

图52是表示图50所示半导体存储装置的动作的信号波形图。图52中示出图51所示存储器单元MC中存储节点ND1保持H电平、存储节点ND2保持L电平的数据时的动作。

在数据读出时，若字线WL驱动至选择状态，则存储器单元MC中MOS晶体管NQ3和NQ4导通，存储节点ND1和ND2与位线BL和/BL连接。相应地，根据存储器单元MC的存储数据，在线位BL和/BL之间产生电位差。该位线BL和/BL的电位差是都比起动图1所示写入辅助电路APCK0-APCKn的电位变化动作的电压电平VT高的电压电平。因而，VDD源极线VDM和VSS源极线VSM的电压电平分别维持高侧电源电压VDD和低侧电源压VSS。

存储器单元MC中，L电平的存储节点ND2的电压电平因与互补位线/BL的连接而其电压电平上升，但高侧电源节点VH和低侧电源节点VL的电压电平分别为高侧电源电压VDD和低侧电源电压VSS电平，可稳定保持数据并进行数据的读出。

另一方面，在数据写入动作时，字线WL被选择，并且，位线BL和/BL对应于写入数据，它们的电压电平最大摆动到电源电压VDD和VSS电平。该写入时，若位线BL和/BL的一方低于写入辅助电路的输入逻辑阈值电压VT，则图50所示写入辅助电路APCK0-APCKn起动，变更VDD源极线VDM和VSS源极线VSM的电压电平。从而，VDD源极线VDM的电压电平下降电压ΔVH，并且VSS源极线VSM的电压电平上升电压ΔVL。因而，在存储器单元MC中，高侧电源节点VH与低侧电源节点VL之电压差仅减小电压ΔVH+ΔVL，存储器单元MC的存储节点ND1和ND2的电压电平，按照传达到位线BL和/BL的写入数据高速变化(存储节点ND1和ND2分别驱动至L电平和H电平)。

因而，在数据写入时，变更存储器单元的高侧电源节点VH和低侧电源节点VL的电压电平，通过减小其电压差，静态噪声容限减小，可高速进行数据的写入。

另外，VDD源极线VDM和VSS源极线VSM与各对应列的存储器单元的电源节点连接，该寄生电容大致相同。因而，在该源极线VDM和VSM中，能够容易生成大致相同大小的电位变化。

在这种结构下，对应于存储器单元列配置源极线VDM和VSM，变更该源极线VDM和VSM的电压电平。因而，无需另外设置伪电源线，减少布线面积，相应地简化布线布局。

对应于各存储器单元列，配置VDD源极线和VSS源极线的结构可采用与上述实施例的配置VDD源极线和伪源极线的结构同样的结构。取代伪源极线DVSM，可采用VSS源极线。

写入辅助电路的具体结构1

图53是本发明实施例17的半导体存储装置写入辅助电路的具体结构示图。图53中示出与排成1列地配置的存储器单元MC关联的部分结构。对应于各存储器单元列，设有图53所示写入辅助电路APCK(APCKa、APCKb)。图53中对应于存储器单元列，在位线两端相对地设置写入辅助电路APCKa和APCKb。由于该写入辅助电路APCKa和APCKb具有相同结构，在对应的部分采用同一参考编号。

各写入辅助电路APCKa和APCKb包括：根据对应列的位线BL和/BL上的电位，控制对单元电源线对APVL的电源供给的单元电源控制部AVCT；以及根据单元电源控制部AVCT的输出信号，将VDD源极线VDM和VSS源极线VSM电连接的P沟道MOS晶体管PT100。

单元电源线对APVT中包含的VDD源极线VDM和VSS源极线VSM分别按每个存储器单元列而设置，分别与对应列的存储器单元MC的高侧电源节点VH和低侧电源节点VL连接。

单元电源控制部AVCT实质上具有与图24所示单元电源控制部VCT的结构同样的结构，其中包括：接受位线BL和/BL上的电压的NAND门NG1；接受NAND门NG1的输出信号的反相器IV15；根据NAND门NG1的输出信号，有选择将VDD源极线VDM与电源节点(VDD)分离的P沟道MOS晶体管PT3；以及根据反相器IV15的输出信号使VSS源极线VSM从接地节点有选择地分离的N沟道MOS晶体管NT100。

P沟道MOS晶体管PT100根据反相器IV15的输出信号有选择地导通，将VDD源极线VDM和VSS源极线VSM电连接。该P沟道MOS晶体管PT100将该导通电阻设定得较高，即使在P沟道MOS晶体管PT100导通时，虽然由这些源极线VDM和VSM中电荷移动而产生电位变化，但是源极线VDM和VSM的电位并非设成同一电位，两者之间在有限时间内产生电位差。将MOS晶体管PT100的导通电阻设为Z，VDD源极线VDM和VSS源极线VSM的布线电容均设为C，则该源极线VDM和VSM的各电位变化速度与(VDD-ΔVH-ΔVL)/(R·C)成比例。当源极线VDM和VSM的电位差较大时电位变化速度大，逐渐降低电位变化速度。因而，在写入时，能够最初在VDD源极线VDM和VSS源极线VSM之间产生较大的电位变化，可增大写入时的动作容限。另外，VDD源极线VDM和VSS源极线VSM的布线电容大致相同，电压变化ΔVH和ΔVL也大致相同。因而，与令一方单元电源线上产生电位变化的场合相比，可在存储器单元的电源节点VL与VH之间产生约2倍的电位变化，可高速使存储器单元不稳定化而增大写入容限。

还有，图53中代表示出4根字线WL0-WL3，但对应于排成1列地配置的各存储器单元设置字线。

图54是表示图53所示结构的数据写入时动作的信号波形图。以下，参照图54，就图53所示写入辅助电路的动作进行说明。

在数据写入前，位线BL和/BL处于待机状态，在位线BL和/BL上设有位线负载电路(未图示)，通过该位线负载电路，在待机时，位线BL和/BL预充电至电源电压电平或接近它的电压电平，处于H电平。在该状态下，NAND门NG1的输出节点NDA处于L电平，MOS晶体管PT3和NT100均处于导通状态，VDD源极线VDM与电源节点连接，VSS源极线VSM与接地节点连接，分别处于电源电压VDD和VSS电平。

在数据写入时，随着写入数据而位线BL和/BL的电位变化。若该位线BL和/BL的一方电位超过NAND门NG1的输入逻辑阈值VT，则NAND门NG1的输出信号成为H电平，MOS晶体管PT3和NT100成为截止状态，源极线VDM和VSM从高侧电源节点和低侧电源节点分离，成为浮置状态。与它并行地，P沟道MOS晶体管PT100导通，VDD源极线VDM和VSS源极线VSM电连接。

P沟道MOS晶体管PT100使该导通电阻(沟道电阻和源极/漏极扩散电阻)较大，在该浮置状态的源极线VDM和VSM中，即使电荷从VDD源极线VDM移动至VSS源极线VSM，它们两之间的电位在有限时间内也不会均衡。即，VDD源极线VDM的电压电平从电源电压VDD稍微降低，并且，VSS源极线VSM的电压电平比低侧电源电压VSS稍微上升(电压变化速度在最初较大，然后逐渐减小)。

通过该源极线VDM和VSM电压电平的变化，存储器单元MC的锁存能力变小，写入容限变大，可高速进行数据的写入。另外，该源极线VDM和VSM电压电平的变化较小，且充分确保该选择单元列的非选择存储器单元的静态噪声容限，可稳定地保持数据。同样，在非选择列选择行的存储器单元中，存储器单元也维持与读出动作时相同的状态，可稳定地将数据与读出时同样进行保持。

在数据读出时和待机时，位线BL和/BL的电压电平是比该NAND门NG1的输入逻辑阈值VT高的电压电平，MOS晶体管PT3和NT100处于导通状态，并且MOS晶体管PT100处于截止状态。因而，VDD源极线VDM和VSS源极线VSM分别可靠地维持高侧电源电压VDD和低侧电源电压VSS，可稳定地进行数据的保持和读出。

如上所述，依据本实施例17，采用对应于各存储器单元列配置的VDD源极线和VSS源极线，使两者电压电平在数据写入时变化，不需要上述图24所示的伪源极线，可进一步减少布线布局面积，另外，1个MOS晶体管仅取代CMOS传输门而使用，可减小其布局面积。

还有，本发明实施例17的源极线VDM和VSM的布线，按各存储器单元列，设置P阱和N阱和P阱，并通过将VDD源极线和VSS源极线在各阱区域沿列方向配置(例如利用第三金属布线)来实现。

另外，在单元电源控制部AVCT中，利用与沿列方向排2个存储器单元相同的晶体管布局，从而能够实现NAND门NG1、反相器IV15和MOS晶体管PT3、NT100的电路结构。在该布局中，只是还需要将VDD源极线VDM和VSS源极线VSM电连接的P沟道MOS晶体管PT100。

写入辅助电路的结构2

图55是本发明实施例17的写入辅助电路的第二结构示图。图55所示写入辅助电路APCKa和APCKb的结构与图53所示写入辅助电路的结构相比，具有以下不同点。即，作为将VDD源极线VDM与VSS源极线VSM电连接的晶体管元件，采用根据节点NDA上的信号有选择地导通的N沟道MOS晶体管NT102。该图55所示写入辅助电路APCKa和APCKb的另一结构与图53所示写入辅助电路APCKa和APCKb的结构相同，在对应的部分采用同一参考编号，并省略其详细说明。

另外，存储器单元MC、字线WL0-WL3以及单元电源线对APVL的配置与图53所示的配置相同。即，单元电源线对APVL(源极线VDM、VSM)按各存储器单元列而设置。

在该图55所示写入辅助电路APCKa和APCKb中，数据写入时，位线BL和/BL的一方电位成为比NAND门NG1的输入逻辑阈值VT(参照图54)低的电压电平。若NAND门NG1的输出信号成为H电平，则N沟道MOS晶体管NT102成为导通状态，MOS晶体管PT3和NT100成为截止状态。该N沟道MOS晶体管NT102的导通电阻也大，且抑制VDD源极线VDM和VSS源极线VSM之间的电荷移动，该源极线VDM和VSM的电位不均衡，而维持电压差。即，与上述图54所示信号波形图同样，VDD源极线VDM的电位电平稍微降低，VSS源极线VSM的电压电平稍微上升。从而，将存储器单元MC设为不稳定状态，可增大写入容限。

因而，作为数据写入时将VDD源极线VDM和VSS源极线VSM电连接的元件，采用N沟道MOS晶体管NT102，也与上述图53所示写入辅助电路的结构同样，能够提高写入时的动作容限，并可得到与图53所示结构同样的效果。

在该图55所示写入辅助电路的结构的场合，利用与2列存储器单元同样布局的晶体管，可实现写入辅助电路。即，作为电连接的N沟道MOS晶体管NT102，能利用对应于存储器单元的存取晶体管的晶体管，虽然内部布线的布局不同，但可将半晶体管形成区域有规则地重复配置，来配置写入辅助电路。

写入辅助电路的结构3

图56是本发明实施例17的写入辅助电路的第三构成示图。图56所示写入辅助电路与图53和图54所示写入辅助电路APCKa和APCKb相比，具有以下不同结构。即，在VDD源极线VDM和VSS源极线VSM之间串联设置N沟道MOS晶体管NT110和P沟道MOS晶体管PT110。N沟道MOS晶体管NT110的栅极与节点NDA连接，MOS晶体管PT110在栅极接受反相器IV15的输出信号。N沟道MOS晶体管NT110与VDD源极线VDM连接，P沟道MOS晶体管PT110与VSS源极线VSM连接。

该图56所示写入辅助电路的另一结构及存储器单元的配置与图53或图55所示结构相同，在对应的部分采用同一参考编号，并省略其详细说明。

图57是表示图56所示写入辅助电路的数据写入时动作的信号波形图。以下参照图57，就该图56所示写入辅助电路的动作进行说明。

在数据写入时，位线BL和/BL的电位在写入数据中变化，若一方位线电位低于NAND门NG1的输入逻辑阈值VT，则节点NDA的电压电平成为H电平。相应地，MOS晶体管PT3和NT100成为截止状态，而MOS晶体管NT110和PT110成为导通状态。经由这些MOS晶体管PT110和NT110，成为浮置状态的VDD源极线VDM和VSS源极线VSM电连接。MOS晶体管PT110和NT110的导通电阻的合成电阻比1个MOS晶体管的导通电阻充分大，因而，抑制了浮置状态的源极线VDM和VSM之间的电荷移动。因而，如图57所示，VDD源极线VDM和VSS源极线VSM的电位变化，比用1个MOS晶体管的场合受到抑制。

从而，抑制VSS源极线VSM的电位过度上升或VDD源极线VDM的电位过度下降导致存储器单元数据保持特性的劣化，并抑制出现数据破坏。从而，能够更加安全地抑制数据保持特性的降低并增大写入动作容限。

变更例

图58是写入辅助电路的第三结构的变更例的结构示图。该图58所示写入辅助电路APCKa和APCKb中，VDD源极线VDM与VSS源极线VSM之间串联连接P沟道MOS晶体管PT112和N沟道MOS晶体管NT112。P沟道MOS晶体管PT110在栅极接受反相器IV15的输出信号，N沟道MOS晶体管NT112的栅极与节点NDA连接。P沟道MOS晶体管PT110与VDD源极线VDM连接，N沟道MOS晶体管NT112与VSS源极线VSM连接。

该图58所示写入辅助电路的另一结构与存储器单元的配置以及单元电源线的配置，与图56所示结构相同，在对应的部分采用同一参考编号，并省略其详细说明。

在该图58所示结构中，将VDD源极线VDM和VSS源极线VSM电连接的MOS晶体管的位置，与图56所示写入辅助电路中晶体管元件的配置交换。因而，采用该图58所示结构，也能获得与图56所示写入辅助电路的结构同样的效果，可抑制VDD源极线和VSS源极线的电位变化量，并可抑制存储器单元的数据保持特性的劣化，并能稳定地将保持数据保持。

还有，在上述实施例17的结构中，位线两端配置写入辅助电路。但是，该写入辅助电路可设在位线中央部，并且位线采用本地/全局位线的多级结构的场合，可按每个本地位线，设置该写入辅助电路。

另外，在上述说明中，单元电源对APVL0-APVLn(VDD源极线VDM和VSS源极线VSM)，对应于各存储器单元列分别配置。但是，该单元的VDD源极线和VSS源极线可共同设于存储器阵列块，该高侧电源电压和低侧电源电压可以阵列块为单位进行调整。

如上所述，依据本发明的实施例17，将在存储器单元阵列内配置的高侧电源线(VDD源极线)和低侧电源线(VSS源极线)，在数据写入时电连接，可令存储器单元的电源节点间电压在数据写入时更加可靠地减小，并在写入时增大动作容限。另外，单元电源线与电源节点相分离，令电荷仅在VDD源极线与VSS源极线之间移动，能够防止高侧和低侧电源节点之间流过贯通电流，可减少消耗电流。

实施例18

图59是本发明实施例18的半导体存储装置要部结构的概略示图。该图59所示半导体存储装置与图50所示半导体存储装置相比，具有以下不同结构。

即，单元电源控制电路150包括对应于位线对配置的单元电源线对APVL0-APVLn和与之对应地设置的写入辅助电路BPCK0-BPCKn。这些写入辅助电路BPCK0-BPCKn分别根据来自列选择电路4的列选择信号CSL0-CSLn和来自主控制电路7的写入指示信号WEN，变更与选择列对应地配置的单元电源线对的电压电平。

来自列选择电路4的列选择信号CSL0-CSLn，如图8所示，相当于来自列解码器(4a)的列选择信号(CSL)，根据列地址信号CA而生成。写入指示信号WEN由主控制电路7根据来自外部的写入使能信号WE和芯片使能信号CE而生成，在写入动作时激活。

单元电源线对APVL0-APVLn的、与单元电源控制电路150相对的端部，设有电位保持电路160。该电位保持电路160包括分别对应于单元电源线对APVL0-APVLn设置的保持电路KP0-KPn。保持电路KP0-KPn分别将对应的单元电源线对APVL0-APVLn的高侧电源电压VDD的下限值和低侧电源电压VSS的上限值箝位于预定电压电平。从而，在数据写入时，抑制该单元电源线对APVL0-APVLn的电位过剩变化。

该图59所示半导体存储装置的另一结构，与图50所示半导体存储装置的结构相同，在对应的部分采用同一参考编号，并省略其详细说明。

在该图59所示结构中，写入辅助电路BPCK0-BPCKn根据写入指示信号WEN和列选择信号CSL0-CSLn调整对应的单元电源线对APVL0-APVLn的电压电平。因而，在位线电位变化之前，能够调整单元电源线对APVL0-APVLn的电压电平，能以较快的定时，完成写入动作。

另外，通过将该单元电源控制电路150配置在列选择电路附近，抑制列选择信号线的布线长度增大，并可向各写入辅助电路传达列选择信号。另外，写入辅助电路BPCK0-BPCKnH仅根据各对应的位线对的电位而调整单元电源线(VDD源极线VDM和VSS源极线VSM)的电位，与基板区域(阱区域)的电位控制相比，负载较小，晶体管尺寸也可较小，能够抑制电路布局面积的增大。

图60是一例图59所示保持电路KP0-KPn和写入辅助电路BPCK0-BPCKn的具体结构示图。图60中，代表示出与1列存储器单元关联的部分结构。对应于各存储器单元MC配置字线WL0-WL3。排1列地配置的存储器单元的数量也可以更多。该图60所示结构对应于各存储器单元列而设置。

在位线对BL，/BL之一端，设有将位线电位预充电至电源电压或比它低的预定电压电平的同时向位线供给列电流的位线负载电路9；以及根据列选择信号CSL而导通，并将对应的位线BL和/BL与内部数据线对IO连接的列选择门CSG。

写入辅助电路BPCK包括：接受列选择信号CSL和写入指示信号WEN的NAND门NG10；将NAND门NG10的输出信号反相的反相器IV20；根据反相器IV20的输出信号将VDD源极线VDM与高侧电源节点(VDD节点)连接的P沟道MOS晶体管PPQ1；根据NAND门NG10的输出信号将VSS源极线VSM与低侧电源节点(VSS节点)连接的N沟道MOS晶体管NNQ1；以及根据NAND门NG10的输出信号将源极线VDM和VSM电连接的P沟道MOS晶体管PPQ2。

写入指示信号WEN在激活时(数据写入动作时)设定为H电平。列选择信号CSL在选择时为H电平。因而，NAND门NG10在对应列因列选择信号CSL而被指定时，输出L电平的信号。

保持电路KP包括：在VDD源极线VDM与高侧电源节点(VDD节点)之间连接的、以二极管方式连接的P沟道MOS晶体管PPQ3；以及在VSS源极线VSM与低侧电源节点(VSS节点)之间连接的以二极管方式连接的N沟道MOS晶体管NNQ2。

MOS晶体管PPQ3的栅极与VDD源极线VDM连接，将该VDD源极线VDM的电压下限值，箝位于电压VDD-Vthp的电压电平。MOS晶体管NNQ2的栅极与低侧电源节点连接，将VSS源极线VSM的电压上限值，箝位于电压Vthn+VSS的电平。这里，Vthn和Vthp分别表示MOS晶体管PPQ3和NNQ2的阈值电压的绝对值。

图61是表示图60所示结构的数据写入时动作的信号波形图。以下，参照图61，就图60所示写入辅助电路的动作进行说明。

在待机状态时和数据读出时，写入指示信号WEN为L电平，NAND门NG10的输出信号为H电平，反相器IV20的输出信号为L电平。因而，在该状态下，MOS晶体管PPQ1和NNQ1均成为导通状态，而MOS晶体管PPQ2为截止状态。因而，VDD源极线VDM和VSS源极线VSM分别维持高侧电源电压VDD和低侧电源电压VSS电平。在该状态下，保持电路KP的箝位用MOS晶体管PPQ3和NNQ3处于反向偏置状态，均处于截止状态。

在数据写入时，写入指示信号WEN根据写入使能信号WE而激活。这时，列选择信号CSL为选择状态，当H电平时，NAND门NG10的输出信号成为L电平，相应地，反相器IV20的输出信号成为H电平。在该状态下，MOS晶体管PPQ1和NNQ1成为截止状态，而MOS晶体管PPQ2成为导通状态。从而，VDD源极线VDM和VSS源极线VSM与对应的电源节点相分离，同时经由MOS晶体管PPQ2电连接，其电压电平变化。当MOS晶体管PPQ2的导通电阻较小，且VDD源极线VDM和VSS源极线VSM的电压电平变化较大时，通过保持电路KP的MOS晶体管PPQ3和NNQ2，各电压电平箝位，防止该VDD源极线VDM和VSS源极线VSM分别超过电压VDD-Vthp和VSS+Vthn而变化。从而，能够防止存储器单元的电源电压VH和VL变化大而数据保持特性劣化的情况。

因而，在这时，对位线BL和/BL对应于写入数据产生电位变化之前，可根据写入指示信号WEN变更VDD源极线VDM和VSS源极线VSM的电压电平，在减小选择列的存储器单元的噪声容限的状态下，可根据写入数据进行写入，能够实现高速的写入。

另一方面，在该数据写入时，对应于非选择列的存储器单元，列选择信号CSL为非选择状态且为L电平。因而，NAND门NG10的输出信号成为H电平，该VDD源极线VDM和VSS源极线VSM的电压电平，与读出时或待机时相同的状态，分别维持高侧电源电压VDD和低侧电源电压VSS电平。仅对进行数据写入的存储器单元列进行存储器单元电源电压的电平调整，确实防止非选择列的存储器单元的误写入。

另外，对应于选择列的非选择行的存储器单元，VDD源极线VDM和VSS源极线VSM的电压电平的电位变化量较小，可抑制数据保持特性的劣化，可靠地保持数据。另外，非选择列的单元电源线VDM和VSM的电位不变，仅在选择列上单元电源线的电位变化，在单元电源线的电压恢复时要求在选择列成为非选择列时执行，无需进行全列单元电源线的电压恢复，其消耗电流减小。

还有，在图60所示写入辅助电路BPCK的结构中，取代将源极线VDM和VSM电连接的P沟道MOS晶体管PPQ2，可采用N沟道MOS晶体管。这时，将反相器IV20的输出信号供给该电位变化促进用N沟道MOS晶体管的栅极。

变更例

图62是本发明实施例18的写入辅助电路的变更例的结构示图。在该图62所示写入辅助电路BPCK中，在VDD源极线VDM与VSS源极线VSM之间串联设置N沟道MOS晶体管NNQ3和P沟道MOS晶体管PPQ4。MOS晶体管NNQ3的栅极与节点NDB连接，MOS晶体管PPQ4的栅极与NAND门NG1的输出连接。

该图62所示写入辅助电路的另一结构、存储器单元的配置及保持电路KP的结构，与图60所示结构相同，在对应的部分采用同一参考编号，并省略其详细说明。

通过MOS晶体管NNQ3和PPQ4的串联体，与设置1个开关晶体管(传输门)的场合相比，可将VDD源极线VDM与VSS源极线VSM经由较大导通电阻来电连接。因而，可进一步减小数据写入时对应于选择列配置的VDD源极线VDM和VSS源极线的电位变化量，可靠增大写入动作容限，并且能够抑制非选择存储器单元的保持数据破坏。

还有，在该图62所示结构中，可交换N沟道MOS晶体管NNQ3和PPQ4的位置。另外，MOS晶体管NNQ3和PPQ4的导通电阻设定为充分的值，在VDD源极线VDM和VSS源极线VSM电位变化量较小时，无需特别设置保持电路KP。

如上所述，依据本发明的实施例18，写入时，调整对应于选择列设置的单元电源线的电压电平，使写入动作容限变大，能高速进行数据的写入。

另外，电位变化时，只将浮置状态的VDD源极线和VSS源极线电连接，即使写入周期变长的场合，且在单元电源线间产生电荷移动，也能防止电源节点与接地节点之间流过直流电流(贯通电流)。在该写入周期变长时抑制DC电流的效果，也在实施例17中实现。

另外，实施例18中，位线可为本地/全局位线的多级位线结构。将各写入辅助电路对应于本地位线来配置。

另外，写入辅助电路BPCK与实施例17的场合同样，可将NAND门NG10、反相器20、MOS晶体管PPQ1和NNQ1，利用具有与2个存储器单元同样的晶体管布局的晶体管形成区域，进行配置布线。

本发明适用于静态半导体存储装置，从而在低电源电压下，也能改善写入特性，并能利用提供写入和读出的下限特性的电源电压值，可进行低电源电压动作。因而，尤其在系统集芯片(SOC)等高集成化的半导体装置中作为混载存储器加以利用，从而能够实现低耗电且稳定地高速动作的半导体存储装置。

以上，详细说明了本发明，但这仅为例示，本发明并不限于此，应当清楚本发明的精神与范围由附加的权利要求所限定。

Claims (21)

1.一种半导体存储装置，其中设有：

行列状排列的多个存储单元；

对应于各存储单元列而配置的多根位线，各所述位线连接对应列的存储单元；

对应于各所述存储单元列而配置的多根单元电源线，各所述单元电源线向对应列的存储单元供给第一电源电压；

供给所述第一电源电压的供给节点；以及

对应于各存储单元列而配置的多个写入辅助电路，各所述写入辅助电路连接在所述供给节点和对应列的单元电源线之间，并且具有根据对应列位线的电压进行导通及截止的晶体管。

2.如权利要求1所述的半导体存储装置，其特征在于：

各所述单元电源线沿着列方向分割成多根子电源线，

各所述写入辅助电路具备对应于各对应列的子电源线而设置的多个子电路，各所述子电路根据对应列的位线电压控制对应子电源线的电源电压供给，

在各所述子电路设置所述晶体管，所述晶体管被连接在对应的子电源线和所述供给节点之间。

3.如权利要求1所述的半导体存储装置，其特征在于：

各所述写入辅助电路还包括：

响应对应位线的电位变化，生成单触发的脉冲信号的单触发脉冲发生电路；以及

响应所述单触发脉冲信号，将对应单元电源线的电位由所述第一电源电压向比所述第一电源电压低的第二电源电压的方向驱动的电位调整电路。

4.如权利要求3所述的半导体存储装置，其特征在于：所述电位调整电路具备连接在对应单元电源线与所述第二电源电压的供给节点之间，并响应所述单触发脉冲信号有选择地导通的晶体管元件。

5.如权利要求1所述的半导体存储装置，其特征在于：各所述写入辅助电路还具备将对应单元电源线的电压箝位于所述第一电源电压与比所述第一电源电压低的第二电源电压之间的电压电平的箝位元件。

6.如权利要求1所述的半导体存储装置，其特征在于：各所述写入辅助电路还具备根据不良位指示信号，不管对应位线电位而截断对应于对应单元电源线的所述第一电源电压的供给通路的部件。

7.如权利要求1所述的半导体存储装置，其特征在于：各所述写入辅助电路还具备响应对应的所述位线的电压，在所述第一电源电压到对应单元电源线的供给停止时，向对应单元电源线供给所述第一电源电压与比所述第一电源电压低的第二电源电压之间的电压的电压切换电路。

8.如权利要求1所述的半导体存储装置，其特征在于：

所述半导体存储装置还具备配置在各列并供给不同于所述第一电源电压的电压电平的源极电压的多根伪源极线，

各所述写入辅助电路还响应对应列的位线电压，截断到对应列的单元电源线的第一电源电压供给及到所述伪源极线的源极电压供给并将对应单元电源线与所述伪源极线连接。

9.如权利要求8所述的半导体存储装置，其特征在于：所述伪源极线对应于各存储单元列而配置。

10.如权利要求1所述的半导体存储装置，其特征在于：所述写入辅助电路在各存储单元列上配置在对应单元电源线的多个部位。

11.如权利要求1所述的半导体存储装置，其特征在于：

各存储单元具备由各自分别与供给所述第一电源电压的第一和第二电源节点连接的第一和第二反相器构成的反相锁存器，

所述单元电源线具备分别对应于所述第一和第二电源节点而配置的第一和第二电源线，

对各所述第一和第二电源线设置所述晶体管。

12.如权利要求1所述的半导体存储装置，其特征在于：

各所述单元电源线分割成多根子电源线，

所述写入辅助电路根据对应位线的电压共同控制所述多根子电源线的电压供给。

13.如权利要求1所述的半导体存储装置，其特征在于：

所述多个存储单元沿列方向分割成多个块，

各所述写入辅助电路进而设有输出对应于对应位线的电位的信号的门电路，

所述晶体管，根据所述门电路的输出信号截断所述第一电源电压的供给节点与对应单元电源线，

所述门电路与晶体管利用与构成对应存储单元列的存储单元的晶体管的形成区域同样配置的晶体管元件形成用激活区域进行布线连接而形成，

各所述晶体管元件形成用激活区域配置在沿列方向延伸并在行方向交互设置的第一导电型晶体管形成区域和第二导电型晶体管形成区域。

14.如权利要求13所述的半导体存储装置，其特征在于：在各存储单元列上，所述写入辅助电路的所述门电路及所述晶体管和构成所述存储单元的晶体管的第一导电型晶体管，在所述第一导电型晶体管形成区域内沿列方向连续延伸而形成的激活区域内形成。

15.一种半导体存储装置，其中设有：

包括各自行列状排列的多个存储单元的多个存储块；

在各存储块内对应于各存储单元列而配置，且各自连接对应列的存储单元的多根本地位线；

在各存储块内对应于各存储单元列而配置，且各自向对应存储单元供给电源电压的多根单元电源线；

在所述多个存储块对应于各存储单元列配置公共的多根全局位线；

供给所述第一电源电压的供给节点；以及

对应于各所述单元电源线而配置的多个写入辅助电路，各所述写入辅助电路连接在所述供给节点和对应的单元电源线之间，并且具有根据对应列的全局位线电压进行导通及截止的晶体管。

16.如权利要求15所述的半导体存储装置，其特征在于：还具备对应于各单元电源线而配置，各自箝位对应单元电源线的电压电平的箝位元件。

17.一种半导体存储装置，其中设有：

行列状排列的多个存储单元；

对应于各存储单元列沿列方向延伸地配置，且各自形成对应列的存储单元晶体管的阱区域；

对应于各存储单元列而配置，且各自与对应列的存储单元连接的多根位线；

供给电源电压的供给节点；以及

对应于各位线而配置的多个写入辅助电路，各所述写入辅助电路连接在所述供给节点和对应列的阱区域之间，并且具有根据对应列的位线电压进行导通及截止的晶体管及在所述晶体管截止时向对应列的阱区域供给比所述电源电压高的偏置电压的偏置电压供给电路。

18.一种半导体存储装置，其中设有：

行列状排列的多个存储单元；

对应于各所述存储单元列而配置，且各自与对应列的存储单元连接的多根位线；

对应于各所述存储单元列而配置，且各自向对应列的存储单元传达第一电源电压的多根第一单元电源线；

对应于各所述存储单元列而配置，且各自向对应列的存储单元传达第二电源电压的多根第二单元电源线；以及

对应于各所述存储单元列而配置，且各自根据对应列的位线电位设定所述第一和第二单元电源线的电压电平，使对应列的第一和第二单元电源线的电压差减小的多个写入辅助电路，

各所述写入辅助电路根据对应列的位线电位停止向对应列的第一和第二单元电源线供给所述第一和第二电源电压，同时将所述对应列的第一和第二单元电源线电连接。

19.一种半导体存储装置，其中设有：

行列状排列的多个存储单元；

对应于各存储单元列而配置，且各自与对应列的存储单元连接的多根位线；

对应于各所述存储单元列而配置，且各自向对应列的存储单元传达第一电源电压的多根第一单元电源线；

对应于各所述存储单元列而配置，各自向对应列的存储单元传达第二电源电压的多根第二单元电源线；以及

对应于各所述存储单元列而配置，且各自根据写入模式指示信号与列选择信号设定所述第一和第二单元电源线的电压电平，使对应列的第一和第二单元电源线的电压差减小的多个写入辅助电路。

20.如权利要求19所述的半导体存储装置，其特征在于：各所述写入辅助电路在数据写入时，停止向对应于选择列配置的第一和第二单元电源线供给所述第一和第二电源电压，同时将所述选择列的第一和第二单元电源线电连接。

21.如权利要求19所述的半导体存储装置，其特征在于：各所述写入辅助电路还具备箝位对应列的第一和第二单元电源线的电压的保持电路。

Images